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TWI449041B - 半導體裝置 - Google Patents

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TWI449041B
TWI449041B TW096124459A TW96124459A TWI449041B TW I449041 B TWI449041 B TW I449041B TW 096124459 A TW096124459 A TW 096124459A TW 96124459 A TW96124459 A TW 96124459A TW I449041 B TWI449041 B TW I449041B
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TW096124459A
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Satoru Hanzawa
Yoshikazu Iida
Original Assignee
Renesas Electronics Corp
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Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW200814055A publication Critical patent/TW200814055A/zh
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Description

半導體裝置
本發明關於半導體裝置，關於含有記憶格的記憶裝置，該記憶格由可對應記憶資訊而呈現電阻值之差之元件構成，特別關於含有使用記憶格之相變化記憶體的半導體裝置，該記憶格為利用硫屬化物材料之狀態變化而記憶資訊，檢測出該資訊引起之電阻值之差而辨識資訊者。
本發明人檢討之技術，例如包含相變化記憶體的半導體裝置技術如下。
記憶元件係以至少含有Sb(銻)與Te(碲)之Ge－Sb－Te系、Ag－In－Sb－Te系等之硫屬化物(chalcogenide)材料(或相變化材料)作為記錄層材料使用。使用相變化材料之相變化記憶體之特性記載於例如非專利文獻1。
圖2為使用相變化材料之電阻性記憶元件之相變化必要之脈寬與溫度之關係圖。如圖2所示，對該記憶元件寫入記憶資訊”0“時，係施加使記憶元件熱至相變化材料之融點Ta以上之後急速冷卻的重置脈衝。縮短重置脈衝、縮小供給之全部能量，縮短冷卻時間t1、例如設為約1ns而使相變化材料成為高電阻之非晶質狀態。
反之，寫入記憶資訊”1“時，係施加設定脈衝使記憶元件保持在低於融點Ta，高於和玻璃轉移點相同或較其為高之結晶化溫度Tx的溫度區域，使相變化材料成為低電阻之多晶狀態。結晶化所要時間t2，因相變化材料之組成而不同。該圖2所示元件之溫度，受到記憶元件本身發出之焦耳熱及對周圍之熱擴散之影響。
專利文獻1揭示記憶資訊”1“之具體寫入方法，圖3為設定動作使用之格電流脈衝。圖4為產生格電流脈衝之波形產生電路。於圖3，122為可使電阻性記憶元件之相轉移為高電阻(重置)狀態之位準。由該位準122漸漸降低成為低位準130，則可使電阻性記憶元件之相轉移為低電阻(設定)狀態之位準。於圖4之波形產生電路，203為電源電壓，205為接地電壓，204為電流源，208為格選擇開關使用之電晶體，208為電阻性記憶元件。210_1~210_K為開關電晶體，212_1~212_K為電流源。藉由設定開關電晶體208為活化狀態，使圖3之位準122之電流施加於記憶元件。又，藉由依序設定控制信號C 1~CK為活化狀態，使對應之開關電晶體210_1~210_K導通，慢慢減低施加於記憶元件之電流。藉由上述格電流脈衝之使用，可縮短下降時間至約200ns，可縮短設定時間。
專利文獻2揭示減低改寫電流之介面(I/F)相關之技術。具體言之為，對應於同時改寫之位元數而停止改寫驅動用電源電路，實現抑制記憶體晶片之改寫電流。
專利文獻1：美國專利6487113號公報
非專利文獻1：IEEE International Electron Devices meeting,TECHNICAL DIGEST(美國),pp.803－806,2001非專利文獻2：IEEE International Solid－State Circuits Conference,Digest of Technical Papers(美國),pp.140－141,2006
本發明人針對上述相變化記憶體技術檢討結果發現以下問題。
第1，針對相變化記憶體之改寫電流之檢討結果發現，欲設定記憶元件為重置狀態需要相當於1元件數百μ A之改寫電流。電源電路之驅動能力雖因應用而有不同，但會受容許之峰值電流影響而有可能導致無法一次對多數記憶元件進行寫入。
第2，針對相變化記憶體之改寫時間之檢討結果，特別考慮相變化記憶體適用民生機器之情況。通常，民生機器係依據每一種應用而決定記憶資訊之格式或改寫時間。相變化記憶格要求之改寫時間依據該定義被算出。例如於時間T_PGRM之間改寫N位元資訊之規格時，記憶元件之改寫須於時間〔T_PGRM/N〕×M〕以內進行。其中M為同時改寫之位元數。依據上述檢討，同時改寫之位元數M受限於改寫電流，因此改寫之位元數增加進行改寫時間延長變為困難。
第3，針對相變化記憶體之介面(I/F)構成之檢討結果發現，以微電腦代表之系統單晶片(SoC，System on chip)搭載之單晶片(On－chip)相變化記憶體之情況下，將佔有和IP(智慧型特徵)模組間之資訊處理使用之系統匯流排。另外，非單晶片(Off－chip)相變化記憶體時，若對應於改寫位元數縮小格構成，則成為佔有連接晶片間之系統匯流排之同時進行改寫動作，於彼等期間無法執行其他工作，有可能使系統性能顯著劣化。同樣，單晶片相變化記憶體或非單晶片相變化記憶體內之記憶格陣列被區塊(bank)化，多數區塊共有輸出入(I/O)線時，成為佔有I/O線之同時進行改寫動作。此情況下，無法進行使用所謂交錯(interleave)動作之讀出動作，有可能使晶片性能顯著劣化。因此，設定系統匯流排或I/O線之匯流排寬大於改寫位元數之同時，於相變化記憶體內部進行記憶資訊之暫時儲存及並列－序列轉換而進行分時改寫動作一事被期待著。
本發明為解決上述問題，亦即，本發明目的在於實現，在短時間受信一定量記憶資訊之同時，可以抑制峰值電流，而對記憶格進行寫入的相變化記憶體。本發明上述及其他目的，以及特徵可由本說明書之記載及圖面加以理解。
本發明之代表性概要簡單說明如下。
亦即，具有相變化記憶體之半導體裝置中，使用多數感測放大器暫時儲存記憶資訊，如此則，於改寫動作中可開放資料系匯流排，可並行進行讀出等之其他動作。另外，設置多數改寫電路，使用不同相位之控制信號設定彼等為活化狀態，如此則，可抑制改寫動作電流。藉由上述可以不劣化資料系匯流排之使用效率，而實現低消費電流之相變化記憶體系統。
以下依據圖面詳細說明本發明實施形態。於說明實施形態之全圖中，同一構件原則上附加同一符號而省略重複說明。又，構成實施形態之各方塊的電路元件並未特別限定，典型者係藉由習知CMOS(互補型MOS電晶體)等半導體積體電路技術形成於單晶矽等之1個半導體基板上。另外，表現相變化的相變化材料(硫屬化物材料)等藉由積體電路技術被混成(Hybrid)作成。
(第1實施形態)
圖1為本發明第1實施形態之記憶體模組之重要部分方塊之構成例之圖。亦即，該相變化記憶體由以下構成：記憶格陣列MCA、多工器MUX0~MUX15、字元驅動器列WDA、讀/寫電路RW0~RW15、輸出入資訊緩衝器IOBUF、改寫控制電路PCTL。圖中一例表示(m＋1)行×128列之多數記憶格構成之記憶格陣列MCA。於字元驅動器列WDA之輸出之字元線WL0~WLm與BL0~BL127之各交叉點，配置記憶格MC00~MC(m＋1)127。各記憶格由串接之記憶體元件RM與選擇電晶體QM被插入位元線與接地電壓VSS端子之間而構成。字元線連接於選擇電晶體QM之閘極。位元線介由每隔8條配置之多工器MUX0~MUX15結合於對應之讀/寫電路RW0~RW15。多工器MUX0~MUX15之各個，係選擇8條位元線之其中1條，使電連接於對應之讀/寫電路RW0~RW15。藉由此構成，於後述改寫動作或讀出動作，可使連續或同時存取之記憶格位置分離，可抑制選擇記憶格受到周圍記憶格之熱影響。亦即，可迴避所謂熱干擾。以下為使記憶格陣列MCA與讀/寫電路RW0~RW15之配置關係明確，依每16條位元線將記憶格陣列方塊化，分別稱為副陣列SMCA0~SMCA15。
讀/寫電路由例如RW0等之感測放大器SA0、改寫電路PRGM0、輸出入閘極IOG構成。讀/寫電路RW0，係介由輸出入閘極IOG0及輸出入匯流排IOBS中之輸出入線對IOP0，於輸出入緩衝器IOBUF及資料匯流排DQBS之間進行記憶資訊之授受。感測放大器SA0及改寫電路PRGM0，於多工器MUX0側介由共通資料線CD0，於輸出入閘極IOG側介由感測節點對SNP0分別被連接。於感測放大器SA0被輸入記憶資訊之讀出動作使用之參照電壓VREF。改寫電路PRGM0，係由改寫控制電路PCTL介由改寫信號匯流排PPBS被輸入之改寫控制信號群PP0被加以控制。改寫控制電路PCTL產生和改寫起動信號WEB及改寫時脈WCLKB對應之改寫控制信號群PP0。
圖5為針對圖1之記憶體模組之重要部分電路方塊，以多工器MUX0及讀/寫電路RW0為例之具體構成。多工器MUX0由CMOS傳送閘極CSW0~CSW7，及放電用NMOS電晶體MN0~MN7構成。CMOS傳送閘極CSW0~CSW7，分別插入共通資料線CD0與位元線BL0~BL7之間，作為列選擇開關使用。於CMOS傳送閘極CSW0~CSW7之閘極，分別連接列解碼器(未圖示)之輸出信號之列選擇線對(YS0T、YS0B)~(YS7T、YS7B)。藉由列選擇線對(YS0T、YS0B)~(YS7T、YS7B)之其中之一被活化，使對應之CMOS傳送閘極被活化，使位元線BL0~BL7之其中之一被連接於共通資料線CD0。NMOS電晶體MN0~MN7，分別插入位元線BL0~BL7與接地電壓VSS端子之間，於閘極分別連接列選擇線YS0B~YS7B。待機狀態時，列選擇線YS0B~YS7B被保持於電源電壓VDD，NMOS電晶體MN0~MN7導通，而將位元線BL0~BL7驅動於接地電壓VSS。列選擇線對(YS0T、YS0B)~(YS7T、YS7B)亦共通連接於其他多工器MUX1~MUX7。
以下針對讀/寫電路RW0，依感測放大器SA0、改寫電路PRGM0、輸出入閘極IOG0之順序說明。感測放大器SA0由讀出閘極RG、預充電電路PCC、交叉耦合型感測閂鎖器CCL構成。讀出閘極RG由插入感測節點對SNP0(亦即感測節點SNT0、SNB0)與共通資料線CD0及參照電壓VREF之間的NMOS電晶體對構成。電晶體對之閘極之中，於共通資料線CD0側被連接第1讀出閘極起動信號RGE1，於參照電壓VREF側被連接第2讀出閘極起動信號RGE2。於讀出動作，彼等讀出動作起動信號RGE1、RGE2由接地電壓VSS被驅動於電源電壓VDD，電晶體對導通，使感測節點對SNP0和共通資料線CD0及參照電壓VREF被連接。於此狀態下，讀出信號由位元線產生於感測節點對SNP0。又，讀出信號放大時，使讀出動作起動信號RGE1、RGE2由電源電壓VDD被驅動於接地電壓VSS，切斷位元線及感測節點對SNP0，可使感測節點對SNP0之負荷容量減輕並均等化，可進行高速且確實之讀出。又，讀出閘極起動信號RGE亦同樣連接於其他讀/寫電路RW1~RW7內之讀出閘極。
預充電電路PCC為3個NMOS電晶體構成之習知電路。於讀出電壓VDLR供電線與感測節點對SNP0之間被插入電晶體。於感測節點SNT0與SNB0之間被插入其餘之電晶體。於彼等電晶體之閘極被輸入感測節點等化信號SNEQ。待機狀態時，感測節點等化信號SNEQ被保持於電源電壓VDD，各電晶體導通，使感測節點對SNP0被驅動於讀出電壓VDLR。又，於讀出動作初期，預充電電路PCC，係介由讀出閘極RG及多工器MUX0內之列選擇開關，使選擇位元線被驅動於讀出電壓VDLR。讀出電壓VDLR設為，低於電源電壓VDD、記憶格之記憶資訊不被破壞、亦即電阻性記憶元件不會產生相移轉之程度之電壓。又，感測節點等化信號SNEQ亦同樣連接於其他讀/寫電路RW1~RW7內之預充電電路。本實施形態中，預充電電路PCC，並非依每各位元線BL0~BL120之每一個設置，而是設置於對多數位元線共通設置之感測放大器SA0內。依該構成可縮小面積。本實施形態中，預充電電路PCC與位元線BL係介由讀出閘極RG被連接。因此預充電電路PCC藉由讀出閘極RG被由位元線切離，寫入動作時不必控制。因此預充電電路PCC之控制容易，不必設定控制信號為活化狀態，可實現低消費電力。
交叉耦合型感測閂鎖器CCL，為由2個PMOS電晶體及2個NMOS電晶體構成之習知電路，係藉由成為讀出電壓VDLR之共通源極線CSP、CSN分別被驅動於電源電壓VDD、接地電壓VSS被設為活化狀態，而進行感測節點對SNP0產生之微小信號之放大。又，共通源極線CSP、CSN亦同樣連接於其他讀/寫電路RW1~RW7內之感測閂鎖器。
重寫電路PRGM，為由重置電路RCKT及設定電路SCKT構成。重置電路RCKT係由例如串接於重置電壓供電線VRST與共通資料線CDL0之間的PMOS電晶體MP100、MP101構成。於PMOS電晶體MP100之閘極連接感測節點SNB0，於PMOS電晶體MP101之閘極連接改寫控制信號群PP0中之重置起動信號RSTE0。重置電壓VRCKT設為和電源電壓VDD相同，或如圖2所示使記憶元件流通超過融點之電流程度的電壓。
設定電路SCKT，係由4個PMOS電晶體MP200~MP203構成。於第1設定電壓供電線VSET1與共通資料線CDL0之間插入串接的PMOS電晶體MP200~MP201。於第2設定電壓供電線VSET2與共通資料線CDL0之間插入串接的PMOS電晶體MP202~MP203。於PMOS電晶體MP200、20之閘極連接感測節點SNT0，於PMOS電晶體MP201之閘極連接改寫控制信號群PP0中之第1設定起動信號FSE0，於PMOS電晶體MP203之閘極連接改寫控制信號群PP0中之第2設定起動信號SSE0。第1設定電壓VSET1設為和電源電壓VDD相同，或如圖2、圖4所示使記憶元件流通超過融點之電流程度的電壓。因此可設為和重置電壓VRST相同之電壓，此情況下，可抑制供電線數目。第1設定電壓VSET2設為低於第1設定電壓VSET1之的電壓位準。藉由2個設定電壓之供給可縮短設定時間。又，雖圖示2個設定電壓之供給構成，但藉由擴大於如圖3所示構成，可驅動如圖4所示形狀之格電流。
輸出入閘極IOG0係由插入感測節點對SNP0(亦即感測節點SNT0、SNB0)與輸出入線對IOP0(亦即輸出入線IO0T、IO0B)之間的NMOS電晶體對構成。於電晶體對之閘極連接輸出入閘極起動信號IOGE，於讀出動作或改寫動作，彼等輸出入閘極起動信號IOGE由接地電壓VSS被驅動於電源電壓VDD，使電晶體對導通，使感測節點對SNP0和輸出入線對IOP0被連接，可進行資訊之授受。又，輸出入閘極起動信號IOGE亦共通連接於其他讀/寫電路RW1~RW15內之輸出入閘極，因此並列傳送至輸出入匯流排IOBS的16位元資料亦同時被取入對應之讀/寫電路RW1~RW15。藉由上述讀/寫電路RW1~RW15之構成可進行以感測放大器SA0~SA15作為寫入緩衝器使用之後述改寫動作。
於圖1將讀/寫電路RW0設於1個副陣列，但亦可於2個副陣列間配置讀/寫電路RW0，使2個副陣列共有。此情況下，使用讀出閘極RG來選擇2個副陣列之其中之一而使感測放大器SA連接於一方之副陣列即可。重寫電路PRGM亦可構成為其之輸出使用閘極電路進行選擇。
圖6為改寫控制電路PCTL之例之構成圖。本電路係由移位暫存器SREG及改寫信號產生電路群PGBK構成。移位暫存器SREG，係接收改寫起動信號WEB及改寫時脈WCLKB而輸出不同相位之改寫控制信號Q0~Q15。改寫信號產生電路群PGBK係由改寫信號產生電路PGEN0~PGEN15構成。改寫信號產生電路PGEN0~PGEN15，係接收對應之改寫控制信號Q0~Q15而產生改寫控制信號群PP0~PP15。改寫控制信號群PP0~PP15，係如上述說明之改寫控制信號群PP0，分別由重置起動信號、第1設定信號、第2設定信號構成。又，總稱改寫控制信號群PP0~PP15為改寫信號匯流排PPBS。本實施形態，改寫控制電路PCTL，係對各個改寫電路分別輸出對應之改寫控制信號群PP0~PP15。如此則，可獨立控制供給時序，可抑低峰值電流。
圖7為圖1之相變化記憶體模組之改寫動作之時序圖之例。圖中說明字元線WL0上之128個記憶格之中，依每隔8格改寫16個記憶格MC00、MC08、．．．、MC120之記憶資訊之一例。
首先，說明改寫控制電路PCTL之動作。藉由驅動成為電源電壓VDD之改寫起動信號WEB至接地電壓VSS，設定改寫控制電路PCTL為活化狀態。亦即，和改寫時脈WCLKB之下降邊緣同步地，改寫控制電路PCTL內之移位暫存器SREG依據改寫時脈WCLKB之週期時間TCKW1之間隔依序產生改寫控制信號Q0~Q15。改寫信號產生電路PGEN0~PGEN15接收改寫控制信號Q0~Q15，依序輸出短期間之重置起動信號RSTB0~RSTB15、第1設定起動信號FSEB0~FSEB15。又，使彼等起動信號由接地電壓VSS被驅動於電源電壓VDD之後，依序產生第2定起動信號SSEB0~SSEB15。
以下說明記憶格陣列之動作。關於讀/寫電路RW0~RW15之動作，為求簡單而著眼於讀/寫電路RW0詳細說明之。首先，藉由驅動成為電源電壓VDD之改寫起動信號WEB至接地電壓VSS，使成為電源電壓VDD之感測節點等化信號SNEQ被驅動於接地電壓VSS，設定感測放大器內之預充電電路PCC為非活化狀態。又，藉由驅動成為接地電壓VSS之輸出入閘極起動信號IOGE至電源電壓VDD，使輸出入線對IOP0與感測節點對SNP0連接之同時，使成為讀出電壓VDLR之共通源極線CSP、CSN分、別被驅動於電源電壓VDD、接地電壓VSS，設定交叉耦合型感測閂鎖器CCL為活化狀態而取入記憶資訊。其中記憶資訊”0“對應於高電阻(重置)狀態記憶格，感測節點SNT0被驅動於電源電壓VDD。另外，記憶資訊”1“對應於低電阻(重置)狀態記憶格，感測節點SNT0被驅動於接地電壓VSS。又，其他讀/寫電路RW1~RW15內之感測放大器SA1~SA15亦同樣被取入記憶資訊。
和彼等動作並行地藉由設定列選擇信號對(YS0T、YS0B)為活化狀態，使位元線BL0、BL8、．．．、BL120被連接。藉由驅動成為接地電壓VSS之字元線WL0至電源電壓VDD，使改寫電路PRGM0~PRGM15與記憶格MC00、MC08、．．．、MC120被連接形成電流路徑。寫入記憶格MC00之記憶資訊為”0“時，藉由設定讀/寫電路RW0內之改寫電路PRGM0之重置電路RCKT為活化狀態，使重置電壓VRST對應之值IR之格電流ICELL00被施加於記憶格MC00。記憶資訊為”1“時，藉由設定設定電路SCKT為活化狀態，使第1設定電壓VSET1及第2設定電壓VSET2對應之值IS1、IS2之格電流ICELL00依序被施加於記憶格MC00。其中，第1設定電壓VSET1係和重置電壓VRST相同或較其小的電壓，因此格電流IS1係和IR相同或較其小的值。格電流IS1及IS2之施加時間總和等於改寫時脈WCLKB之週期時間TCKW1。因此，對應於改寫控制信號Q0~Q15之產生，格電流ICELL0、ICELL8、．．．、ICELL120依據週期時間TS之間隔依序被施加於記憶格MC00、MC07、．．．、MC120。最後，藉由設定列選擇信號對(YS0T、YS0B)為非活化狀態，使成為電源電壓VDD之字元線WL0被驅動於接地電壓VSS。又，共通源極線CSP、CSN分別被驅動於讀出電壓VDLR之同時，驅動成為接地電壓VSS之感測節點等化信號SNEQ至電源電壓VDD，驅動感測節點對SNP0~SNP15至讀出電壓VDLR。另外，使成為接地電壓VSS之改寫起動信號WEB被驅動於電源電壓VDD，回至待機狀態。
圖8為圖1之相變化記憶體模組之讀出動作之時序圖之例。和先前之改寫動作同樣，說明字元線WL0上之128個記憶格之中，依每隔8格由16個記憶格MC00、MC08、．．．、MC120讀出記憶資訊之一例。
又，為求簡單而假設記憶格MC00記憶之資訊為資訊”0“、記憶格MC120記憶之資訊為資訊”1“，著眼於讀/寫電路RW0及RW詳細說明之。本讀出動作之特徵為，並非如改寫動作以分時方式讀出各一位元之資訊，而是同時讀出16位元之資訊。
於讀出動作，改寫起動信號WEB被保持於電源電壓VDD，因此改寫控制信號Q0~Q15亦被保持於電源電壓VDD。讀出動作開始時，藉由設定列選擇信號對(YS0T、YS0B)為活化狀態之同時，使成為接地電壓VSS之第1讀出閘極起動信號RGE1被驅動於電源電壓VDD，使讀出閘極RG內之一方電晶體導通，而使位元線BL0、BL8、．．．、BL120與和其對應之讀/寫電路RW0~RW15內之感測放大器SA0~SA15被連接。彼等位元線，藉由對應之感測放大器SA0~SA15內之預充電電路PC0~PC15，而由接地電壓VSS被驅動於讀出電壓VDLR。讀出電壓VDLR，設為資訊不被破壞之電壓，較好是設為較第2設定電壓VSET2小之電壓，如此則，可防止讀出干擾。之後，使成為電源電壓VDD之感測節點等化信號SNEQ被驅動於接地電壓VSS，設定預充電電路PC0~PC15為非活化狀態之後，使成為接地電壓VSS之第2讀出閘極起動信號RGE2被驅動於電源電壓VDD，使感測節點SNB0~SNB15被驅動於參照電壓VREF。之後，藉由驅動成為接地電壓VSS之字元線WL0至電源電壓VDD，使記憶格MC00、MC08、．．．、MC120設為活化狀態而驅動位元線BL0~BL120。記憶格MC00為對應於記憶資訊”0“之高電阻(重置)狀態，因此位元線BL0之電壓大致保持於讀出電壓VDLR。記憶格MC120為對應於記憶資訊”1“之低電阻狀態，因此位元線BL120之電壓由讀出電壓VDLR被驅動於接地電壓VSS。在位元線BL120之電壓乃未充分低於參照電壓VREF之時點，使成為讀出電壓VDLR之共通源極線CSP、CSN分別被驅動於電源電壓VDD、接地電壓VSS，藉由設定感測放大器SA0~SA15為活化狀態，而將產生於感測節點對SNP0~SNP15的讀出信號放大。
讀出信號放大後，使成為電源電壓VDD之字元線WL0、讀出動作起動信號RGE1、RGE2被驅動於接地電壓VSS。又，設定列選擇信號對(YS0T、YS0B)為非活化狀態。又，使成為接地電壓VSS之輸出入閘極起動信號IOGE被驅動於電源電壓VDD，由感測放大器SA0~SA15將資訊讀出至輸出入線對IOP0~IOP15。最後，藉由驅動成為電源電壓VDD之輸出入閘極起動信號IOGE至接地電壓VSS之同時，使共通源極線CSP、CSN被驅動於讀出電壓VDLR設定為非活化狀態。又，使成為接地電壓VSS之感測節點等化信號SNEQ驅動於電源電壓VDD，而使感測節點對SN0~SN15被驅動於讀出電壓VDLR，回至待機狀態。
圖9為本實施形態之相變化記憶體模組之全體構成例。本記憶體模組PCM之特徵為，具有多數區塊(於此為BANK0~BANK3)。BANK0~BANK3之各個具有和圖1之記憶格陣列相同構成。藉由以先前說明之感測放大器作為寫入緩衝器使用而進行分時改寫動作，則於例如BANK0寫入記憶資訊當中亦可以開放輸出入匯流排IOBS，可進行來自其他區塊之讀出動作/寫入動作。亦即，可進行區塊交替動作，可提升輸出入匯流排IOBS之使用效率。
圖10為搭載如圖9所示相變化記憶體模組之SoC構成例。於該SoC，相變化記憶體模組PTM介由資料匯流排DQS連接於中央運算處理裝置CPU、智慧型特徵器(Intellectual Property)IP1、IP2。智慧型特徵器IP1、IP2為進行影像處理或彎全監控的模組。藉由上述構成及動作，於對相變化記憶體模組寫入記憶資訊當中亦可以開放輸出入匯流排IOBS，中央運算處理裝置CPU對其他模組IP1、IP2之存取為可能。亦即，可提升系統性能。
上述相變化記憶體模組之構成及動作效果彙整如下。亦即，第1，將記憶格陣列MCA分割為副陣列SMCA0~SMCA15，配置多數多工器MUX0~MUX15及讀/寫電路RW0~RW15而隔開選擇字元線上之選擇位元線之間隔，如此則，可以抑制選擇記憶格之接受來自周圍之記憶格之熱。亦即可迴避所謂熱干擾。第2，使用改寫控制電路PCTL產生不同相位之改寫控制信號群PP0~PP15，每隔一週期設定改寫電路為活化狀態，而可以進行分時改寫動作。如此則，可以抑制改寫電流之峰值。第3，構成之改寫電路，其產生之格電流可以對應於改寫控制信號群及感測節點對之電壓，如此則，可以進行以感測放大器作為改寫緩衝器使用之改寫動作。亦即於改寫動作中可開放輸出入匯流排或資料匯流排，可提升匯流排使用效率，可提升作業效率。藉由上述可以實現改寫電流小、高速之相變化記憶體模組。
(第2實施形態)
第2實施形態說明另一改寫動作。圖11為本發明第2實施形態之相變化記憶體模組之時序圖之另一例。其中，記憶元件設為高電阻(重置)狀態之重置電流IR，係較相變化記憶體模組之適用對象容許之改寫電流小，第2設定電流IS2程度之餘裕度存在時，可同時施加重置電流IR乃至第1設定電流IS1、第2設定電流IS2。本實施形態中，著眼於此點，以增快序列改寫中後續記憶格之活化時序為特徵。以下著眼於此點說明圖11之動作。
首先，說明改寫控制電路PCTL之動作。和改寫時脈WCLKB之下降邊緣同步地，改寫控制電路PCTL內之移位暫存器SREG依據改寫時脈WCLKB之週期時間TCKW2之間隔依序產生改寫控制信號Q0~Q15。改寫信號產生電路PGEN0~PGEN15接收對應之改寫控制信號Q0~Q15，依序產生改寫控制信號群PP0~PP15(亦即，短期間之重置起動信號RSTB0~RSTB15、第1設定起動信號FSEB0~FSEB15、第2定起動信號SSEB0~SSEB15)。其中，相較於設定時間TS，改寫時脈.週期時間TCKW2，係和重置起動信號乃至第1設定起動信號之脈寬TS1以相同程度被設為較短，因此，在記憶格(於此為記憶格MC00)之設定動作結束前，後續之改寫控制信號(於此為Q0)被活化。因此，第2定起動信號SSEB0~SSEB15之脈寬被調整為，可使自第1設定起動信號FSEB之下降邊緣至第2定起動信號之上升邊緣為止的時間成為設定時間TS。
以下說明記憶格陣列之動作。寫入記憶格MC00之記憶資訊為”0“時，改寫控制信號群PP1中之重置起動信號RSTB讀/寫電路RW0內之改寫電路PRGM0之重置電路RCKT被活化，使重置電壓VRST對應之值IR之格電流ICELL00被施加於記憶格MC00，此為如上述說明。記憶資訊為”1“時，藉由設定電路SCKT被設為活化狀態，使第1設定電壓VSET1及第2設定電壓VSET2對應之值IS1、IS2之格電流ICELL00依序被施加於記憶格MC00。在第2格電流之施加途中，和改寫控制信號Q1同步設定改寫控制信號群PP1為活化狀態，而使重置電流IR或第1設定電流IS1施加於記憶格MC08。寫入記憶格MC08之記憶資訊為”1“時，再度使第2設定電流IS2被施加。之後，在第2格電流之施加途中，和改寫控制信號Q2同步設定改寫控制信號群PP2為活化狀態，而使重置電流IR或第1設定電流IS1施加於記憶格MC16。以下同樣使改寫電流依序被施加直至記憶格MC120為止。
藉由上述動作，可以縮短將16位元之記憶資訊以1位元1位元依序寫入時之總時間。亦即，相較於設定時間TS，縮短改寫時脈WCLKB之週期時間TCKW2，縮短改寫控制信號群PP0~PP15之週期時間，如此則，可縮短序列改寫所要時間，因此，可實現能進行高速改寫動作的相變化記憶體模組。
(第3實施形態)
第3實施形態說明相變化記憶體模組之另一構成及動作。圖12為第3實施形態之相變化記憶體模組之重要部分電路方塊之構成例之圖。和圖1之較大差異構成有以下2點。第1，於圖1，改寫信號匯流排PPBS對應於改寫控制信號群PP0~PP15及各副陣列而包含16條，相對於此，改寫控制信號群僅有PP0及PP1，前者由偶數號之副陣列SMCA0、SMCA2、．．．．、SMCA14對應之讀/寫電路RWA0、RWA2、．．．．、RWA14共有，後者由奇數號之副陣列SMCA1、SMCA3、．．．．、SMCA15對應之讀/寫電路RWA1、RWA3、．．．．、RWA15共有。第2，新設置構成讀/寫電路RW0~RW15之改寫電路PRGMA0~PRGMA15之控制用之改寫遮罩信號匯流排PMKBS。以下依據圖13－15說明圖12之相變化記憶體模組之構成及動作。
圖13為圖12之相變化記憶體模組中讀/寫電路RWA0之構成例。該電路和圖5之讀/寫電路RW0之差異在於改寫電路PRGMA0之構成。具體言之為，在重置電路RCKT及設定電路SCKT與共通資料線CD0之間插入遮罩控制電路MKCTL。遮罩控制電路MKCTL，係由PMOS電晶體MP300構成，於閘極連接改寫遮罩信號匯流排PMKBS之其中之一之改寫遮罩信號PMK0。該改寫遮罩信號PMK0被驅動於接地電壓VSS時，重置電路RCKT及設定電路SCKT被連接於共通資料線CD0，進行改寫動作。
圖14為圖12之相變化記憶體模組中改寫控制電路PCTL1之構成例。該電路由移位暫存器SREG、改寫信號產生電路群PGBK1、改寫遮罩驅動群PMKDBK構成。移位暫存器SREG，係和圖6說明之功能同樣，接收改寫起動信號WEB及改寫時脈WCLKB而輸出不同相位之改寫位元控制信號Q0~Q15。改寫信號產生電路群PGBK1係由改寫信號產生電路PGEN0~PGEN1構成。改寫信號產生電路PGEN0，係接收偶數號之改寫位元控制信號Q0、Q2、．．．、Q14而產生改寫控制信號群PP0。同樣，改寫信號產生電路PGEN1，係接收奇數號之改寫位元控制信號Q1、Q3、．．．、Q15而產生改寫控制信號群PP1。改寫遮罩驅動群PMKDBK，係由遮罩驅動器MKD0~MKD15構成。遮罩驅動器MKD0~MKD15，係接收對應之改寫控制信號Q0~Q15使其反轉，而分別輸出週期時間大致等於設定時間TS之改寫遮罩信號PMKB0~PMKB15。又，改寫遮罩信號PMKB0~PMKB15之一群總稱為改寫遮罩信號匯流排PMKBS。
圖15為圖12之相變化記憶體模組之改寫動作之時序圖之一例。該動作為，改寫時脈WCLKB之週期時間TCKW2較設定時間TS短的圖11之動作之變形例。其中，著眼於改寫控制電路PCTL1之動作而說明，但是亦可實現圖7之動作。
首先，和改寫時脈WCLKB之下降邊緣同步地，以由移位暫存器SREG輸出之改寫控制信號Q0~Q15為基準，使脈寬等於設定時間TS的改寫遮罩信號PMKB0~PMKB15，於每隔改寫時脈WCLKB之週期時間TCKW2的間隔依序產生。又，改寫控制信號群PP0及PP1，係於週期時間TCKW2的間隔交互產生。讀/寫電路RWA0，係接收被驅動於接地電壓VSS之改寫遮罩信號PMKB0及改寫控制信號群PP0，對記憶格MC00施加重置電流IR或第1設定電流IS1及第2設定電流IS2。之後，讀/寫電路RWA1，係接收被驅動於接地電壓VSS之改寫遮罩信號PMKB1及改寫控制信號群PP1，對記憶格MC08施加重置電流IR或第1設定電流IS1及第2設定電流IS2。之後，讀/寫電路RWA2，係接收被驅動於接地電壓VSS之改寫遮罩信號PMKB2(未圖示)及改寫控制信號群PP0，對記憶格MC016施加重置電流IR或第1設定電流IS1及第2設定電流IS2。以下同樣進行改寫動作。最後，讀/寫電路RWA15，係接收被驅動於接地電壓VSS之改寫遮罩信號PMKB15及改寫控制信號群PP1，對記憶格MC0120施加重置電流IR或第1設定電流IS1及第2設定電流IS2。
藉由上述構成及動作，可減少序列改寫動作之控制信號數。亦即，於圖1之相變化記憶體模組，48條改寫控制信號群(相當於1個改寫控制信號群平均3個控制信號)。相對於此，本實施形態中，導入改寫遮罩信號匯流排PMKBS(其中包含16條改寫遮罩信號PMKB0~PMKB15)，而達成減少改寫控制信號群之數目(於此為2個)，藉由合計22條控制信號可進行序列改寫動作。因此，除第1、第2實施形態之效果以外，藉由配線數之減少可以小面積實現序列改寫動作。
以上依據實施形態說明本發明，但本發明不限定於上述實施形態，在不脫離其要旨情況下可做各種變更實施。例如設定動作中第1段之設定電流IS1無須和設定電流IS為相同之值，可設為使記憶元件保持於高於圖2所示結晶化溫度的溫度之值，如此則，更能抑制消費電流。改寫時間有餘裕度時，設定動作可設為以能實現如圖2所示溫度波形之1階段脈衝驅動。另外，相變化記憶體模組之適用對象之改寫電流上限值夠大時，同時改寫之位元數可設為多數位元數，此情況下，可縮短序列改寫動作之時間，更能提升電晶體系統之作業時間。
又，本實施形態中，以感測放大器SA0~SA15作為寫入緩衝器使用而實現面積之減少，但亦可另外設置和讀出感測放大器不同之寫入緩衝器。寫入緩衝器分別設於輸出入匯流排IOBS與改寫電路PRGM0~PRGM15之間，可使輸出入匯流排IOBS開放。亦即，將分別取入、保持和輸出入匯流排IOBS被並列傳送之資料的資訊保持電路，對應於改寫電路設置而可設定輸出入匯流排IOBS為開放。
(產業上可利用性)
本發明，係以感測放大器作為改寫緩衝器使用，藉由不同相位之控制信號設定多數改寫電路為活化狀態而進行分時改寫動作，如此則，可提升相變化記憶體模組內外之資料匯流排之使用效率，可進行改寫電流之抑制之同時，可實現高速且低消費電流之相變化記憶體系統。
(發明效果)
依據本發明，於相變化記憶體模組可實現低消費電流改寫動作。
MCA．．．記憶格陣列
MUX0~MUX15．．．多工器
WDA．．．字元驅動器列
RW0~RW15．．．讀/寫電路
PCTL．．．改寫控制電路
IOBUF．．．輸出入資訊緩衝器
圖1為本發明第1實施形態之半導體裝置中，其包含之相變化記憶體模組之重要部分電路方塊之構成例之圖。
圖2為使用相變化材料之電阻元件之相變化必要之脈寬與溫度間關係分布圖。
圖3為專利文獻記載之下降時間延遲之格電流脈衝產生電路之例之構成圖。
圖4為使用圖3之電路產生之格電流脈衝之圖。
圖5為本發明第1實施形態之半導體裝置中，其包含之圖1之讀/寫電路之詳細構成另一例之圖。
圖6為本發明第1實施形態之半導體裝置中，其包含之改寫控制電路之方塊構成例之圖。
圖7為圖1之相變化記憶體模組之改寫動作之時序圖之例。
圖8為圖1之相變化記憶體模組之讀出動作之時序圖之例。
圖9為圖1之相變化記憶體模組之全體構成例。
圖10為圖1之相變化記憶體模組之全體構成例。
圖11為本發明第2實施形態之半導體裝置中，其包含之圖1之相變化記憶體模組之改寫動作之時序圖之另一例。
圖12為本發明第3實施形態之半導體裝置中，其包含之相變化記憶體模組之重要部分電路方塊之構成例之圖。
圖13為本發明第3實施形態之半導體裝置中，其包含之圖10之讀/寫電路之詳細構成另一例之圖。
圖14為本發明第3實施形態之半導體裝置中，其包含之改寫控制電路之方塊構成例之圖。
圖15為本發明第3實施形態之半導體裝置中，其包含之圖10之相變化記憶體模組之改寫動作之時序圖之另一例。
MCA．．．記憶格列
MC0~MC0127．．．記憶格
MUX0~MUX15．．．多工器
BL0~BL127．．．位元線
WL0~WLm．．．字元線
WDA．．．字元驅動器列
SMCA0~SMCA15．．．副陣列
CD0~CD15．．．共通資料線
SA0~SA15．．．感測放大器
RW0~RW15．．．讀/寫電路
PRGM0~PRGM15．．．改寫電路
PP0~PP15．．．改寫控制信號群
IOG．．．輸出入閘極
SNP0．．．感測節點
IOP0~IOP15．．．輸出入線對
PPBS．．．改寫信號匯流排
IOBS．．．輸出入匯流排
WEB．．．改寫起動信號
WCLKB．．．改寫時脈
IOBUF．．．輸出入資訊緩衝器
PCTL．．．改寫控制電路

Claims (11)

  1. 一種半導體裝置，其特徵為：具備：多數字元線；第1位元線，和上述多數字元線呈交叉；第2位元線，和上述多數字元線呈交叉；多數記憶格，配置於上述多數字元線與上述第1及第2位元線之交叉點；多數共通資料線，包含連接於上述第1位元線之第1共通資料線及連接於上述第2位元線之第2共通資料線；第1感測放大器及第1改寫電路，對應於上述第1共通資料線及上述第1位元線而設；第2感測放大器及第2改寫電路，對應於上述第2共通資料線及上述第2位元線而設；及改寫控制電路，用於控制上述第1及第2改寫電路；上述第1及第2感測放大器，係取入被並列傳送至上述第1及第2共通資料線之資料，同時予以保持；上述第1及第2改寫電路，係依據保持於上述第1及第2感測放大器的資訊對上述第1及第2位元線供給改寫電壓；上述改寫控制電路產生和上述第1改寫電路及第2改寫電路之各個對應之多數控制信號；上述改寫控制電路，係對上述第1改寫電路及上述第2改寫電路之各個輸出多數控制信號； 上述多數控制信號之脈寬互為不同。
  2. 如申請專利範圍第1項之半導體裝置，其中，上述多數控制信號之相位各為不同。
  3. 如申請專利範圍第1項之半導體裝置，其中，上述第1及第2感測放大器，在由上述多數記憶格讀出資訊時，係放大由上述多數記憶格讀出之信號而予以保持。
  4. 如申請專利範圍第1項之半導體裝置，其另具備：讀出閘極，連接於上述第1感測放大器與上述第1位元線之間；及預充電電路，介由上述讀出閘極被連接於上述第1位元線；上述預充電電路係對上述第1位元線供給讀出用之預充電電壓。
  5. 如申請專利範圍第1項之半導體裝置，其中，上述第1感測放大器，係介由第1多工器連接於包含上述第1位元線的多數位元線；上述第1多工器，係選擇上述多數位元線之其中之一而連接於上述第1感測放大器。
  6. 如申請專利範圍第1項之半導體裝置，其中，上述改寫控制電路，係藉由上述第1改寫電路及上述第2改寫電路之各個共通的第1控制信號，及上述第1改寫電路及上述第2改寫電路之各個固有的第2控制信號之組合進行控制。
  7. 一種半導體裝置，其特徵為：具備：多數字元線；多數位元線；多數記憶格，設於上述多數字元線與上述多數位元線之交叉點；多數共通資料線，對上述多數記憶格傳送寫入用之資料；多數改寫電路，對上述多數位元線供給改寫電壓；及多數感測放大器，對應於上述多數改寫電路而設；上述多數感測放大器，係取入被並列傳送至上述多數共通資料線之資料之同時予以保持；上述多數改寫電路，係依據保持於上述多數感測放大器的資料，而以各別不同之時序輸出上述改寫電壓；上述多數記憶格之各個，係具有藉由產生之熱而改寫資訊的元件。
  8. 如申請專利範圍第7項之半導體裝置，其中，上述多數感測放大器為感測放大器，在由上述多數記憶格讀出資訊時，用於放大由上述多數記憶格讀出之信號而加以保持。
  9. 如申請專利範圍第7項之半導體裝置，其中，另具備控制電路，其輸出多數控制信號用於控制上述多數改寫電路之上述改寫電壓之供給時序；上述控制電路，係使同一信號之相位成為不同的方式 產生上述多數控制信號。
  10. 如申請專利範圍第7項之半導體裝置，其中，具有多數區塊，被連接於上述多數共通資料線，分別具有上述多數感測放大器；上述多數區塊之中1個區塊進行改寫動作期間，可對上述多數區塊之中未進行改寫動作的區塊進行存取。
  11. 一種半導體裝置，其特徵為：具備：多數字元線；第1位元線，和上述多數字元線呈交叉；第2位元線，和上述多數字元線呈交叉；多數記憶格，配置於上述多數字元線與上述第1及第2位元線之交叉點；多數共通資料線，包含連接於上述第1位元線之第1共通資料線及連接於上述第2位元線之第2共通資料線；第1感測放大器及第1改寫電路，對應於上述第1共通資料線及上述第1位元線而設；第2感測放大器及第2改寫電路，對應於上述第2共通資料線及上述第2位元線而設；及改寫控制電路，用於控制上述第1及第2改寫電路；上述第1及第2感測放大器，係取入被並列傳送至上述第1及第2共通資料線之資料，同時予以保持；上述第1及第2改寫電路，係依據保持於上述第1及第2感測放大器的資訊對上述第1及第2位元線供給改寫 電壓；上述改寫控制電路產生和上述第1改寫電路及第2改寫電路之各個對應之多數控制信號，上述多數記憶格分別含有對應於記憶資訊而變化電阻值之記憶元件及電晶體。
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