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TWI447731B - 資料讀取方法、記憶體儲存裝置及其控制器 - Google Patents

資料讀取方法、記憶體儲存裝置及其控制器 Download PDF

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TWI447731B
TWI447731B TW099141787A TW99141787A TWI447731B TW I447731 B TWI447731 B TW I447731B TW 099141787 A TW099141787 A TW 099141787A TW 99141787 A TW99141787 A TW 99141787A TW I447731 B TWI447731 B TW I447731B
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threshold voltage
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TW099141787A
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TW201225084A (en
Inventor
Chih Kang Yeh
Chien Fu Tseng
Chung Lin Wu
Original Assignee
Phison Electronics Corp
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Application filed by Phison Electronics Corp filed Critical Phison Electronics Corp
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Priority to US13/037,381 priority patent/US8578245B2/en
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Description

資料讀取方法、記憶體儲存裝置及其控制器
本發明是有關於一種用於可複寫式非揮發性記憶體的資料讀取方法，且特別是有關於一種在從可複寫式非揮發性記憶體中所讀取的資料無法被校正時重新調整讀取電壓以正確地讀取資料的方法，及使用此方法的記憶體控制器與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對數位內容的儲存需求也急速增加。由於快閃記憶體(Flash Memory)具有資料非揮發性、省電、體積小與無機械結構等的特性，適合使用者隨身攜帶作為數位檔案傳遞與交換的儲存媒體。固態硬碟(Solid State Drive，SSD)就是以快閃記憶體作為儲存媒體的一個例子，並且已廣泛使用於電腦主機系統中作為主硬碟。
目前的快閃記憶體主要分為兩種，分別為反或型快閃記憶體(NOR Flash)與反及型快閃記憶體(NAND Flash)。快閃記憶體亦可根據每一記憶胞可儲存的資料位元數而區分為多層記憶胞(Multi-Level Cell，MLC)快閃記憶體及單層記憶胞(Single-Level Cell，SLC)快閃記憶體。SLC快閃記憶體的每個記憶胞僅能儲存1個位元資料，而MLC快閃記憶體的每個記憶胞可儲存至少2個以上的位元資料。例如，以4層記憶胞快閃記憶體為例，每一記憶胞可 儲存2個位元資料(即，"11"、"10"、"00"與"01")。
在快閃記憶體中，記憶胞會由位元線(Bit Line)與字元線(Word Line)來串起而形成一記憶胞陣列(memory cell array)。當控制位元線與字元線的控制電路在讀取或寫入資料到記憶胞陣列的指定記憶胞時，其他非指定之記憶胞的浮動電壓可能會受到干擾(disturb)，進而造成錯誤位元(即，控制電路從記憶胞中所讀取之資料(亦稱為讀取資料)與原先所寫入之資料(亦稱為寫入資料不同)。或者，當快閃記憶體亦可能因長期閒置、記憶體漏電、或是多次抹除或寫入等因素而造成磨耗(Wear)情況時，記憶胞中的浮動電壓亦可能改變而造成錯誤位元。
一般來說，記憶體儲存裝置會配置錯誤校正電路。在寫入資料時，錯誤校正電路會為所寫入的資料產生錯誤校正碼，並且在讀取資料時，錯誤校正電路會依據對應的錯誤校正碼來為所讀取之資料進行錯誤校正解碼(亦稱為錯誤校正程序)，由此更正錯誤位元。然而，錯誤校正電路所能夠校正的錯誤位元數是有限的，一旦所讀取之資料的錯誤位元的個數超過錯誤校正電路所能校正之錯誤位元的個數時，所讀取之資料將無法被校正。此時，主機系統將無法正確地從記憶體儲存裝置中讀取到正確的資料。由於製程之演進或記憶體本身之硬體架構的特性造成錯誤位元越來越多(如多層記憶胞快閃記憶體的每一記憶胞可儲存之位元數越多其可能產生之錯誤位元亦較SLC為多)，因此，如何確保所讀取之資料的正確性，成為此領域技術人 員所關注的議題。
本發明提供一種資料讀取方法、記憶體控制器與記憶體儲存裝置，其能夠正確地讀取儲存於可複寫式非揮發性記憶體中的資料。
本發明範例實施例提出一種資料讀取方法，用於一可複寫式非揮發性記憶體模組，其中此可複寫式非揮發性記憶體模組具有多個實體頁面。本資料讀取方法包括將此些實體頁面分組為多個實體頁面群；並且為每一實體頁面群設定一個對應的門檻電壓組，其中每一門檻電壓組包括多個門檻電壓。本資料讀取方法也包括分別地使用對應的門檻電壓組從此些實體頁面群的實體頁面中讀取資料。本資料讀取方法更包括，當從其中一個實體頁面群的其中一個實體頁面中讀取的資料無法藉由錯誤校正電路來校正時，更新對應此實體頁面群的門檻電壓組。
在本發明之一實施例中，上述之資料讀取方法更包括建立讀取電壓表，以記錄此些實體頁面群所對應的門檻電壓組。
在本發明之一實施例中，上述之更新對應此實體頁面群的門檻電壓組的步驟包括：使用對應此實體頁面群的門檻電壓組從此實體頁面群的另一實體頁面中獲取對應此實體頁面的未校正資料，其中此實體頁面鄰近原先所讀取之實體頁面，並且對應此實體頁面的未校正資料可藉由錯誤 校正電路來校正而產生對應此實體頁面的已校正資料。上述之更新對應此實體頁面群的門檻電壓組的步驟還包括：藉由比對對應此實體頁面的未校正資料與已校正資料來獲得一錯誤位元資訊；依據此錯誤位元資訊計算至少一補償電壓；以及藉由所計算的補償電壓來調整對應此實體頁面群的門檻電壓組中的至少一門檻電壓。
本發明範例實施例提出一種資料讀取方法，用於一可複寫式非揮發性記憶體模組，其中此可複寫式非揮發性記憶體模組具有依序排列的多個實體頁面。本資料讀取方法包括：使用至少一門檻電壓從此些實體頁面之中的第一實體頁面中獲取第一資料；並且判斷此第一資料是否可藉由錯誤校正電路來校正而產生對應第一實體頁面的第一已校正資料。本資料讀取方法也包括，倘若第一資料無法藉由錯誤校正電路來校正而產生對應第一實體頁面的已校正資料時，從此些實體頁面之中的第二實體頁面中獲取第二資料，其中第二實體頁面是鄰近第一實體頁面，並且第二資料可藉由錯誤校正電路來校正而產生對應第二實體頁面的第二已校正資料。本資料讀取方法亦包括：藉由比對第二資料與對應第二實體頁面的第二已校正資料來獲得一錯誤位元資訊；依據此錯誤位元資訊來計算至少一補償電壓；藉由所計算的補償電壓來將門檻電壓調整成已調整門檻電壓；以及使用已調整門檻電壓從第一實體頁面獲取另一第一資料並且藉由錯誤校正電路來校正此另一第一資料以產生對應第一實體頁面的第一已校正資料。
在本發明之一實施例中，上述之第二資料具有多個位元，並且每一位元對應可複寫式非揮發性記憶體模組的多個儲存狀態的其中之一，此些儲存狀態包括第一儲存狀態與第二儲存狀態並且第一門檻電壓用以區分該第一儲存狀態與該二儲存狀態。在本發明之一實施例中，上述之藉由比對第二資料與對應第二實體頁面的第二已校正資料來獲得錯誤位元資訊的步驟包括：找出第二資料的位元之中與第二已校正資料的對應位元不相同的多個錯誤位元；統計此些錯誤位元之中屬於第一錯誤位元型態的錯誤位元的數目；統計此些錯誤位元之中屬於第二錯誤位元型態的錯誤位元的數目；及將屬於第一錯誤位元型態的錯誤位元的數目與屬於第二錯誤位元型態的錯誤位元的數目作為錯誤位元資訊，其中屬於第一錯誤位元型態的錯誤位元是應對應第一儲存狀態但被誤認為對應第二儲存狀態的位元並且屬於第二錯誤位元型態的錯誤位元是應對應第二儲存狀態但被誤認為對應第一儲存狀態的位元。
在本發明之一實施例中，上述之依據錯誤位元資訊計算補償電壓的步驟包括：依據屬於第一錯誤位元型態的錯誤位元的數目與屬於第二錯誤位元型態的錯誤位元的數目來計算一第一補償電壓。
在本發明之一實施例中，上述之藉由補償電壓來將門檻電壓調整成已調整門檻電壓的步驟包括：使用上述第一補償電壓將第一門檻電壓調整成第一已調整門檻電壓。
在本發明之一實施例中，上述之資料讀取方法更包 括：建立一讀取電壓表，以記錄上述已調整門檻電壓。
在本發明之一實施例中，上述之資料讀取方法更包括：將使些實體頁面分組為多個實體頁面群，其中第一實體頁面與第二實體頁面是屬於此些實體頁面群之中的第一實體頁面群，並且上述已調整門檻電壓是對應此第一實體頁面群。
在本發明之一實施例中，上述之資料讀取方法更包括：依據上述讀取電壓表使用上述已調整門檻電壓讀取屬於此第一實體頁面群的其他實體頁面。
本發明範例實施例提出一種記憶體控制器，用於控制可複寫式非揮發性記憶體模組，其中此可複寫式非揮發性記憶體模組具有多個實體頁面。本記憶體控制器包括記憶體管理電路以及耦接至此記憶體管理電路的主機介面、記憶體介面、錯誤校正電路與讀取電壓更新電路。記憶體管理電路用以將此些實體頁面分組為多個實體頁面群，為每一實體頁面群設定對應的門檻電壓組並且分別地使用對應的此些門檻電壓組從此些實體頁面群的實體頁面中讀取資料，其中每一門檻電壓組包括多個門檻電壓。憶體介面用以耦接至此可複寫式非揮發性記憶體模組。在此，當記憶體管理電路從其中一個實體頁面群的其中一個實體頁面中讀取的資料無法藉由錯誤校正電路來校正時，讀取電壓更新電路會更新對應此實體頁面群的門檻電壓組。
在本發明之一實施例中，上述之記憶體管理電路更用以建立一讀取電壓表，以記錄此些實體頁面群所對應的門 檻電壓組。
在本發明之一實施例中，上述之記憶體管理電路使用對應此實體頁面群的門檻電壓組從此實體頁面群的另一實體頁面中獲取對應此實體頁面的未校正資料，其中此實體頁面鄰近原先讀取之實體頁面。此外，錯誤校正電路校正對應此實體頁面的未校正資料來校正來產生對應此實體頁面的已校正資料。再者，讀取電壓更新電路比對對應此實體頁面的未校正資料與已校正資料來獲得一錯誤位元資訊，依據此錯誤位元資訊來計算至少一補償電壓，並且使用所計算的補償電壓來調整對應此實體頁面群的門檻電壓組中的至少一門檻電壓。
本發明範例實施例提出一種記憶體控制器，用於控制可複寫式非揮發性記憶體模組，其中此可複寫式非揮發性記憶體模組具有依序排列的多個實體頁面。本記憶體控制器包括記憶體管理電路以及耦接至此記憶體管理電路的主機介面、記憶體介面、錯誤校正電路與讀取電壓更新電路。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。在此，記憶體管理電路用以使用至少一門檻電壓從第一實體頁面中獲取第一資料，並且判斷錯誤校正電路是否可校正此第一資料來產生對應第一實體頁面的第一已校正資料。倘若錯誤校正電路無法校正第一資料來產生對應第一實體頁面的已校正資料時，記憶體管理電路更用以從第二實體頁面中獲取第二資料，其中第二實體頁面是鄰近第一實體頁面，並且第二資料可藉由錯誤校正電路來校正而產生對 應第二實體頁面的第二已校正資料。讀取電壓更新電路用以比對第二資料與對應第二實體頁面的第二已校正資料來獲得一錯誤位元資訊，依據此錯誤位元資訊來計算至少一補償電壓，並且根據所計算的補償電壓來將門檻電壓調整成已調整門檻電壓。此外，記憶體管理電路更用以使用已調整門檻電壓從第一實體頁面獲取另一第一資料並且錯誤校正電路校正此另一第一資料以產生對應第一實體頁面的第一已校正資料。
在本發明之一實施例中，上述之讀取電壓更新電路用以找出第二資料的該些位元之中與第二已校正資料的對應位元不相同的多個錯誤位元，統計此些錯誤位元之中屬於第一錯誤位元型態的錯誤位元的數目，統計此些錯誤位元之中屬於第二錯誤位元型態的錯誤位元的數目並且將屬於第一錯誤位元型態的錯誤位元的數目與屬於第二錯誤位元型態的錯誤位元的數目作為錯誤位元資訊。
在本發明之一實施例中，上述之讀取電壓更新電路依據屬於第一錯誤位元型態的錯誤位元的數目與屬於第二錯誤位元型態的錯誤位元的數目來計算第一補償電壓。
在本發明之一實施例中，上述之讀取電壓更新電路使用第一補償電壓將第一門檻電壓調整成第一已調整門檻電壓。
在本發明之一實施例中，上述之記憶體管理電路更用以建立一讀取電壓表，以記錄上述已調整門檻電壓。
在本發明之一實施例中，上述之記憶體管理電路更用 以將此些實體頁面分組為多個實體頁面群，其中第一實體頁面與第二實體頁面屬於此些實體頁面群之中的第一實體頁面群，並且在讀取電壓表中上述已調整門檻電壓是對應此第一實體頁面群。
在本發明之一實施例中，上述之記憶體管理電路依據讀取電壓表使用上述已調整門檻電壓讀取屬於此第一實體頁面群的其他實體頁面。
本發明範例實施例提出一種記憶體儲存裝置，其包括連接器、可複寫式非揮性記憶體模組以及記憶體控制器。連接器用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個實體頁面。記憶體控制器耦接至連接器與可複寫式非揮發性記憶體模組，並且具有錯誤校正電路。記憶體控制器用以將此些實體頁面分組為多個實體頁面群，為每一實體頁面群設定對應的門檻電壓組並且分別地使用對應的門檻電壓組從此些實體頁面群的實體頁面中讀取資料，其中每一門檻電壓組包括多個門檻電壓。當記憶體控制器從此些實體頁面群之中的其中一個實體頁面群的其中一個實體頁面中讀取的資料無法藉由錯誤校正電路來校正時，記憶體控制器會更新對應此實體頁面群的門檻電壓組。
在本發明之一實施例中，上述之記憶體控制器更用以建立一讀取電壓表，以記錄此些實體頁面群所對應的門檻電壓組。
在本發明之一實施例中，上述之記憶體控制器使用對應此實體頁面群的門檻電壓組從此實體頁面群的另一實體 頁面中獲取對應此實體頁面的未校正資料，其中此實體頁面是鄰近原先所讀取之實體頁面。此外，錯誤校正電路會校正對應此未校正資料來校正來產生對應此實體頁面的已校正資料。再者，記憶體控制器比對對應此實體頁面的未校正資料與已校正資料來獲得錯誤位元資訊，依據此錯誤位元資訊來計算至少一補償電壓，並且使用所計算的補償電壓來調整對應此實體頁面群的門檻電壓組中的至少一門檻電壓。
本發明範例實施例提出一種記憶體儲存裝置，其包括連接器、可複寫式非揮性記憶體模組以及記憶體控制器。連接器用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個實體頁面。記憶體控制器耦接至連接器與可複寫式非揮發性記憶體模組，並且具有錯誤校正電路。記憶體控制器用以使用至少一門檻電壓從此些實體頁面之中的第一實體頁面中獲取第一資料，並且判斷錯誤校正電路是否可校正第一資料來產生對應第一實體頁面的第一已校正資料。倘若錯誤校正電路無法校正第一資料來產生對應第一實體頁面的已校正資料時，記憶體控制器更用以從此些實體頁面之中的第二實體頁面中獲取第二資料，其中第二實體頁面是鄰近第一實體頁面，並且第二資料可藉由錯誤校正電路來校正而產生對應第二實體頁面的第二已校正資料。此外，記憶體控制器更用以比對第二資料與對應第二實體頁面的第二已校正資料來獲得錯誤位元資訊，依據錯誤位元資訊來計算至少一補償電壓，並且根據所計算的補 償電壓來將上述門檻電壓調整成已調整門檻電壓。再者，記憶體控制器更用以使用此已調整門檻電壓從第一實體頁面獲取另一第一資料並且錯誤校正電路校正此另一第一資料以產生對應第一實體頁面的第一已校正資料。
在本發明之一實施例中，上述之記憶體控制器用以找出第二資料的位元之中與第二已校正資料的對應位元不相同的多個錯誤位元，統計此些錯誤位元之中屬於第一錯誤位元型態的錯誤位元的數目，統計此些錯誤位元之中屬於第二錯誤位元型態的錯誤位元的數目並且將屬於第一錯誤位元型態的錯誤位元的數目與屬於第二錯誤位元型態的錯誤位元的數目作為錯誤位元資訊。
在本發明之一實施例中，上述之記憶體控制器依據屬於第一錯誤位元型態的錯誤位元的數目與屬於第二錯誤位元型態的錯誤位元的數目來計算第一補償電壓。
在本發明之一實施例中，上述之記憶體控制器使用第一補償電壓將第一門檻電壓調整成第一已調整門檻電壓。
在本發明之一實施例中，上述之記憶體控制器更用以建立一讀取電壓表，以記錄上述已調整門檻電壓。
在本發明之一實施例中，上述之記憶體控制器更用以將此些實體頁面分組為多個實體頁面群，其中第一實體頁面與第二實體頁面是屬於此些實體頁面群之中的第一實體頁面群，並且在讀取電壓表中上述已調整門檻電壓是對應此第一實體頁面群。
在本發明之一實施例中，上述之記憶體控制器依據讀 取電壓表使用上述已調整門檻電壓讀取屬於此第一實體頁面群的其他實體頁面。
基於上述，本發明範例實施例的資料讀取方法、記憶體控制器與記憶體儲存裝置能夠有效地確保所讀取之資料的正確性。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在本發明範例實施例中，可複寫式非揮發性記憶體模組的實體頁面可被分組為多個實體頁面群，並且每一實體頁面群會配置有對應的門檻電壓組。並且，實體頁面群的實體頁面中的資料會使用對應的門檻電壓組來讀取。特別是，當所讀取的資料無法藉由錯誤校正電路來校正時，對應的門檻電壓組會依據從鄰近實體頁面中所獲取的錯誤位元資訊來調整。由於門檻電壓組是依據其對應之實體頁面群的特性而被調整，因此，使得所讀取之資料的正確性更能被保證。以下將詳細範例實施例，來說明本發明。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1A是根據本發明範例實施例所繪示的主機系統與 記憶體儲存裝置。
請參照圖1A，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖1B的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖1B所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖1B所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000可實質地為可與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲 存裝置1320(如圖1C所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖2是繪示圖1A所示的記憶體儲存裝置的概要方塊圖。
請參照圖2，記憶體儲存裝置100包括連接器102、記憶體控制器104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接器102是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接器102亦可以是符合電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCIExpress)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。
記憶體控制器104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控 制器104，並且用以儲存主機系統1000所寫入之資料。在本範例實施例中，可複寫式非揮發性記憶體模組106為多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組。然而，本發明不限於此，可複寫式非揮發性記憶體模組106亦可是其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖3是根據本發明範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
可複寫式非揮發性記憶體模組106包括記憶胞陣列202、字元線控制電路204、位元線控制電路206、列解碼器(column decoder)208、資料輸入/輸出緩衝器210與控制電路212。
記憶胞陣列202包括用以儲存資料的多個記憶胞(圖未示)、連接此些記憶胞的多條位元線(圖未示)、多條字元線與共用源極線(圖未示)。記憶胞是以陣列方式配置在位元線與字元線的交叉點上。當從記憶體控制器130接收到寫入指令或讀取資料時，控制電路212會控制字元線控制電路204、位元線控制電路206、列解碼器208、資料輸入/輸出緩衝器210來寫入資料至記憶體陣列202或從記憶體陣列202中讀取資料，其中字元線控制電路204用以控制施予至字元線的字元線電壓，位元線控制電路206用以控制位元線，列解碼器208依據指令中的解碼列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器210用以暫存資料。
在本範例實施例中，可複寫式非揮發性記憶體模組106為MLC NAND型快閃記憶體模組，其使用多個浮動電壓來代表多位元(bits)的資料。具體來說，記憶胞陣列202的每一記憶胞具有多個儲存狀態，並且此些儲存狀態是以多個門檻電壓來區分。
圖4是根據本發明範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的浮動電壓的統計分配圖。
請參照圖4，以4階記憶胞NAND型快閃記憶體為例，每一記憶胞中的浮動電壓可依據第一門檻電壓VA、第二門檻電壓VB與第三門檻電壓VC而區分為4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元的值為LSB，而從左側算起之第2個位元的值為MSB。因此，在第一範例實施例中，每一記憶胞可儲存2個位元資料。必須瞭解的是，圖3所繪示的浮動電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，浮動電壓與儲存狀態的對應亦可是隨著浮動電壓越大而以"11"、"10"、"01"與"00"排列。或者，浮動電壓所對應之儲存狀態亦可為對實際儲存值進行映射或反相後之值，此外，在另一範例時實例中，亦可定義從左側算起之第1個位元的值為MSB，而從左側算起之第2個位元的值為LSB。
在本範例實施例中，每一記憶胞可儲存2個位元資料，因此同一條字元線上的記憶胞會構成2個實體頁面(即，下頁面與上頁面)的儲存空間。也就是說，每一記憶胞的LSB是對應下頁面，並且每一記憶胞的MSB是對應上頁面。此外，在記憶胞陣列202中數個實體頁面會構成一個實體區塊，並且實體區塊為執行抹除運作的最小單位。亦即，每一實體區塊含有最小數目之一併被抹除之記憶胞。
記憶胞陣列202之記憶胞的資料寫入是利用注入電壓來改變記憶胞的浮動電壓，以呈現不同的儲存狀態。例如，當下頁面資料為1且上頁面資料為1時，控制電路212會控制字元線控制電路204不改變記憶胞中的浮動電壓，而將記憶胞的儲存狀態保持為"11"。當下頁面資料為1且上頁面資料為0時，字元線控制電路204會在控制電路212的控制下改變記憶胞中的浮動電壓，而將記憶胞的儲存狀態改變為"10"。當下頁面資料為0且上頁面資料為0時，字元線控制電路204會在控制電路212的控制下改變記憶胞中的浮動電壓，而將記憶胞的儲存狀態改變為"00"。並且，當下頁面資料為0且上頁面資料為1時，字元線控制電路204會在控制電路212的控制下改變記憶胞中的浮動電壓，而將記憶胞的儲存狀態改變為"01"
圖5是根據本發明第一範例實施例所繪示的針對其中一個記憶胞的讀取運作示意圖。
請參照圖5，記憶胞陣列202之記憶胞的資料讀取則 是使用門檻電壓來區分記憶胞的浮動電壓。在讀取下頁資料的運作中，字元線控制電路204會施予第二門檻電壓VB至記憶胞並且藉由記憶胞的控制閘(control gate)是否導通和對應的運算式(1)來判斷下頁資料的值：LSB=(VB)Lower_pre1 (1)
其中(VB)Lower_pre1表示透過施予第二門檻電壓VB而獲得的第1下頁驗證值。
例如，當第二門檻電壓VB小於記憶胞的浮動電壓時，記憶胞的控制閘(control gate)不會導通並輸出值'0'的第1下頁驗證值，由此LSB會被識別為0。例如，當第二門檻電壓VB大於記憶胞的浮動電壓時，記憶胞的控制閘會導通並輸出值'1'的第1下頁驗證值，由此此LSB會被識別為1。也就是說，用以呈現LSB為1的浮動電壓與用以呈現LSB為0的浮動電壓可透過第二門檻電壓VB而被區分。
在讀取上頁資料的運作中，字元線控制電路204會分別地施予第三門檻電壓VC與第一門檻電壓VA至記憶胞並且藉由記憶胞的控制閘是否導通和對應的運算式(2)來判斷上頁資料的值：MSB=((VA)Upper_pre2)xor(~(VC)Upper_pre1) (2)
其中(VC)Upper_pre1表示透過施予第三門檻電壓VC而獲得的第1上頁驗證值，並且(VA)Upper_pre2表示透過施予第一門檻電壓VA而獲得的第2上頁驗證值，其中符號”~”代表反相。此外，在本範例實施例中，當第三門檻電 壓VC小於記憶胞的浮動電壓時，記憶胞的控制閘不會導通並輸出值'0'的第1上頁驗證值((VC)Upper_pre1)，當第一門檻電壓VA小於記憶胞的浮動電壓時，記憶胞的控制閘不會導通並輸出值'0'的第2上頁驗證值((VA)Upper_pre2)。
因此，在本範例實施例中，依照運算式(2)，當第三門檻電壓VC與第一門檻電壓VA皆小於記憶胞的浮動電壓時，在第三門檻電壓VC下記憶胞的控制閘不會導通並輸出值'0'的第1上頁驗證值並且在第一門檻電壓VA下記憶胞的控制閘不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為1。
例如，當第三門檻電壓VC大於記憶胞的浮動電壓且第一門檻電壓VA小於記憶胞的浮動電壓小於記憶胞的浮動電壓時，在第三門檻電壓VC下記憶胞的控制閘會導通並輸出值'1'的第1上頁驗證值，並且在第一門檻電壓VA下記憶胞的控制閘不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為0。
例如，當第三門檻電壓VC與第一門檻電壓VA皆大於記憶胞的浮動電壓時，在第三門檻電壓VC下，記憶胞的控制閘會導通並輸出值'1'的第1上頁驗證值，並且在第一門檻電壓VA下記憶胞的控制閘會導通並輸出值'1'的第2上頁驗證值。此時，MSB會被識別為1。
必須瞭解的是，儘管本發明是以4階記憶胞NAND型快閃記憶體來作說明。然而，本發明不限於此，其他多層記憶胞NAND型快閃記憶體亦可依據上述原理進行資料 的讀取。
例如，以8階記憶胞NAND型快閃記憶體為例(如圖6所示)，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB，其中LSB對應下頁面，CSB對應中頁面，MSB對應上頁面。在此範例中，每一記憶胞中的浮動電壓可依據第一門檻電壓VA、第二門檻電壓VB、第三門檻電壓VC、第四門檻電壓VD、第五門檻電壓VE、第六門檻電壓VF與第七門檻電壓VG而區分為8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。
圖7是根據本發明範例實施例所繪示之記憶體控制器的概要方塊圖。
請參照圖7，記憶體控制器104包括記憶體管理電路702、主機介面704、記憶體介面706、錯誤校正電路708與讀取電壓更新電路710。
記憶體管理電路702用以控制記憶體控制器104的整體運作。具體來說，記憶體管理電路702具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以根據主機系統1000的指令於可複寫式非揮發性記憶體模組106中讀取、寫入或抹除資料。
在本範例實施例中，記憶體管理電路702的控制指令是以韌體型式來實作。例如，記憶體管理電路702具有微 處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行。
在本發明另一範例實施例中，記憶體管理電路702的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路702具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼段，並且當記憶體控制器104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路702的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以執行資料的讀取、寫入與抹除。此外，在本發明另一範例實施例中，記憶體管理電路702的控制指令亦可以一硬體型式來實作。
主機介面704是耦接至記憶體管理電路702並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面704來傳送至記憶體管理電路702。在本範例實施例中，主機介面704是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面704亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、MS標準、MMC標準、CF標準、IDE標準或其他 適合的資料傳輸標準。
記憶體介面706是耦接至記憶體管理電路702並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面706轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
錯誤校正電路708是耦接至記憶體管理電路702並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路702從主機系統1000中接收到寫入指令時，錯誤校正電路708會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code)，並且記憶體管理電路702會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路702從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤校正電路708會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
讀取電壓更新電路710是耦接至記憶體管理電路702並且用以調整記憶體管理電路702從可複寫式非揮發性記憶體模組106時所採用的門檻電壓組。調整門檻電壓組的方法將配合圖式，詳細描述如后。
在本發明一範例實施例中，記憶體控制器104還包括緩衝記憶體752。緩衝記憶體752是耦接至記憶體管理電 路702並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
在本發明一範例實施例中，記憶體控制器104還包括電源管理電路754。電源管理電路754是耦接至記憶體管理電路702並且用以控制記憶體儲存裝置100的電源。
圖8是根據本發明範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖8，記憶體管理電路702會將可複寫式非揮發性記憶體模組106的實體頁面分組成實體頁面群400(0)~400(N)。在本範例實施例中，記憶體管理電路702是將屬於同一個實體區塊的實體頁面分組成一個實體頁面群。也就是說，在本範例實施中，一個實體頁面群內的實體頁面正好為一個實體區塊的實體頁面。然而，本發明不限於此，在本發明另一範例實施例中，記憶體管理電路702亦可將屬於同一個區塊面(plane)的實體頁面分組成一個實體頁面群或者將每一個實體頁面視為單一實體頁面群。
在本範例實施例中，記憶體管理電路702會為每一實體頁面群配置獨立的門檻電壓組。例如，以可複寫式非揮性記憶體模組106為4階記憶胞NAND型記憶體模組的例子中，每一門檻電壓組包括第一門檻電壓VA、第二門檻電壓VB與第三門檻電壓VC。並且，記憶體管理電路702會採用對應的門檻電壓組來讀取儲存於對應的實體頁面群的實體頁面中的資料。
例如，記憶體管理電路702會建立讀取電壓表以記錄 對應每一實體頁面群的門檻電壓組。並且，每當欲從實體頁面中讀取資料時，記憶體管理電路702會從讀取電壓表中識別對應的門檻電壓組並且採用所識別的門檻電壓組來讀取資料。
也就是說，當欲從屬於實體頁面群400(0)的實體頁面中讀取資料時，記憶體管理電路702會採用對應實體頁面群400(0)的第一門檻電壓VA、第二門檻電壓VB與第三門檻電壓VC來讀取資料，而當欲從屬於實體頁面群400(N)的實體頁面中讀取資料時，記憶體管理電路702會採用對應實體頁面群400(N)的第一門檻電壓VA、第二門檻電壓VB與第三門檻電壓VC來讀取資料。
特別是，在本範例實施例中，當錯誤校正電路708無法校正記憶體管理電路702從一實體頁面中所讀取的資料時，記憶體管理電路702會從同一個實體頁面群的其他實體頁面中讀取可被錯誤校正電路708校正的資料，並且讀取電壓更新電路710會依據可被校正的資料來獲取錯誤位元資訊以調整對應的門檻電壓組。
圖9是根據本發明範例實施例所繪示讀取資料的範例。
請參照圖9，倘若記憶體管理電路702欲從屬於第一實體頁面群(例如，實體頁面群400(0))的第一實體頁面(例如，實體頁面400(0)-3)讀取資料時，如圖9中的符號(1)所示的步驟，記憶體管理電路702會採用對應實體頁面群400(0)的門檻電壓組來從第一實體頁面中讀取未校正資料 (亦稱為第一資料)。例如，倘若第一實體頁面為下頁面時，記憶體管理電路702會採用對應實體頁面群400(0)的第二門檻電壓VB來識別此實體頁面中每一位元的值。例如，倘若第一實體頁面為上頁面時，記憶體管理電路702會採用對應實體頁面群400(0)的第一門檻電壓VA與第三門檻電壓VC來識別此實體頁面中每一位元的值。
在完成資料的讀取後，錯誤校正電路708會依據對應所讀取之未校正資料的錯誤檢查與校正碼來進行錯誤校正程序，並且記憶體管理電路702會判斷所讀取的未校正資料是否可被校正而產生已校正資料。倘若所讀取的未校正資料無法被校正時，記憶體管理電路702會從以第一實體頁面為中心擴散，從鄰近的其他實體頁面中讀取資料，直到所讀取的資料能夠被錯誤校正電路708校正為止。
例如，如圖9中符號(2)所示的步驟，記憶體管理電路702先從實體頁面400(0)-4中讀取未校正資料。倘若從實體頁面400(0)-4中讀取的未校正資料仍無法被校正時，如圖9中符號(3)所示的步驟，記憶體管理電路702會再從實體頁面400(0)-2中讀取未校正資料。倘若從實體頁面400(0)-2中所讀取之未校正資料仍無法被校正時，如圖9中符號(3)所示的步驟，記憶體管理電路702會再從實體頁面400(0)-5中讀取未校正資料，以此類推。最後，倘若從第二實體頁面(例如，實體頁面400(0)-5)中所讀取之未校正資料(亦稱為第二資料)可被校正而產生對應第二實體頁面的已校正資料時，記憶體管理電路702會將對應第二實體 頁面的未校正資料與已校正資料傳送給讀取電壓更新電路710。
之後，讀取電壓更新電路710會依據對應第二實體頁面的未校正資料與已校正資料來產生補償電壓並且將對應第二實體頁面的門檻電壓更新成已調整門檻電壓。
具體來說，讀取電壓更新電路710會依序地比對對應第二實體頁面的未校正資料與已校正資料的每一位元並且識別其中的錯誤位元。在此所謂錯誤位元是指一個應為某一狀態的位元並誤判為屬於另一狀態。並且，讀取電壓更新電路710會統計此些錯誤位元的錯誤位元類型作為錯誤位元資訊並且依據錯誤位元資訊來產生補償電壓以調整門檻電壓。
圖10是根據本發明範例實施例所繪示之統計錯誤位元的錯誤類型的示意圖。
請參照圖10，以4階記憶胞NAND型快閃記憶體為例，第一位元資訊讀取電壓VA是用以區別儲存狀態"11"與儲存狀態"10"，第二門檻電壓VB是用以區別儲存狀態"10"與儲存狀態"00"並且第三門檻電壓VC是用以區別儲存狀態"00"與儲存狀態"01"。在此，門檻電壓左邊的狀態稱為第一儲存狀態，而門檻電壓右邊的狀態稱為第二儲存狀態。
特別是，讀取電壓更新電路710會為每一門檻電壓，統計應為第一儲存狀態而被誤判為第二儲存狀態的記憶胞位(即，第一錯誤位元類型)的數目，並且統計應為第二儲 存狀態而被誤判為第一儲存狀態的記憶胞(即，第二錯誤位元類型)的數目。
如圖10所示，區塊1002表示應為儲存狀態"10"而被誤判為儲存狀態"11"的記憶胞，區塊1004表示應為儲存狀態"11"而被誤判為儲存狀態"10"的記憶胞。特別是，讀取電壓更新電路710會根據所識別的錯誤位元之中對應區塊1002的錯誤位元的數目以及對應區塊1004的錯誤位元的數目來產生對應第一門檻電壓VA的補償電壓。並且，讀取電壓更新電路710會將第一門檻電壓加上所計算的補償電壓而成為新的第一門檻電壓VA(即，已調整門檻電壓)。
例如，讀取電壓更新電路710是使用以下算式(3)來計算補償電壓：
其中x代表補償電壓，g代表常數，error2代表應為第二儲存狀態而被誤判為第一儲存狀態的記憶胞的數目，error1代表應為第一儲存狀態而被誤判為第二儲存狀態的記憶胞位的數目。
類似地，讀取電壓更新電路710會根據所識別的錯誤位元之中對應區塊1006的錯誤位元的數目以及對應區塊1008的錯誤位元的數目來產生對應第二門檻電壓的補償電壓VB。並且，讀取電壓更新電路710會將第二門檻電壓VB加上所計算的補償電壓而成為新的第二門檻電壓VB。
同樣的，讀取電壓更新電路710會根據所識別的錯誤 位元之中對應區塊1010的錯誤位元的數目以及對應區塊1012的錯誤位元的數目來產生對應第三門檻電壓的補償電壓VC。並且，讀取電壓更新電路710會將第三門檻電壓VC加上所計算的補償電壓而成為新的第三門檻電壓VC。
然後，記憶體管理電路702會採用更新後的門檻電壓(即，已調整門檻電壓)再次從第一實體頁面中讀取資料(如圖9所示的(5))並且錯誤校正電路708會校正此資料而獲取對應第一實體頁面的已校正資料。
具體來說，由於鄰近的實體頁面具有類似的物理特性，因此當某一實體頁面所讀取的資料無法被校正時，藉由分析其鄰近實體頁面的錯誤位元資訊，來調整門檻電壓，將可更正確地讀取資料。
圖11是根據本發明範例實施例所繪示的資料讀取方法的流程圖。
請參照圖11，在步驟S1101中，記憶體管理電路702會根據讀取電壓表中對應的門檻電壓組來從一個目標實體頁面中讀取未校正資料。並且在步驟S1103中，記憶體管理電路702會判斷此未校正資料是否可由錯誤校正電路708來校正而產生對應此實體頁面的已校正資料。
倘若未校正資料可被校正時，在步驟S1105中，記憶體管理電路702會輸出已校正資料。
倘若未校正資料無法被校正時，在步驟S1107中，記憶體管理電路702會於鄰近的實體頁面中讀取未校正資 料。如何選擇鄰近的實體頁面來讀取資料，已描述如上，在此不再重複描述。
之後，在步驟S1109中會判斷所讀取之未校正資料是否可被錯誤校正電路708校正。倘若所讀取之未校正資料無法被校正時，步驟S1107會再次被執行。
倘若所讀取之未校正資料可被校正時，在步驟S1111中，讀取電壓更新電路710會比對此對應的未校正資料與已校正資料，並且獲取錯誤位元資訊。
之後，在步驟S1113中，讀取電壓更新電路710會依據所產生的錯誤位元資訊計算補償電壓，並且依據所計算的補償電壓來調整資料位元讀取電壓。
然後，在步驟S1115中，記憶體管理電路7002會依據已調整資料位元讀取電壓更新讀取電壓表中對應的資料位元讀取電壓組。
接著，步驟S1101會被執行，以嘗試再次從目標實體頁面中讀取資料。
例如，在本發明一範例實施例中，記憶體管理電路7002會依據不斷調整的資料位元讀取電壓組嘗試重新讀取目標實體頁面中之資料，並且在讀取一預定次數後能無法獲取對應此目標實體頁面的已校正資料時，輸出錯誤訊息。
綜上所述，本發明範例實施例的資料讀取方法及使用此方法的記憶體儲存裝置與記憶體控制器能夠依據更適當的資料位元讀取電壓來更正確地讀取資料。此外，當錯誤 校正電路無法將未校正資料成功地校正時，藉由依據從其鄰近實體頁面所獲取的錯誤位元資訊來調整資料位元讀取電壓，將能夠獲取對應的已校正資料，由此提升資料儲存的穩定度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接器
104‧‧‧記憶體控制器
106‧‧‧可複寫式非揮發性記憶體模組
202‧‧‧記憶胞陣列
204‧‧‧字元線控制電路
206‧‧‧位元線控制電路
208‧‧‧列解碼器
210‧‧‧資料輸入/輸出緩衝器
212‧‧‧控制電路
VA‧‧‧第一門檻電壓
VB‧‧‧第二門檻電壓
VC‧‧‧第三門檻電壓
VD‧‧‧第四門檻電壓
VE‧‧‧第五門檻電壓
VF‧‧‧第六門檻電壓
VG‧‧‧第七門檻電壓
702‧‧‧記憶體管理電路
704‧‧‧主機介面
706‧‧‧記憶體介面
708‧‧‧錯誤校正電路
710‧‧‧讀取電壓更新電路
752‧‧‧緩衝記憶體
754‧‧‧電源管理電路
410(0)~410(N)‧‧‧實體頁面群
400(0)-0~400(0)~K‧‧‧實體頁面
1002、1004、1006、1008、1010、1012‧‧‧區塊
S1101、S1103、S1105、S1107、S1109、S1111、S1113、S1115‧‧‧資料讀取的步驟
圖1A是根據本發明範例實施例所繪示的主機系統與記憶體儲存裝置。
圖1B是根據本發明範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖1C是根據本發明另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖2是繪示圖1A所示的記憶體儲存裝置的概要方塊圖。
圖3是根據本發明範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖4是根據本發明範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的浮動電壓的統計分配圖。
圖5是根據本發明第一範例實施例所繪示的針對其中一個記憶胞的讀取運作示意圖。
圖6是根據本發明另一範例實施例所繪示之8層記憶胞的讀取運作示意圖。
圖7是根據本發明範例實施例所繪示之記憶體控制器的概要方塊圖。
圖8是根據本發明範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
圖9是根據本發明範例實施例所繪示讀取資料的範例。
圖10是根據本發明範例實施例所繪示之統計錯誤位元的錯誤類型的示意圖。
圖11是根據本發明範例實施例所繪示的資料讀取方法的流程圖。
S1101、S1103、S1105、S1107、S1109、S1111、S1113、S1115‧‧‧資料讀取的步驟

Claims (30)

  1. 一種資料讀取方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個實體頁面，該資料讀取方法包括：將該些實體頁面分組為多個實體頁面群；為每一該些實體頁面群設定一門檻電壓組，其中每一該些門檻電壓組包括多個門檻電壓；分別地使用對應的該些門檻電壓組從該些實體頁面群的該些實體頁面中讀取資料；以及當從該些實體頁面群之中的其中一個實體頁面群的其中一個實體頁面中讀取的資料無法藉由一錯誤校正電路來校正時，更新對應該其中一個實體頁面群的該門檻電壓組。
  2. 如申請專利範圍第1項所述之資料讀取方法，更包括：建立一讀取電壓表，以記錄該些實體頁面群所對應的該些門檻電壓組。
  3. 如申請專利範圍第1項所述之資料讀取方法，其中更新對應該其中一個實體頁面群的該門檻電壓組的步驟包括：使用對應該其中一個實體頁面群的該門檻電壓組從該其中一個實體頁面群的另一實體頁面中獲取對應該另一實體頁面的一未校正資料，其中該另一實體頁面鄰近該其中一個實體頁面，並且對應該另一實體頁面的該未校正資 料可藉由該錯誤校正電路來校正而產生對應該另一實體頁面的一已校正資料；藉由比對對應該另一實體頁面的該未校正資料與該已校正資料來獲得一錯誤位元資訊；依據該錯誤位元資訊來計算至少一補償電壓；以及藉由該至少一補償電壓來調整對應該其中一個實體頁面群的該門檻電壓組中的至少一門檻電壓。
  4. 一種資料讀取方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有依序排列的多個實體頁面，該資料讀取方法包括：使用至少一門檻電壓從該些實體頁面之中的一第一實體頁面中獲取一第一資料；判斷該第一資料是否可藉由一錯誤校正電路來校正而產生對應該第一實體頁面的一第一已校正資料；倘若該第一資料無法藉由該錯誤校正電路來校正而產生對應該第一實體頁面的該已校正資料時，從該些實體頁面之中的一第二實體頁面中獲取一第二資料，其中該第二實體頁面鄰近該第一實體頁面，並且該第二資料可藉由該錯誤校正電路來校正而產生對應該第二實體頁面的一第二已校正資料；藉由比對該第二資料與對應該第二實體頁面的該第二已校正資料來獲得一錯誤位元資訊；依據該錯誤位元資訊來計算至少一補償電壓；藉由該至少一補償電壓來將該至少一門檻電壓調整 成至少一已調整門檻電壓；以及使用該至少一已調整門檻電壓從該第一實體頁面獲取一另一第一資料並且藉由該錯誤校正電路來校正該另一第一資料以產生對應該第一實體頁面的該第一已校正資料。
  5. 如申請專利範圍第4項所述之資料讀取方法，其中該第二資料具有多個位元，並且每一該些位元對應該可複寫式非揮發性記憶體模組的多個儲存狀態的其中之一，其中該些儲存狀態包括一第一儲存狀態與一第二儲存狀態並且該至少一門檻電壓之中的一第一門檻電壓用以區分該第一儲存狀態與該二儲存狀態，其中藉由比對該第二資料與對應該第二實體頁面的該第二已校正資料來獲得該錯誤位元資訊的步驟包括：找出該第二資料的該些位元之中與該第二已校正資料的對應位元不相同的多個錯誤位元；統計該些錯誤位元之中屬於一第一錯誤位元型態的錯誤位元的數目，其中屬於該第一錯誤位元型態的錯誤位元是應對應該第一儲存狀態但被誤認為對應該第二儲存狀態的位元；統計該些錯誤位元之中屬於一第二錯誤位元型態的錯誤位元的數目，其中屬於該第二錯誤位元型態的錯誤位元是應對應該第二儲存狀態但被誤認為對應該第一儲存狀態的位元；以及將屬於該第一錯誤位元型態的錯誤位元的數目與屬 於該第二錯誤位元型態的錯誤位元的數目作為該錯誤位元資訊。
  6. 如申請專利範圍第5項所述之資料讀取方法，其中依據該錯誤位元資訊計算該至少一補償電壓的步驟包括：依據屬於該第一錯誤位元型態的錯誤位元的數目與屬於該第二錯誤位元型態的錯誤位元的數目來計算該至少一補償電壓之中的一第一補償電壓。
  7. 如申請專利範圍第6項所述之資料讀取方法，其中藉由該至少一補償電壓來將該至少一門檻電壓調整成該至少一已調整門檻電壓的步驟包括：使用該第一補償電壓將該第一門檻電壓調整成該至少一已調整門檻電壓之中的一第一已調整門檻電壓。
  8. 如申請專利範圍第4項所述之資料讀取方法，更包括：建立一讀取電壓表，以記錄該至少一已調整門檻電壓。
  9. 如申請專利範圍第8項所述之資料讀取方法，更包括：將該些實體頁面分組為多個實體頁面群，其中該第一實體頁面與該第二實體頁面屬於該些實體頁面群之中的一第一實體頁面群，並且該至少一已調整門檻電壓是對應該第一實體頁面群。
  10. 如申請專利範圍第9項所述之資料讀取方法，更包括： 依據該讀取電壓表使用該至少一已調整門檻電壓讀取屬於該第一實體頁面群的其他實體頁面。
  11. 一種記憶體控制器，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個實體頁面，該記憶體控制器包括：一記憶體管理電路，用以將該些實體頁面分組為多個實體頁面群，為每一該些實體頁面群設定一門檻電壓組並且分別地使用對應的該些門檻電壓組從該些實體頁面群的該些實體頁面中讀取資料，其中每一該些門檻電壓組包括多個門檻電壓；一主機介面，耦接該記憶體管理電路；一記憶體介面，耦接該記憶體管理電路，並且用以耦接至該可複寫式非揮發性記憶體模組；一錯誤校正電路，耦接該記憶體管理電路；以及一讀取電壓更新電路，耦接至該記憶體管理電路，其中當該記憶體管理電路從該些實體頁面群之中的其中一個實體頁面群的其中一個實體頁面中讀取的資料無法藉由該錯誤校正電路來校正時，該讀取電壓更新電路會更新對應該其中一個實體頁面群的該門檻電壓組。
  12. 如申請專利範圍第11項所述之記憶體控制器，其中該記憶體管理電路更用以建立一讀取電壓表，以記錄該些實體頁面群所對應的該些門檻電壓組。
  13. 如申請專利範圍第11項所述之記憶體控制器，其中該記憶體管理電路使用對應該其中一個實體頁面群的該 門檻電壓組從該其中一個實體頁面群的另一實體頁面中獲取對應該另一實體頁面的一未校正資料，其中該另一實體頁面鄰近該其中一個實體頁面，其中該錯誤校正電路校正對應該另一實體頁面的該未校正資料來校正來產生對應該另一實體頁面的一已校正資料，其中該讀取電壓更新電路比對對應該另一實體頁面的該未校正資料與該已校正資料來獲得一錯誤位元資訊，其中該讀取電壓更新電路依據該錯誤位元資訊來計算至少一補償電壓，其中該讀取電壓更新電路使用該至少一補償電壓來調整對應該其中一個實體頁面群的該門檻電壓組中的至少一門檻電壓。
  14. 一種記憶體控制器，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有依序排列的多個實體頁面，該記憶體控制器包括：一記憶體管理電路；一主機介面，耦接該記憶體管理電路；一記憶體介面，耦接該記憶體管理電路，並且用以耦接至該可複寫式非揮發性記憶體模組；一錯誤校正電路，耦接該記憶體管理電路；以及一讀取電壓更新電路，耦接至該記憶體管理電路，其中該記憶體管理電路用以使用至少一門檻電壓從該些實體頁面之中的一第一實體頁面中獲取一第一資料， 並且判斷該錯誤校正電路是否可校正該第一資料來產生對應該第一實體頁面的一第一已校正資料，其中倘若該錯誤校正電路無法校正該第一資料來產生對應該第一實體頁面的該已校正資料時，該記憶體管理電路更用以從該些實體頁面之中的一第二實體頁面中獲取一第二資料，其中該第二實體頁面鄰近該第一實體頁面，並且該第二資料可藉由該錯誤校正電路來校正而產生對應該第二實體頁面的一第二已校正資料，其中該讀取電壓更新電路用以比對該第二資料與對應該第二實體頁面的該第二已校正資料來獲得一錯誤位元資訊，並且依據該錯誤位元資訊來計算至少一補償電壓，其中該讀取電壓更新電路更用以根據該至少一補償電壓來將該至少一門檻電壓調整成至少一已調整門檻電壓，其中該記憶體管理電路更用以使用該至少一已調整門檻電壓從該第一實體頁面獲取一另一第一資料並且該錯誤校正電路校正該另一第一資料以產生對應該第一實體頁面的該第一已校正資料。
  15. 如申請專利範圍第14項所述之記憶體控制器，其中該第二資料具有多個位元，並且每一該些位元對應該可複寫式非揮發性記憶體模組的多個儲存狀態的其中之一，其中該些儲存狀態包括一第一儲存狀態與一第二儲存狀態並且該至少一門檻電壓之中的一第一門檻電壓用以區分該第一儲存狀態與該二儲存狀態， 其中該讀取電壓更新電路用以找出該第二資料的該些位元之中與該第二已校正資料的對應位元不相同的多個錯誤位元，統計該些錯誤位元之中屬於一第一錯誤位元型態的錯誤位元的數目，統計該些錯誤位元之中屬於一第二錯誤位元型態的錯誤位元的數目並且將屬於該第一錯誤位元型態的錯誤位元的數目與屬於該第二錯誤位元型態的錯誤位元的數目作為該錯誤位元資訊，其中屬於該第一錯誤位元型態的錯誤位元是應對應該第一儲存狀態但被誤認為對應該第二儲存狀態的位元，其中屬於該第二錯誤位元型態的錯誤位元是應對應該第二儲存狀態但被誤認為對應該第一儲存狀態的位元。
  16. 如申請專利範圍第15項所述之記憶體控制器，其中該讀取電壓更新電路依據屬於該第一錯誤位元型態的錯誤位元的數目與屬於該第二錯誤位元型態的錯誤位元的數目來計算該至少一補償電壓之中的一第一補償電壓。
  17. 如申請專利範圍第16項所述之記憶體控制器，其中該讀取電壓更新電路使用該第一補償電壓將該第一門檻電壓調整成該至少一已調整門檻電壓之中的一第一已調整門檻電壓。
  18. 如申請專利範圍第14項所述之記憶體控制器，其中該記憶體管理電路更用以建立一讀取電壓表，以記錄該至少一已調整門檻電壓。
  19. 如申請專利範圍第18項所述之記憶體控制器，其中該記憶體管理電路更用以將該些實體頁面分組為多個實 體頁面群，其中該第一實體頁面與該第二實體頁面屬於該些實體頁面群之中的一第一實體頁面群，並且在該讀取電壓表中該至少一已調整門檻電壓是對應該第一實體頁面群。
  20. 如申請專利範圍第19項所述之記憶體控制器，其中該記憶體管理電路依據該讀取電壓表使用該至少一已調整門檻電壓讀取屬於該第一實體頁面群的其他實體頁面。
  21. 一種記憶體儲存裝置，包括：一連接器，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，具有多個實體頁面；以及一記憶體控制器，耦接至該連接器與該可複寫式非揮發性記憶體模組並且具有一錯誤校正電路，其中該記憶體控制器用以將該些實體頁面分組為多個實體頁面群，為每一該些實體頁面群設定一門檻電壓組並且分別地使用對應的該些門檻電壓組從該些實體頁面群的該些實體頁面中讀取資料，其中每一該些門檻電壓組包括多個門檻電壓；其中當該記憶體控制器從該些實體頁面群之中的其中一個實體頁面群的其中一個實體頁面中讀取的資料無法藉由該錯誤校正電路來校正時，該記憶體控制器會更新對應該其中一個實體頁面群的該門檻電壓組。
  22. 如申請專利範圍第21項所述之記憶體儲存裝置，其中該記憶體控制器更用以建立一讀取電壓表，以記 錄該些實體頁面群所對應的該些門檻電壓組。
  23. 如申請專利範圍第21項所述之記憶體儲存裝置，其中該記憶體控制器使用對應該其中一個實體頁面群的該門檻電壓組從該其中一個實體頁面群的另一實體頁面中獲取對應該另一實體頁面的一未校正資料，其中該另一實體頁面鄰近該其中一個實體頁面，其中該錯誤校正電路校正對應該另一實體頁面的該未校正資料來校正來產生對應該另一實體頁面的一已校正資料，其中該記憶體控制器比對對應該另一實體頁面的該未校正資料與該已校正資料來獲得一錯誤位元資訊，依據該錯誤位元資訊來計算至少一補償電壓，並且使用該至少一補償電壓來調整對應該其中一個實體頁面群的該門檻電壓組中的至少一門檻電壓。
  24. 一種記憶體儲存裝置，包括：一連接器，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，具有依序排列的多個實體頁面；以及一記憶體控制器，耦接至該連接器與該可複寫式非揮發性記憶體模組並且具有一錯誤校正電路，其中該記憶體控制器用以使用至少一門檻電壓從該些實體頁面之中的一第一實體頁面中獲取一第一資料，並且判斷該錯誤校正電路是否可校正該第一資料來產生對應該第一實體頁面的一第一已校正資料， 其中倘若該錯誤校正電路無法校正該第一資料來產生對應該第一實體頁面的該已校正資料時，該記憶體控制器更用以從該些實體頁面之中的一第二實體頁面中獲取一第二資料，其中該第二實體頁面鄰近該第一實體頁面，並且該第二資料可藉由該錯誤校正電路來校正而產生對應該第二實體頁面的一第二已校正資料，其中該記憶體控制器更用以比對該第二資料與對應該第二實體頁面的該第二已校正資料來獲得一錯誤位元資訊，依據該錯誤位元資訊來計算至少一補償電壓，並且根據該至少一補償電壓來將該至少一門檻電壓調整成至少一已調整門檻電壓，其中該記憶體控制器更用以使用該至少一已調整門檻電壓從該第一實體頁面獲取一另一第一資料並且該錯誤校正電路校正該另一第一資料以產生對應該第一實體頁面的該第一已校正資料。
  25. 如申請專利範圍第24項所述之記憶體儲存裝置，其中該第二資料具有多個位元，並且每一該些位元對應該可複寫式非揮發性記憶體模組的多個儲存狀態的其中之一，其中該些儲存狀態包括一第一儲存狀態與一第二儲存狀態並且該至少一門檻電壓之中的一第一門檻電壓用以區分該第一儲存狀態與該二儲存狀態，其中該記憶體控制器用以找出該第二資料的該些位元之中與該第二已校正資料的對應位元不相同的多個錯誤 位元，統計該些錯誤位元之中屬於一第一錯誤位元型態的錯誤位元的數目，統計該些錯誤位元之中屬於一第二錯誤位元型態的錯誤位元的數目並且將屬於該第一錯誤位元型態的錯誤位元的數目與屬於該第二錯誤位元型態的錯誤位元的數目作為該錯誤位元資訊，其中屬於該第一錯誤位元型態的錯誤位元是應對應該第一儲存狀態但被誤認為對應該第二儲存狀態的位元，其中屬於該第二錯誤位元型態的錯誤位元是應對應該第二儲存狀態但被誤認為對應該第一儲存狀態的位元。
  26. 如申請專利範圍第25項所述之記憶體儲存裝置，其中該記憶體控制器依據屬於該第一錯誤位元型態的錯誤位元的數目與屬於該第二錯誤位元型態的錯誤位元的數目來計算該至少一補償電壓之中的一第一補償電壓。
  27. 如申請專利範圍第26項所述之記憶體儲存裝置，其中該記憶體控制器使用該第一補償電壓將該第一門檻電壓調整成該至少一已調整門檻電壓之中的一第一已調整門檻電壓。
  28. 如申請專利範圍第24項所述之記憶體儲存裝置，其中該記憶體控制器更用以建立一讀取電壓表，以記錄該至少一已調整門檻電壓。
  29. 如申請專利範圍第28項所述之記憶體儲存裝置，其中該記憶體控制器更用以將該些實體頁面分組為多個實體頁面群，其中該第一實體頁面與該第二實體頁面屬於該些實 體頁面群之中的一第一實體頁面群，並且在該讀取電壓表中該至少一已調整門檻電壓是對應該其第一實體頁面群。
  30. 如申請專利範圍第29項所述之記憶體儲存裝置，其中該記憶體控制器依據該讀取電壓表使用該至少一已調整門檻電壓讀取屬於該第一實體頁面群的其他實體頁面。
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