TWI445129B - Semiconductor device and manufacturing method thereof - Google Patents

Description

半導體裝置及其製造方法

本發明係關於一種半導體裝置及其製造技術，尤其係關於一種有效地適用於具有埋入佈線之半導體裝置及其製造方法之技術。

於半導體裝置之元件之間，例如藉由多層佈線構造進行連線而構成電路。伴隨半導體裝置之微細化，對於佈線構造而言，現正在開發埋入式佈線構造。埋入式佈線構造例如係以下述方式形成：於如形成於絕緣膜中之佈線槽或孔等佈線開口部內，藉由鑲嵌(Damascene)技術(單鑲嵌(Single－Damascene)技術及雙鑲嵌(Dual－Damascene)技術)來埋入佈線材料。

於日本專利特開2005－136152號公報(專利文獻1)中，揭示有於下述三種絕緣膜之三層構造中形成鑲嵌銅佈線之技術，上述三種絕緣膜係指由氮化矽膜、氮氧化矽膜、碳化矽膜或者碳氮化矽膜構成之絕緣膜；此絕緣膜上之由有機聚合物系低介電常數絕緣材料構成之絕緣膜；以及此絕緣膜上之由氮化矽膜、碳化矽膜或者碳氮化矽膜構成之絕緣膜。

於日本專利特開2005－223021號公報(專利文獻2)中，揭示了對形成鑲嵌銅佈線之SiOC膜之碳組成進行控制之技術。

[專利文獻1] 日本專利特開2005－136152號公報[專利文獻2]日本專利特開2005－223021號公報

根據本發明人之研究，瞭解到下述內容。

於半導體基板之主面上形成如MISFET(Metal Insulation Semiconductor Field Effect Transistor，金屬絕緣半導體場效應電晶體)之半導體元件之後，於半導體基板之主面上形成層間絕緣膜。近年來，伴隨半導體裝置之微細化，MISFET之閘極電極間之間隔變窄，因此，較理想的是使用埋入至閘極電極間等之埋入性良好之絕緣膜作為上述層間絕緣膜。

對於利用電漿CVD(Chemical Vapor Deposition，化學氣相沈積)法形成之絕緣膜，其埋入性低，有可能無法完全地填埋狹窄之閘極電極間之間隙而會產生空隙，與此相對，如O₃ －TEOS氧化膜般利用熱CVD法形成之絕緣膜、或如SOG(Spin－On Glass，旋塗玻璃)膜般利用塗佈法形成之絕緣膜，其埋入至閘極電極間之間隙等之埋入性良好。

然而，此種埋入性優良之絕緣膜與利用電漿CVD法形成之絕緣膜相比，吸濕性變高(容易吸收水分)，因此，水分含量於成膜之階段容易變高。

因此可知：於埋入性優良但水分含量容易變高之層間絕緣膜中形成接觸孔並埋入插塞之後，若於此層間絕緣膜之 上層進一步形成絕緣膜，並利用鑲嵌技術來形成佈線，則由於上述層間絕緣膜之水分含量高，因而佈線之可靠性有可能會下降。即，根據本發明人之研究可知，當於水分含量容易變多之層間絕緣膜上形成耐濕性低之絕緣膜時，其界面變為弱電性，即使銅佈線中之銅(Cu)不擴散，亦容易經由該界面而發生介質擊穿。

本發明之目的在於提供一種可提高半導體裝置之可靠性之技術。

本發明之上述及其他目的與新穎特徵由本說明書之記述及附圖當可明瞭。

簡單說明本申請案所揭示之發明中具代表性者之概要如下。

本發明包括：第1絕緣膜，其形成於半導體基板之形成有半導體元件之主面上，且具有接觸孔及埋入於該接觸孔之插塞；自下方依序形成於上述第1絕緣膜上之第2、第3及第4絕緣膜；及第1佈線，其埋入於形成於上述第2、第3及第4絕緣膜之佈線開口部；且上述第2絕緣膜係Si原子數密度大於上述第1絕緣膜之膜。

又，本發明包括：第1絕緣膜，其形成於半導體基板之形成有半導體元件之主面上，且具有接觸孔及埋入於該接觸孔之插塞；自下方依序形成於上述第1絕緣膜上之第2、第3及第4絕緣膜；以及第1佈線，其埋入形成於上述第2、第3及第4絕緣膜之佈線開口部；且利用電漿CVD法來形成 上述第2絕緣膜，利用塗佈法或者熱CVD法來形成上述第1絕緣膜。

又，本發明係於半導體基板之形成有半導體元件之主面上形成第1絕緣膜，於上述第1絕緣膜中形成接觸孔並將插塞埋入於該接觸孔內，於埋入有上述插塞之上述第1絕緣膜上形成Si原子數密度大於上述第1絕緣膜之第2絕緣膜，於上述第2絕緣膜上依序形成第3及第4絕緣膜。其後，將上述第3絕緣膜作為蝕刻阻止層來對上述第4絕緣膜進行蝕刻後，對上述第3及第2絕緣膜進行蝕刻，於上述第2、第3及第4絕緣膜中形成佈線開口部，於上述佈線開口部內形成第1佈線。

又，本發明係利用塗佈法或者熱CVD法，於半導體基板之形成有半導體元件之主面上形成第1絕緣膜，於上述第1絕緣膜中形成接觸孔並將插塞埋入於該接觸孔，利用電漿CVD法，於埋入有上述插塞之上述第1絕緣膜上形成第2絕緣膜，於上述第2絕緣膜上依序形成第3及第4絕緣膜。其後，將上述第3絕緣膜作為蝕刻阻止層來對上述第4絕緣膜進行蝕刻後，對上述第3及第2絕緣膜進行蝕刻，於上述第2、第3及第4絕緣膜中形成佈線開口部，於上述佈線開口部內形成第1佈線。

簡單說明本申請案所揭示之發明中由具代表性者所獲得之效果如下。

本發明可提高半導體裝置之可靠性。

為方便起見且有必要時，將以下之實施形態分割成複數個部分或者複數個實施形態來進行說明，但除特別說明之情形以外，上述複數個部分或者複數個實施形態並非彼此無關，而具有其中一個部分或實施方式為另一個部分或實施方式之一部分或者全部之變形例、詳細說明、補充說明等之關係。又，於以下之實施形態中，當涉及要素之數等(包括個數、數值、量、範圍等)時，除特別說明之情形及理論上明確限定為特定之數之情形等以外，不限定於該特定之數，可為特定數以上，亦可為特定數以下。當然，於以下之實施形態中，除特別說明之情形及理論上明確認為係必須之情形等以外，以下實施形態之構成要素(亦包括要素步驟等)不一定為必須。同樣，於以下之實施形態中，當涉及構成要素等之形狀、位置關係等時，除特別說明之情形及理論上明確認為並非如此之情形等以外，亦包含實質上近似或者類似於該形狀等之形狀等。此事項對於上述數值及範圍而言亦相同。

以下，根據圖式對本發明之實施形態進行詳細說明。再者，於用以說明實施形態之所有圖中，對具有相同功能之構件標註相同符號，並省略其重複說明。又，於以下實施形態中，除有特別必要時以外，原則上不對相同或者同樣之部分進行重複說明。

又，於實施形態所使用之圖式中，即使剖面圖，有時亦會為使圖式易懂而省略影線。又，即使平面圖，有時亦會 為使圖式易懂而標註影線。

(實施形態1)參照圖式，對本實施形態之半導體裝置及其製造步驟進行說明。圖1~圖14係作為本發明之一實施形態之半導體裝置、例如具有MISFET(Metal Insulator Semiconductor Field Effect Transistor)之半導體裝置之製造步驟中的要部剖面圖。

製造本實施形態之半導體裝置時，首先，如圖1所示，預備(準備)例如由電阻率為1~10 Ωcm程度之p型單晶矽等構成之半導體基板(半導體晶圓)1。繼而，於半導體基板1之主面上形成元件分離區域2。元件分離區域2由氧化矽等構成，且可藉由例如STI(Shallow Trench Isolation，淺溝槽隔離)法或者LOCOS(Local Oxidization of Silicon，矽局部氧化)法等而形成。

其次，於半導體基板1之形成n通道型MISFET之區域中形成p型井3a，於半導體基板1之形成p通道型MISFET之區域中形成n型井3b。例如可藉由離子注入硼(B)等p型雜質來形成p型井3a，且例如可藉由離子注入磷(P)或者砷(As)等n型雜質來形成n型井3b。

其次，於半導體基板1之主面(即p型井3a及n型井3b之表面)上形成閘極絕緣膜4。閘極絕緣膜4例如由較薄之氧化矽膜等構成，且例如可藉由熱氧化法等而形成。

繼而，如圖2所示，於p型井3a之閘極絕緣膜4上形成閘極電極5a，於n型井3b之閘極絕緣膜4上形成閘極電極5b。閘極電極5a、5b例如由多晶矽膜(摻雜多晶矽膜)等構成。 形成閘極電極5a、5b時，例如，首先於半導體基板1上形成多晶矽膜。繼而，使用光阻膜(未圖示)作為遮罩，於上述多晶矽膜之形成n通道型MISFET之區域中離子注入磷(P)或者砷(As)等n型雜質，形成低電阻之n型半導體膜，並使用其他光阻膜(未圖示)作為遮罩，於上述多晶矽膜之形成p通道型MISFET之區域中離子注入硼(B)等p型雜質，形成低電阻之p型半導體膜。然後，可使用光刻法及乾式蝕刻法來使上述多晶矽膜圖案化，藉此形成閘極電極5a、5b。

其次，於p型井3a之閘極電極5a兩側之區域中離子注入磷(P)等n型雜質，形成低雜質濃度之n^－ 型半導體區域6a，又，於n型井3b之閘極電極5b兩側之區域中離子注入硼(B)等p型雜質，形成低雜質濃度之p^－ 型半導體區域6b。

繼而，於閘極電極5a、5b之側壁上，形成例如由氧化矽等構成之側牆(側牆隔板、側壁絕緣膜)7。例如可於半導體基板1上堆積氧化矽膜，並對該氧化矽膜進行各向異性蝕刻(回蝕)，藉此形成側牆7。

繼而，於p型井3a之閘極電極5a及側牆7兩側之區域中離子注入磷(P)等n型雜質，藉此形成n^＋ 型半導體區域8a(源極、汲極)。又，於n型井3b之閘極電極5b及側牆7兩側之區域中離子注入硼(B)等p型雜質，藉此形成p^＋ 型半導體區域(源極、汲極)8b。N^＋ 型半導體區域8a之雜質濃度高於n^－ 型半導體區域6a，p^＋ 型半導體區域8b之雜質濃度高於p^－ 型半導體區域6b。

繼而，使閘極電極5a、5b、n^＋ 型半導體區域8a及p^＋ 型半 導體區域8b之表面露出，堆積例如鎳(Ni)膜之金屬膜並進行熱處理，藉此如圖3所示，於閘極電極5a、5b、n^＋ 型半導體區域8a及p^＋ 型半導體區域8b之表面上，分別形成金屬矽化物層9。由此，可降低n^＋ 型半導體區域8a及p^＋ 型半導體區域8b之擴散電阻或接觸電阻等。其後，除去未反應之金屬膜(鎳膜)。

於本實施形態中，根據與微細化對應之低電阻化之要求，金屬矽化物層9較好的是由矽化鎳構成，而並非由矽化鈷構成。使金屬矽化物層9為矽化鎳層，藉此可進一步降低金屬矽化物層9之電阻，從而可進一步降低n^＋ 型半導體區域8a及p^＋ 型半導體區域8b之擴散電阻或接觸電阻等。然而，矽化鎳與矽化鈷等相比，其耐熱性低，於約500℃時會產生相轉移。因此，於形成金屬矽化物層9之後，僅允許進行約500℃以下之熱處理。

藉此，於半導體基板1之p型井3a上形成n通道型之MISFET(Metal Insulator Semiconductor Field Effect Transistor)Qn，於半導體基板1之n型井3b上形成p通道型之MISFET(Metal Insulator Semiconductor Field Effect Transistor)Qp。

其次，如圖4所示，於半導體基板1上，以覆蓋閘極電極5a、5b及側牆7之方式，自下方依序形成(堆積)由氮化矽等構成之絕緣膜(蝕刻阻止膜、第5絕緣膜)10及由氧化矽等構成之絕緣膜(層間絕緣膜、第1絕緣膜)11。此時，於形成有MISFETQn、Qp之半導體基板1之主面上形成絕緣膜10之 後，於絕緣膜10上形成絕緣膜11，但以由絕緣膜11填埋閘極電極5a、5b間(之間隙)之方式形成絕緣膜11。絕緣膜10之膜厚(堆積膜厚、與半導體基板1之主面垂直之方向上之膜厚)小於絕緣膜11之膜厚(堆積膜厚、與半導體基板1之主面垂直之方向上之膜厚)。絕緣膜11係作為層間絕緣膜而發揮作用之絕緣膜，絕緣膜10係作為於絕緣膜11中形成接觸孔時之蝕刻阻止膜而發揮作用之絕緣膜。絕緣膜10與絕緣膜11由可使此兩種絕緣膜之蝕刻速度不同之材料所形成，絕緣膜10由材料與絕緣膜11不同之絕緣膜(較好的是氮化矽膜)形成。

於本實施形態中，絕緣膜11係含有矽(Si)與氧(O)(作為構成元素)之絕緣體膜，較好的是以矽(Si)與氧(O)為主成分，更好的是氧化矽(SiO_x )膜。再者，典型之氧化矽膜係二氧化矽(SiO₂ )膜，但本實施形態中之氧化矽膜亦包含Si(矽)與O(氧)之原子比(原子數比)偏離化學計量比(SiO₂ )之氧化矽膜。

絕緣膜11之Si(矽)與O(氧)之組成比，即絕緣膜11之Si(矽)與O(氧)之原子數比(O原子數/Si原子數)，較好的是1.5以上。此時，絕緣膜11中，以原子數比計，氧(O)含量為矽(Si)含量之1.5倍以上。又，若使用SiO_x 來表示絕緣膜11之組成，則該SiO_x 中之x為1.5以上(x≧1.5)。

又，絕緣膜11亦可以進一步含有微量之碳(C)，但絕緣膜11之Si(矽)與C(碳)之組成比，即絕緣膜11之Si(矽)與C(碳)之原子數比(C原子數/Si原子數)較好的是0.05以下。 此時，絕緣膜11中，以原子數比計，碳(C)含量為矽(Si)含量之5%以下。又，若使用SiO_x C_y 來表示絕緣膜11之組成，則該SiO_x C_y 中之x為1.5以上(x≧1.5)，y為0.05以下(y≦0.05)。

又，絕緣膜11亦可進一步含有氫(H)。

近年來，伴隨半導體裝置之微細化，MISFET之閘極電極間之間隔變窄，較理想的是使用埋入性良好之絕緣膜作為須以填埋閘極電極間之間隙之方式而形成之絕緣膜11。利用電漿CVD(CVD：Chemical Vapor Deposition)法形成之絕緣膜之埋入性低，有可能無法完全地填埋閘極電極間之間隙而產生空隙，故而於本實施形態中，不使用藉由電漿CVD法形成之絕緣膜來作為絕緣膜11。與此相對，對於如O₃ －TEOS氧化膜之利用熱CVD法形成之絕緣膜、或如SOG膜之利用塗佈法形成之絕緣膜而言，埋入至閘極電極間之間隙等之埋入性良好，故而於本實施形態中，使用該等埋入性良好之絕緣膜來作為絕緣膜11。即，於本實施形態中，絕緣膜11由可埋入至閘極電極間之狹窄間隙中之絕緣膜(埋入性高之絕緣膜，回流性高之絕緣膜)構成，且較好的是使用熱CVD法或者塗佈法來形成，而並非使用電漿CVD法來形成，更好的是設為O₃ －TEOS氧化膜或者SOG(Spin On Glass)膜。作為用作絕緣膜11之SOG膜，例如，可使用聚矽氮烷系之SOG膜。於塗佈後對SOG膜進行退火(熱處理)，上述塗佈後之退火溫度為400℃~500℃。為使聚矽氮烷系SOG膜中之N(氮)成分氧化，於氧化環境下 進行退火。

再者，所謂O₃ －TEOS氧化膜，係指使用O₃ (臭氧)及TEOS(Tetraethoxysilane：四乙氧基矽烷)作為原料氣體(源極氣體)並利用熱CVD法而形成之氧化矽膜。成膜時之基板溫度為400℃~500℃。

如上文上述，於本實施形態中，金屬矽化物層9較好的是矽化鎳層。因此，如上文上述，存在構成金屬矽化物層9之矽化鎳之耐熱性(約500℃)之限制。因此，當利用熱CVD法來形成絕緣膜11時，較好的是使成膜溫度(基板溫度)為500℃(即構成金屬矽化物層9之矽化鎳之相轉移溫度)以下，當利用塗佈法來形成絕緣膜11時，較好使塗佈後之退火溫度(用以使塗佈膜硬化之熱處理溫度)為500℃(即為構成金屬矽化物層9之矽化鎳之相轉移溫度)以下。

其次，如圖5所示，使用CMP(Chemical Mechanical Polishing，化學機械研磨)法等來使絕緣膜11之上表面平坦化。再者，若於形成絕緣膜11之階段中，絕緣膜11之平坦性高，則亦可省略該使絕緣膜11平坦化之處理。

繼而，如圖6所示，使用形成於絕緣膜11上之光阻圖案(未圖示)作為蝕刻遮罩，依序對絕緣膜11及絕緣膜10進行乾式蝕刻，藉此，於絕緣膜10、11中形成接觸孔(第1開口部、開口部、孔、貫通孔)12。接觸孔12形成於由絕緣膜10及絕緣膜11構成之積層膜中，且形成於閘極電極5a、b、n^＋ 型半導體區域8a及^＋ 型半導體區域8b之上部等。於接觸孔12之底部，露出有半導體基板1之主面之一部分，例 如露出有n^＋ 型半導體區域8a及p^＋ 型半導體區域8b之一部分或閘極電極5a、5b之一部分等。

於用以形成接觸孔12之乾式蝕刻步驟中，首先，於與絕緣膜10相比更容易對絕緣膜11進行乾式蝕刻之蝕刻條件下，對絕緣膜11進行蝕刻並使絕緣膜10作為蝕刻阻止層而發揮作用，繼而，於與絕緣膜11相比更容易對絕緣膜10進行乾式蝕刻之蝕刻條件下，對絕緣膜10進行蝕刻而形成貫通絕緣膜10、11之接觸孔12。於對絕緣膜11進行蝕刻以形成接觸孔12時，使用絕緣膜10來作為蝕刻阻止層，藉此，可避免由於上述蝕刻過深而損傷基板區域、或者加工尺寸精度變差。因此，較好的是形成絕緣膜10，但如無必要，亦可不形成絕緣膜10。當形成有絕緣膜10時，接觸孔12形成於由絕緣膜10及絕緣膜11構成之積層膜中，但當不形成絕緣膜10時，接觸孔12形成於絕緣膜11中。

其次，如圖7所示，於接觸孔12內形成由鎢(W)膜或者銅(Cu)膜等導電體構成之插塞(導體部、第1導體部)13。插塞13係埋入至形成於絕緣膜10、11之接觸孔12內之導體部(第1導體部)。插塞13例如可藉由如下方式而形成：於包括接觸孔12之內部(側壁及底部)之絕緣膜11上形成導電性障壁膜(障壁導體膜)13a之後，於導電性障壁膜13a上，以填埋接觸孔12內之方式形成主導體膜13b，藉由CMP法或者回蝕法等來除去絕緣膜11上之多餘之主導體膜13b及導電性障壁膜13a。當對主導體膜13b及導電性障壁膜13a進行研磨時，研磨之選擇性較差，有時會將絕緣膜11之上部亦 一併削去。導電性障壁膜13a由鈦膜、氮化鈦膜或者該等膜之積層膜等構成，主導體膜13b例如由鎢(W)膜或者銅(Cu)膜等構成。如此，插塞13包括主導體膜13b與導電性障壁膜13a，上述主導體膜13b以銅(Cu)或者鎢(W)為主成分，上述導電性障壁膜13a覆蓋主導體膜13b之側壁及底部。

其次，如圖8所示，於埋入有插塞13之絕緣膜11上形成絕緣膜(第2絕緣膜)14。

如上文上述，不使用藉由電漿CVD法形成之絕緣膜作為絕緣膜11，而使用如利用熱CVD法形成之絕緣膜(O₃ －TEOS氧化膜)或利用塗佈法形成之絕緣膜(SOG膜)之埋入性高的絕緣膜作為絕緣膜11。然而，此種埋入性高之絕緣膜與利用電漿CVD法形成之絕緣膜相比，緻密性低而使Si(矽)原子數密度變小，吸濕性變高，因此，會於成膜之階段中吸濕，從而水分含量容易變高。於絕緣膜11之成膜步驟之後，若與本實施形態不同，例如以800℃以上之高溫進行退火，則絕緣膜11變緻密，Si原子數密度變大，不易吸濕，但由於存在構成金屬矽化物層9之矽化鎳之耐熱性(約500℃)之限制，因而無法實現。因此，若於絕緣膜11上，以與絕緣膜11接觸之方式形成耐濕性低之膜，則該膜與絕緣膜11之界面會變為弱電性而成為介質擊穿路徑，抗介質擊穿性有可能會下降。

因此，於本實施形態中，雖然於埋入有插塞13之絕緣膜11上形成絕緣膜14，但為使該絕緣膜14為電氣特性及耐濕 性優良之膜，較好的是利用電漿CVD法來形成該絕緣膜14。

絕緣膜14係含有矽(Si)與氧(O)(作為構成元素)之絕緣體膜，但較好的是以矽(Si)與氧(O)為主成分，更好的是氧化矽(SiO_x )膜或者氮氧化矽(SiON)膜。此處，氮氧化矽膜(SiON)膜係以矽(Si)與氧(O)為主成分且於矽與氧中導入有氮(N)之絕緣體膜。

絕緣膜14中之Si(矽)與O(氧)之組成比，即絕緣膜14中之Si(矽)與O(氧)之原子數比(O原子數/Si原子數)較好的是1.5以上。此時，絕緣膜14中，以原子數比計，氧(O)含量為矽(Si)含量之1.5倍以上。又，若使用SiO_x (對應於絕緣膜14為氧化矽膜之情形)或者SiO_x N_y (對應於絕緣膜14為氮氧化矽膜之情形)來表示絕緣膜14之組成，則該SiO_x 或者SiO_x N_y 中之x為1.5以上(x≧1.5)。

若使絕緣膜14為不含有氮(N)之氧化矽(SiO_x )膜，則可降低絕緣膜14之介電常數，從而可減小下述的佈線20間之寄生電容。又，當使絕緣膜14為含有矽(Si)、氧(O)及氮(N)之氮氧化矽(SiON)膜時，絕緣膜14中之Si(矽)與N(氮)之組成比，即絕緣膜14中之Si(矽)與N(氮)之原子數比(N原子數/Si原子數)較好的是0.2以下。此時，絕緣膜14中，以原子數比計，氮(N)含量為矽(Si)含量之20%以下。又，若使用SiO_x N_y 來表示絕緣膜14之組成，則該SiO_x N_y 中之x為1.5以上(x≧1.5)，y為0.2以下(y≦0.2)。使絕緣膜14之Si(矽)與N(氮)之原子數比(N原子數/Si原子數)為0.2以下，藉此， 可抑制由於導入氮(N)而引起之絕緣膜14之介電常數之增加，從而可減小下述的佈線20間之寄生電容。

又，絕緣膜14亦可進一步含有微量之碳(C)，但絕緣膜14中之Si(矽)與C(碳)之組成比，即絕緣膜14中之Si(矽)與C(碳)之原子數比(C原子數/Si原子數)較好的是0.05以下。此時，絕緣膜14中，以原子數比計，碳(C)含量為矽(Si)含量之5%以下。又，若使用SiO_x C_y 來表示絕緣膜14之組成，則該SiO_x C_y 中之x為1.5以上(x≧1.5)，y為0.05以下(y≦0.05)。

又，絕緣膜14亦可進一步含有氫(H)。

如上文上述，利用電漿CVD法形成之絕緣膜(此處為絕緣膜14)，與利用熱CVD法或者塗佈法形成之絕緣膜(此處為絕緣膜11)相比，埋入至狹窄間隙中之埋入性較差，但較緻密且膜中之Si(矽)原子數密度較大，因此，吸濕性低而耐濕性高。絕緣膜14形成於絕緣膜11之平坦之上表面上，因而埋入性不成問題，可藉由與絕緣膜11相比Si(矽)原子數密度大且耐濕性優良之絕緣膜14，來覆蓋於水分含量容易變高之絕緣膜11上。因此，絕緣膜11與絕緣膜14之界面不會變為弱電性，可防止產生介質擊穿路徑，從而可提高抗介質擊穿性。

又，若絕緣膜14之膜厚過小，則藉由設置絕緣膜14來提高抗介質擊穿性之效果會變小。因此，絕緣膜14之膜厚(堆積膜厚、與半導體基板1之主面垂直之方向上之膜厚)更好的是10 nm以上，由此，能夠可靠地獲得藉由設置絕緣 膜14來提高抗介質擊穿性之效果。又，若絕緣膜14之膜厚過大，則下述的佈線20之厚度容易變動。因此，絕緣膜14之膜厚(堆積膜厚、與半導體基板1之主面垂直之方向上之膜厚)更好的是為下述佈線20之厚度(與半導體基板1之主面垂直之方向上之膜厚)之1/3以下，藉此，能夠可靠地防止下述佈線20之厚度之變動。又，雖然絕緣膜14之膜厚(堆積膜厚)亦取決於將要形成之佈線(下述的佈線20)之厚度，但可使絕緣膜14之膜厚(堆積膜厚)為例如10~50 nm左右。

如此，於本實施形態中，絕緣膜14(第2絕緣膜)係Si(矽)原子數密度大於絕緣膜11(第1絕緣膜)之膜。此處，所謂Si(矽)原子數密度，對應於每單位體積之Si(矽)原子之數量。因此，亦可以說，絕緣膜14與絕緣膜11相比，每單位體積之Si(矽)原子之數量更多。

於如絕緣膜11、14之以矽(Si)與氧(O)為主成分之絕緣膜之情形時，Si(矽)原子數密度越小，則膜之緻密性越低，吸濕性(水分之易吸收性)越高。該Si(矽)原子數密度越小則吸濕性(水分之易吸收性)越高之關係，於由矽(Si)與氧(O)構成之氧化矽(SiO_x )膜之情形時理所當然地成立，而於由矽(Si)、氧(O)及氮(N)構成之氮氧化矽(SiON)膜之情形時，若膜中之Si(矽)與N(氮)之原子數比(N原子數/Si原子數)為0.2以下，則上述關係亦成立。又，於對氧化矽膜彼此進行比較、對氮氧化矽膜彼此進行比較、或者對氧化矽膜與氮氧化矽膜進行比較之任一情形時，只要氮氧化矽膜中之Si(矽)與N(氮)之原子數比(N原子數/Si原子數)為0.2以 下，則上述之Si(矽)原子數密度越小則吸濕性(水分之易吸收性)越高之關係成立。又，即使於絕緣膜11、14之一方或者兩方進一步含有微量(膜中之Si(矽)與C(碳)之原子數比(C原子數/Si原子數)為0.05以下之程度)之碳(C)時，上述之Si(矽)原子數密度越小則吸濕性(水分之易吸收性)越高之關係亦成立。因此，於本實施形態中，絕緣膜14係Si(矽)原子數密度大於絕緣膜11之膜，且絕緣膜14係吸濕性低於絕緣膜11之膜。

又，如絕緣膜11、14之以矽(Si)與氧(O)為主成分之絕緣膜，可利用氫氟酸(HF)進行蝕刻而獲得，但Si(矽)原子數密度越小(因而吸濕性越高)，則氫氟酸之蝕刻速度越大(容易進行濕式蝕刻)。因此，於如絕緣膜11、14之以矽(Si)與氧(O)為主成分之絕緣膜之情形時，氫氟酸之蝕刻速度越大(越快)，則越可判斷絕緣膜係Si(矽)原子數密度小且吸濕性高之膜。因此，藉由比較氫氟酸之蝕刻速度，可判別絕緣膜11與絕緣膜14中之何者為Si(矽)原子數密度大且吸濕性低之膜。於本實施形態中，由於絕緣膜14(第2絕緣膜)係與絕緣膜11(第1絕緣膜)相比Si(矽)原子數密度大且吸濕性低之膜，因此當藉由氫氟酸來進行蝕刻時，絕緣膜14(第2絕緣膜)之氫氟酸蝕刻速度小於(慢於)絕緣膜11(第1絕緣膜)之氫氟酸蝕刻速度。即，與O₃ －TEOS氧化膜或SOG膜(絕緣膜11)相比，利用電漿CVD法形成之氧化矽膜或者氮氧化矽膜(絕緣膜14)係Si(矽)原子數密度大、氫氟酸之蝕刻速度小之膜，其吸濕性低。

繼而，於絕緣膜14上形成絕緣膜(第3絕緣膜、蝕刻阻止膜)15。然後，於絕緣膜15上形成絕緣膜16(第4絕緣膜、層間絕緣膜)。

形成絕緣膜15，以於藉由蝕刻來在該絕緣膜15上層之絕緣膜16中形成佈線形成用之槽或孔(下述開口部17)時，避免上述蝕刻過深而損傷下層，或者避免使加工尺寸精度變差。即，絕緣膜15可於對其上層之絕緣膜16進行蝕刻時作為蝕刻阻止層(蝕刻阻止膜)而發揮作用。因此，絕緣膜15與絕緣膜16由互不相同之材料膜構成，且由蝕刻速度可不相同之材料膜構成。

為於對絕緣膜16進行蝕刻時，使絕緣膜15作為蝕刻阻止層而發揮作用，較好的是使用相對於絕緣膜16之蝕刻選擇比高之(例如，蝕刻選擇比為3以上之)絕緣膜作為絕緣膜15。作為此種蝕刻選擇比高之材料，一般考慮氮化矽(SiN)及碳化矽(SiC)系材料，但氮化矽之介電常數高(例如，相對介電常數k＝7~8)，會增大佈線間之寄生電容，因此，使用介電常數低於氮化矽之(例如，相對介電常數k＝3.5~5左右之)碳化矽(SiC)系材料作為絕緣膜15，可實現高蝕刻選擇比及低介電常數，因此較佳。

然而，碳化矽系材料膜與氧化矽膜相比，除洩漏電流大而耐受電壓低以外，亦具有耐濕性弱(低)且容易因吸濕而使電氣特性變差之性質。因此，若碳化矽系材料膜與水分含量容易變多之絕緣膜11直接接觸，則上述碳化矽系材料膜與上述絕緣膜11之界面會變為弱電性，從而有可能成為 介質擊穿路徑。

因此，於本實施形態中，於水分含量容易變多之絕緣膜11上，形成與絕緣膜11相比Si(矽)原子數密度大、吸濕性低且耐濕性優良之絕緣膜14，且於該絕緣膜14上形成絕緣膜15，藉此，即使於絕緣膜15中使用耐濕性弱之碳化矽系材料，絕緣膜15亦不會與水分含量容易變多之絕緣膜11直接接觸。因此，即使於絕緣膜15中使用碳化矽系材料膜，亦可防止產生因耐濕性弱而引起之問題。

因此，於本實施形態中，絕緣膜15係碳化矽(SiC)系材料膜，即，係含有矽(Si)與碳(C)(作為構成元素)之絕緣體膜。構成絕緣膜15之碳化矽(SiC)系材料較好的是以矽(Si)與碳(C)為主成分，但除矽(Si)與碳(C)以外，亦可含有氫(H)、氮(N)、氧(O)。因此，可使用由Si(矽)與碳(C)構成之SiC膜(碳化矽膜)，由Si(矽)、碳(C)及氮(N)構成之SiCN膜(碳氮化矽膜)，或者由Si(矽)、碳(C)及氧(O)構成之SiCO膜來作為絕緣膜15。此處，SiCN膜係以矽(Si)與碳(C)為主成分且於矽與碳中導入有氮(N)之絕緣體膜，SiCO膜係以矽(Si)與碳(C)為主成分且於矽與碳中導入有氧(O)之絕緣體膜。如此，於絕緣膜15中使用碳化矽(SiC)系材料，藉此，可使絕緣膜15之介電常數(相對介電常數)低於氮化矽之介電常數(相對介電常數)。

絕緣膜16係作為層間絕緣膜而發揮作用之含有矽(Si)與氧(O)(作為構成元素)之絕緣體膜。若絕緣膜16係由低介電常數材料(所謂之Low－K絕緣膜、Low－K材料)構成之低介 電常數絕緣膜，則可減小鄰接佈線間之寄生電容，因此更佳。再者，所謂低介電常數絕緣膜(Low－K絕緣膜)，可例示介電常數低於鈍化膜所包含之氧化矽膜(例如，TEOS(Tetraethoxysilane)氧化膜)之介電常數的絕緣膜。一般而言，將相對介電常數低於TEOS氧化膜之相對介電常數(ε＝4.1~4.2左右)之絕緣膜(絕緣材料)稱為低介電常數絕緣膜(低介電常數材料)。

作為上述低介電常數材料，存在有機聚合物系材料與二氧化矽系材料。其中，不含有Si作為主成分之有機聚合物容易變形，因而存在如下缺點，即，應力會集中於不易變形之佈線部而容易使佈線斷裂。因此，主要使用以Si(矽)與O(氧)為主成分之二氧化矽系材料。於本實施形態中，當於絕緣膜16中使用低介電常數材料時，使用該二氧化矽系材料(二氧化矽系低介電常數材料)。

作為上述二氧化矽系低介電常數材料，例如，存在含有Si－F、Si－CH₃ 之材料。Si－F系材料一般被稱為SiOF或者FSG(Fluorinated Silica Glass，摻氟矽玻璃)，Si－CH₃ 系材料一般被稱為SiOC或者OSG(Organo Silica Glass，有機矽酸鹽玻璃)，相對介電常數分別為3.5~3.8、2.1~3.3左右。以下對一般之成膜方法進行說明。Si－F系材料係利用電漿CVD法而形成。原料氣體之主成分為含Si之成分(SiH₄ 、TEOS(Tetraethoxysilane)等)、氧化劑(O₂ 、N₂ O等)以及含F之成分(SiF₄ 、CF₄ 等)，基板溫度為350~400℃。既可利用CVD法來形成Si－CH₃ 系材料，亦可利用旋塗法來形成Si－ CH₃ 系材料。於旋塗法中，使用由含Si－O之成分(TEOS等)及含Si－CH₃ 之成分(MTES(Monomethyltriethoxysilane，單甲基三乙氧基矽烷)或DMDES(Dimethyldiethoxysilane，二甲基二乙氧基矽烷)等)之醇溶液等所合成之低聚物溶液。將該低聚物溶液旋塗於基板上，以400~450℃進行加熱硬化。當利用CVD法來形成Si－CH₃ 系材料時，原料氣體之主成分為含Si－CH₃ 之成分(3MS(Trimethylsilane，三甲基矽烷)、TMCTS(Tetramethylcyclo－tetrasiloxanes，四甲基環四矽氧烷)等)、氧化劑(O₂ 、CO₂ 等)等，基板溫度為350~400℃。

又，若於絕緣膜16中使用如上所述之低介電常數材料(即，使絕緣膜16為介電常數低於氧化矽膜之絕緣膜)，則可減小鄰接佈線間之寄生電容，但亦可使用由Si(矽)與O(氧)構成之氧化矽(SiO_x )膜，或者由Si(矽)、O(氧)及N(氮)構成之氮氧化矽(SiON)膜來作為絕緣膜16。此處，氮氧化矽膜(SiON)膜係以矽(Si)與氧(O)為主成分且於矽與氧中導入有氮(N)之絕緣體膜。因此，絕緣膜16雖然係含有矽(Si)與氧(O)之絕緣膜，但除矽(Si)與氧(O)以外，亦可含有氮(N)、碳(C)、氟(F)、氫(H)。

如此，絕緣膜16係含有矽(Si)與氧(O)之絕緣膜，較好的是以矽(Si)與氧(O)為主成分之絕緣膜，更好的是介電常數低於氧化矽膜、氮氧化矽膜、或者氧化矽膜之絕緣膜(低介電常數絕緣膜)。當使用低介電常數絕緣膜作為絕緣膜16時，如上文上述，使用以Si(矽)與O(氧)為主成分之二氧 化矽系低介電常數材料。

絕緣膜16中之Si(矽)與O(氧)之組成比，即絕緣膜16中之Si(矽)與O(氧)之原子數比(O原子數/Si原子數)較好的是1.0以上。此時，絕緣膜16中，以原子數比計，氧(O)含量為矽(Si)含量之1.0倍以上，換言之，絕緣膜16中，氧(O)含量為矽(Si)含量以上。又，若使用SiO_x (對應於絕緣膜16為氧化矽膜之情形)、SiO_x F_y (對應於絕緣膜16為含有氟之二氧化矽系低介電常數材料膜之情形)或者SiO_x C_y (對應於絕緣膜16為含有碳之二氧化矽系低介電常數材料膜之情形)來表示絕緣膜16之組成，則該SiO_x 、SiO_x F_y 或者SiO_x C_y 中之x為1.0以上(x≧1.0)。又，為降低相對介電常數(例如，降低至3.3以下)，較好的是使上述SiO_x C_y 中之y為0.5以上(y≧0.5)。

又，於本實施形態中，如上文上述，於對絕緣膜16進行蝕刻時，使用由碳化矽(SiC)系材料構成之絕緣膜15作為蝕刻阻止層。因此，必須提高絕緣膜15之蝕刻選擇比(於將絕緣膜15作為蝕刻阻止層來對絕緣膜16進行蝕刻時之蝕刻條件下，以絕緣膜16之蝕刻速度除以絕緣膜15之蝕刻速度所得之值)。由於絕緣膜16以矽(Si)與氧(O)為主成分，故而當絕緣膜15不含有氧(O)時，即，當使用SiC膜(碳化矽膜)或者SiCN膜(碳氮化矽膜)來作為絕緣膜15時，可提高絕緣膜15之蝕刻選擇比，從而確保蝕刻阻止層之充分之蝕刻選擇比。因此，可於對絕緣膜16進行蝕刻時，使絕緣膜15作為蝕刻阻止層而充分地發揮作用。

另一方面，當絕緣膜15含有氧(O)時，即，當使用SiCO膜作為絕緣膜15時，若氧(O)之含有率過大，則有可能無法獲得蝕刻阻止層之充分之蝕刻選擇比，因而較好的是使絕緣膜15中之Si(矽)與O(氧)之組成比、即絕緣膜15中之Si(矽)與O(氧)之原子數比(O原子數/Si原子數)小於1.0。此時，絕緣膜15中，以原子數比計，氧(O)含量不足矽(Si)含量之1.0倍，換言之，絕緣膜15中，氧(O)含量小於矽(Si)含量。又，若使用SiC_x O_y 來表示含有氧時之絕緣膜15之組成，則該SiC_x O_y 中之y小於1.0(y<1.0)。因此，即使於絕緣膜15含有之氧(O)之情形時，絕緣膜15中之Si(矽)與O(氧)之原子數比(O原子數/Si原子數)亦小於絕緣膜16中之Si(矽)與O(氧)之原子數比(O原子數/Si原子數)。藉此，可提高絕緣膜15之蝕刻選擇比，從而可確保蝕刻阻止層所必需之蝕刻選擇比，於對絕緣膜16進行蝕刻時，可使絕緣膜15作為蝕刻阻止層而發揮作用。

因此，雖然絕緣膜15必含有矽(Si)與碳(C)作為主成分，但亦可不含有氮(N)或氧(O)，故而，絕緣膜15中之Si(矽)與O(氧)之組成比，即絕緣膜15中之Si(矽)與O(氧)之原子數比(O原子數/Si原子數)為零以上且小於1.0。即，絕緣膜15中，以原子數比計，氧(O)含量為矽(Si)含量之零倍以上且小於1.0倍，換言之，絕緣膜15中，氧(O)含量小於矽(Si)含量。又，若使用SiC_x N_y O_z 來表示絕緣膜15之組成，則該SiC_x N_y O_z 中之z為零以上且小於1.0(0≦z<1.0)。

又，如上文上述，絕緣膜11、14不含有碳(C)，或即使 含有碳(C)，此碳(C)亦為微量之碳(C)(絕緣膜11、14之Si(矽)與C(碳)之原子數比(C原子數/Si原子數)為0.05以下)，與此相對，絕緣膜15含有碳(C)作為主成分。因此，若對絕緣膜11、14與絕緣膜15比較碳(C)含量，則即使於絕緣膜11、14含有碳(C)之情形時，絕緣膜11、14中之Si(矽)與C(碳)之原子數比(C原子數/Si原子數)亦小於絕緣膜15中之Si(矽)與C(碳)之原子數比(C原子數/Si原子數)。又，若對絕緣膜11、14與絕緣膜15比較氧(O)含量，則即使於絕緣膜15含有氧(O)之情形(絕緣膜15為SiCO膜之情形)時，絕緣膜15中之Si(矽)與O(氧)之原子數比(O原子數/Si原子數)亦小於絕緣膜11、14中之Si(矽)與O(氧)之原子數比(O原子數/Si原子數)。

又，考慮到絕緣膜15之作為蝕刻阻止層之功能、及介電常數(相對介電常數)低於氮化矽之碳化矽(SiC)系材料之優點，較好的是使絕緣膜15中之Si(矽)與C(碳)之組成比、即絕緣膜15中之Si(矽)與C(碳)之原子數比(C原子數/Si原子數)為0.5以上。此時，絕緣膜15中，以原子數比計，碳(C)含量為矽(Si)含量之0.5倍以上。又，若使用SiC_x (對應於絕緣膜15為SiC膜之情形)、SiC_x N_y (對應於絕緣膜15為SiCN膜之情形)或者SiC_x O_y (對應於絕緣膜15為SiCO膜之情形)來表示絕緣膜15之組成，則該SiC_x 、SiC_x N_y 或者SiC_x O_y 中之x為0.5以上(x≧0.5)。

又，於絕緣膜16為氧化矽膜或者氮氧化矽膜之情形時，該絕緣膜16不含有碳(C)，或即使含有碳(C)，該碳(C)亦為 微量之碳(C)(例如，膜中之Si(矽)與C(碳)之原子數比(C原子數/Si原子數)為0.05以下之程度)，而於絕緣膜16為含有碳(C)之二氧化矽系低介電常數材料膜之情形(絕緣膜16為SiOC膜之情形)時，該絕緣膜16可含有某程度之量(例如，與矽原子等量之程度)之碳(C)。然而，當對絕緣膜15與絕緣膜16比較氧(O)含量時，即使於絕緣膜15含有氧(O)之情形(絕緣膜15為SiCO膜之情形)時，絕緣膜15中之Si(矽)與O(氧)之原子數比(O原子數/Si原子數)亦小於絕緣膜16中之Si(矽)與O(氧)之原子數比(O原子數/Si原子數)。藉此，於對絕緣膜16進行蝕刻時，可使絕緣膜15作為蝕刻阻止層而發揮作用。

又，雖然絕緣膜15之膜厚及絕緣膜16之膜厚亦取決於將要形成之佈線(下述的佈線20)之厚度，但可使絕緣膜15之膜厚(堆積膜厚)例如為10~60 nm左右，且可使絕緣膜16之膜厚(堆積膜厚)例如為50~150 nm左右。

繼而，使用光刻法來於絕緣膜16上形成抗蝕劑圖案(光阻圖案)RP1。

其次，如圖9所示，使用抗蝕劑圖案RP1作為蝕刻遮罩，對絕緣膜16進行蝕刻(乾式蝕刻)，藉此，選擇性地除去絕緣膜16以於絕緣膜16中形成開口部(佈線開口部)17。此時，於與絕緣膜15相比更容易對絕緣膜16進行乾式蝕刻之蝕刻條件下，對絕緣膜16進行蝕刻，並使下層之絕緣膜15作為蝕刻阻止層(蝕刻阻止膜)而發揮作用。於開口部17之底部露出絕緣膜15。

繼而，使用抗蝕劑圖案RP1作為蝕刻遮罩，對絕緣膜16之開口部17底部之絕緣膜15、14進行蝕刻(乾式蝕刻)並選擇性地除去上述絕緣膜15、14。此時，於與絕緣膜16相比更容易對絕緣膜14、15進行乾式蝕刻之蝕刻條件下，對絕緣膜15及絕緣膜14進行蝕刻。藉此，於絕緣膜14、15、16中形成開口部(佈線開口部)17。於開口部17之底部露出插塞13之上表面(之至少一部分)。然後，除去抗蝕劑圖案RP1。藉此獲得圖10之構造。

又，於設計上，以使插塞13之上表面全部包含於開口部17之平面內之方式，於絕緣膜14、15、16中形成開口部17。然而，實際上，由於光刻法之對準誤差等，有可能會產生開口部17與插塞13之對準偏差。即使存在該對準偏差，為使插塞13之上表面全部於開口部17之底部露出，只要估算偏差量後將開口部17之尺寸預先設計得較大即可，但問題在於半導體裝置之芯片尺寸亦會相應地變大。因此，一般以獲得充分之實現電性連接之接觸面積為條件，允許插塞13之上表面之一部分不露出至開口部17內，而是於平面觀察時露出至外側。於圖10中，插塞13中之插塞13d之上表面全部於開口部17之底部露出，而插塞13c僅上表面之一部分於開口部17之底部露出。

繼而，如圖11所示，於半導體基板1之整個主面上(即包含開口部17之底部及側壁之絕緣膜16上)，形成例如由鉭(Ta)膜、氮化鉭(TaN)膜或者該等膜之積層膜等所構成之厚度為50 nm左右的較薄之導電性障壁膜(障壁導體膜)18。 可使用濺鍍法或者CVD法等來形成導電性障壁膜18。導電性障壁膜18例如具有抑制或防止下述主導體膜19之銅擴散之功能、及提高主導體膜19與絕緣膜(絕緣膜14~16)之密著性之功能等。亦可使用幾乎不與銅反應之如氮化鎢(WN)或者氮化鈦(TiN)等之高融點金屬氮化物來取代上述鉭系材料，以作為上述導電性障壁膜18之材料。又，亦可使用於高融點金屬氮化物中添加有矽(Si)之材料，或者難以與銅反應之如鈦(Ti)、鎢(W)、鈦鎢(TiW)合金等之高融點金屬來作為導電性障壁膜18之材料。又，不僅可使用上述材料膜之單體膜來作為導電性障壁膜18，亦可使用上述材料膜之積層膜來作為導電性障壁膜18。

其次，於導電性障壁膜18上，以填埋(填滿)開口部17內之方式，形成例如厚度為800~1600 nm左右之相對較厚之由銅構成的主導體膜19。例如可使用濺鍍法或者電鍍法等來形成主導體膜19。又，主導體膜19係以銅為主成分之導體膜，例如，可藉由銅或者銅合金(以Cu為主成分，例如含有Mg、Ag、Pd、Ti、Ta、Al、Nb、Zr或者Zn等)而形成。又，可於導電性障壁膜18上，利用濺鍍法等來形成相對較薄之由銅(或者銅合金)等構成之晶種膜，繼而，於該晶種膜上，利用電鍍法等來形成相對較厚之由銅(或者銅合金)等構成之主導體膜19。然後，例如於非氧化性環境(例如氫環境)中，藉由對半導體基板1實施熱處理來使主導體膜19之結晶粒成長。

其次，如圖12所示，利用例如CMP法來對主導體膜19及 導電性障壁膜18進行研磨，直至絕緣膜16之上表面露出為止。除去絕緣膜16上多餘之導電性障壁膜18及主導體膜19，於作為佈線開口部之開口部17內殘留導電性障壁膜18及主導體膜19，藉此，如圖5所示，於開口部17內形成由相對較薄之導電性障壁膜18與相對較厚之主導體膜19構成之佈線(第1層佈線、最下層佈線、第1佈線)20。佈線20係埋入至絕緣膜14、15、16之開口部17內之佈線(埋入佈線)，該佈線20底部之一部分與插塞13(之上表面)接觸，藉此與插塞13電性連接。佈線20經由插塞13與n^＋ 型半導體區域(源極、汲極)8a、p^＋ 型半導體區域(源極、汲極)8b或者閘極電極5a、5b等電性連接。亦可利用蝕刻(電解蝕刻等)取代CMP法來除去多餘之導電性障壁膜18及主導體膜19。

又，於本實施形態中，如參照上述圖10所作之說明，允許開口部17與插塞13之對準偏差，只要插塞13之上表面之至少一部分自開口部17露出並與佈線20接觸即可。因此，插塞13中之插塞13d之上表面全部自開口部17露出並與佈線20接觸，而插塞13中之插塞13c僅上表面之一部分於開口部17之底部露出並與佈線20接觸，上表面之其他部分上覆蓋有絕緣膜14(絕緣膜14、15、16之積層膜)。即，插塞13c之上表面中，一部分與佈線20平面重合地與佈線20接觸，其他一部上覆蓋有絕緣膜14(絕緣膜14、15、16之積層膜)。於此情形時，該插塞13c與和連接於該插塞13c之佈線20a鄰接之佈線20b之間的距離，小於佈線20a與佈線20b之間隔(佈線20之最接近間隔)，從而容易於相接近之插 塞13c與佈線20b之間發生介質擊穿。然而，於本實施形態中，於水分含量容易變多之絕緣膜11與耐濕性弱之絕緣膜15之間插入有絕緣膜14，藉此，可防止於插塞13c與佈線20b之間形成電性弱之介質擊穿路徑，因此，即使插塞13c與佈線20b相接近，亦可防止在插塞13c與佈線20b之間發生介質擊穿。

又，插塞13具有以銅(Cu)或者鎢(W)等為主成分之主導體膜13b，絕緣膜14由含有矽(Si)與氧(O)之絕緣膜(較好的是氧化矽膜或者氮氧化矽(SiON)膜)構成，但於插塞13含有銅(Cu)之情形(主導體膜13b以銅(Cu)為主成分之情形)時，絕緣膜14較好的是氮氧化矽(SiON)膜。其原因在於，當由於開口部17與插塞13之對準偏差而使插塞13c之上表面的一部分覆蓋有絕緣膜14(絕緣膜14、15、16之積層膜)時，若插塞13含有銅(Cu)(若主導體膜13b以銅(Cu)為主成分)，則插塞13(之主導體膜13b)中之銅(Cu)有可能會擴散至絕緣膜14中。含有矽(Si)、氧(O)及氮(N)之氮氧化矽(SiON)膜具有針對銅之障壁性(抑制或者防止銅擴散之功能)。因此，於插塞13含有銅(Cu)之情形時，若使絕緣膜14為氮氧化矽(SiON)膜，則即使由於開口部17與插塞13之對準偏差而使插塞13c之上表面之一部分覆蓋有絕緣膜14(絕緣膜14、15、16之積層膜)，亦可抑制或者防止插塞13中之銅(Cu)擴散至絕緣膜14中。藉此，能夠可靠地防止於插塞13c與佈線20b之間發生介質擊穿。

又，於插塞13含有銅(Cu)，且使絕緣膜14為氮氧化矽 (SiON)膜之情形時，絕緣膜14中之Si(矽)與N(氮)之組成比，即絕緣膜14中之Si(矽)與N(氮)之原子數比(N原子數/Si原子數)較好的是0.01以上。此時，絕緣膜14中，以原子數比計，氮(N)含量為矽(Si)含量之1%以上。又，若使用SiO_x N_y 來表示絕緣膜14之組成，則該SiO_x N_y 中之y為0.01以上(y≧0.01)。藉此，可提高絕緣膜14對銅之障壁性，從而可更可靠地防止於插塞13c與佈線20b之間發生介質擊穿。

又，若絕緣膜14中之氮(N)含有率過高，則絕緣膜14之介電常數變高，佈線20間之寄生電容增大。因此，於插塞13含有銅(Cu)，且使絕緣膜14為氮氧化矽(SiON)膜之情形時，絕緣膜14中之Si(矽)與N(氮)之組成比，即絕緣膜14中之Si(矽)與N(氮)之原子數比(N原子數/Si原子數)更好的是0.01以上且0.2以下。此時，絕緣膜14中，以原子數比計，氮(N)含量為矽(Si)含量之1%以上、20%以下。又，若使用SiO_x N_y 來表示絕緣膜14之組成，則該SiO_x N_y 中之y為0.01以上且為0.2以下(0.01≦y≦0.2)。藉此，可實現由絕緣膜14對銅之障壁性提高所帶來之提高插塞13c與佈線20b之間的抗介質擊穿性之效果，同時可實現減小佈線20間之寄生電容之效果。

又，於插塞13不含有銅(Cu)之情形時，例如，當構成插塞13之主導體膜13b以鎢(W)為主成分時，無需在意來自插塞13之銅之擴散，因此可使用氧化矽(SiO_x )膜及氮氧化矽(SiON)膜中之任一者來作為絕緣膜14，但考慮到介電常數，更好的是使用氧化矽(SiO_x )膜。由於氧化矽(SiO_x )膜 之介電常數低於氮氧化矽(SiON)膜之介電常數，因此，藉由使用氧化矽(SiO_x )膜作為絕緣膜14，可進一步減小佈線20間之寄生電容。

繼而，將半導體基板1配置於電漿CVD裝置之處理室內，導入氨氣並施加電漿電源，藉此對半導體基板1(特別是對露出佈線20之CMP面)實施氨(NH₃ )電漿處理。或者，導入N₂ 氣體及H₂ 氣體，實施N₂ /H₂ 電漿處理。利用此種還原性電漿處理，將由於CMP而被氧化之銅佈線表面之氧化銅(CuO、Cu₂ O、CuO₂ )還原為銅(Cu)，然後，於佈線20之表面(極薄之區域)形成氮化銅(CuN)層。

繼而，如圖13所示，於半導體基板1之整個主面上(即包含佈線20之上表面之絕緣膜16上)形成絕緣膜21。絕緣膜21作為銅佈線之障壁絕緣膜而發揮作用。因此，絕緣膜21抑制或者防止佈線20之主導體膜19中之銅擴散到此後形成的絕緣膜(層間絕緣膜)22中。絕緣膜21較好的是使用對銅之障壁性優良之(抑制或者防止銅擴散之功能較強之)材料膜，例如，較好的是使用氮化矽(SiN)膜、碳化矽(SiC)膜或者碳氮化矽(SiCN)膜，可利用例如電漿CVD法等來形成該絕緣膜21。

又，氮氧化矽(SiON)膜亦具有抑制或者防止銅(Cu)擴散之功能。因此，若使用氮氧化矽(SiON)膜作為絕緣膜16，即若絕緣膜16含有矽(Si)、氧(O)及氮(N)，則不僅可使絕緣膜21具有抑制或者防止銅(Cu)擴散之功能，而且可使絕緣膜16具有抑制或者防止銅(Cu)擴散之功能，從而可進一 步抑制或者防止於鄰接佈線20間之絕緣膜16與絕緣膜21之界面上形成介質擊穿路徑。藉此，可進一步提高佈線之可靠性。

其次，於絕緣膜21上依序形成絕緣膜(層間絕緣膜)22、絕緣膜(蝕刻阻止膜)23及絕緣膜(層間絕緣膜)24。絕緣膜(層間絕緣膜)22、24可利用與上述絕緣膜16同樣之材料而形成，絕緣膜(蝕刻阻止膜)23可利用與上述絕緣膜15同樣之材料而形成。

繼而，如圖14所示，例如使用光刻法及乾式蝕刻法等來對絕緣膜21~24進行乾式蝕刻，藉此形成佈線開口部，即形成到達佈線20之開口部(通路)30及開口部(佈線槽)31。開口部31係藉由選擇性地除去絕緣膜24及絕緣膜23而形成者。開口部30係藉由於開口部31之底部選擇性地除去絕緣膜22及絕緣膜21而形成者。於開口部30之底部，露出佈線20之上表面。

繼而，進行如下處理：除去於開口部30之底部露出之佈線20(下層銅佈線)之表面上所形成的氧化銅，以淨化(清潔)佈線20露出之上表面。該處理可藉由如下方式而進行：例如，藉由如氫(H₂ )電漿處理之還原性電漿處理，將銅佈線表面之氧化銅(CuO、Cu₂ O、CuO₂ )還原為銅(Cu)。

其次，於半導體基板1之整個主面上(即，包含開口部30、開口部31之底面及側壁之絕緣膜24上)，使用同樣之方法來形成由與導電性障壁膜18相同之材料(例如氮化鈦)構成之較薄的導電性障壁膜(障壁導體膜)32。導電性障壁 膜32具有與導電性障壁膜18相同之功能，例如，具有抑制或者防止下述主導體膜33之銅之擴散的功能、及提高主導體膜33與絕緣膜(絕緣膜21~24)之密著性之功能等。

繼而，於導電性障壁膜32上，以填埋(填滿)開口部30及開口部31內之方式，使用同樣之方法來形成由與上述主導體膜19相同之材料(銅)構成之主導體膜33。然後，例如於非氧化性環境(例如氫環境)中對半導體基板1實施熱處理，藉此使主導體膜33之結晶粒成長。

其次，例如藉由CMP法來對主導體膜33及導電性障壁膜32進行研磨，直至絕緣膜24之上表面露出為止。除去絕緣膜24上多餘之導電性障壁膜32及主導體膜33，於作為佈線開口部之開口部30、31內殘留導電性障壁膜32及主導體膜33，藉此，於由開口部(佈線槽)31與開口部(通路)30構成之佈線開口部內，形成由相對較薄之導電性障壁膜32與相對較厚之主導體膜33構成之佈線(第2層佈線)34。佈線34具有佈線部與通路部，上述佈線部係由埋入至開口部(佈線槽)31內之導電性障壁膜32與主導體膜33構成者，上述通路部係由埋入至開口部(通路)31內之導電性障壁膜32與主導體膜33構成者，佈線34之佈線部經過佈線34之通路部，與作為下層佈線之佈線20電性連接。

繼而，可以視需要，重複與圖13及圖14之步驟相同之步驟來形成第3層佈線以後之上層佈線，但此處省略該步驟之圖示及說明。

於本實施形態之半導體裝置中，如圖15等所示，於半導 體基板1之主面上，形成有包括如MISFETQn、Qp之MISFET之半導體元件，於形成有半導體元件(MISFETQn、Qp等)之半導體基板1之主面上，形成絕緣膜10、11(第1絕緣膜)。該絕緣膜11(第1絕緣膜)以填埋MISFET之閘極電極間(此處為閘極電極5a、5b間)之方式，形成於形成有如MISFET之半導體元件之半導體基板1的主面上。於絕緣膜10、11中形成有接觸孔12(第1開口部)，於接觸孔12內埋入有插塞13(第1導體部)。插塞13之底部與MISFET之源極區域、汲極區域或者閘極電極電性連接。於絕緣膜11上形成有絕緣膜14，於絕緣膜14上形成有絕緣膜15，於絕緣膜15上形成有絕緣膜16。絕緣膜14係Si(矽)原子數密度大於絕緣膜11之膜，其吸濕性低於絕緣膜11之吸濕性。絕緣膜11與絕緣膜15並不直接接觸，於絕緣膜11與絕緣膜15之間插入有絕緣膜14。於絕緣膜14、15、16中形成有開口部17(佈線開口部)，於開口部17內埋入有佈線20(第1佈線)。於開口部17之底部露出插塞13(之上表面)之至少一部分，佈線20與插塞13接觸並電性連接。佈線20由形成於半導體基板1之複數個佈線層中之最下層的佈線層構成。由於已對構成各絕緣膜10、11、14、15、16之材料作出了說明，故而此處省略該說明。

又，絕緣膜15係對絕緣膜16進行蝕刻以形成開口部17(佈線開口部)時之蝕刻阻止膜，較好的是能夠提高蝕刻選擇比之材料膜，絕緣膜16作為層間絕緣膜而發揮作用，因此較好的是能夠降低介電常數之材料膜。因此，較好的 是絕緣膜16之介電常數低於絕緣膜15之介電常數。又，於所製造之半導體裝置中，較好的是絕緣膜16之膜厚大於絕緣膜15之膜厚，且大於絕緣膜14之膜厚。使絕緣膜14、15、16中容易實現低介電常數化之絕緣膜16最厚，藉此，可有效地減小鄰接佈線20間之寄生電容。此處，絕緣膜14、15、16之各膜厚對應於與半導體基板1之主面垂直之方向上之膜厚。

其次，對本實施形態之效果進行更詳細之說明。

圖15係本發明人所研究出之第1比較例之半導體裝置之製造步驟中的要部剖面圖，其相當於本實施形態之圖12。圖16~圖18係本發明人所研究出之第2比較例之半導體裝置之製造步驟中的要部剖面圖，分別相當於本實施形態之圖6、圖7及圖12。

圖15之第1比較例與本實施形態不同，省略了絕緣膜14之形成，而於埋入有插塞13之絕緣膜11上形成作為蝕刻阻止膜之絕緣膜15及作為層間絕緣膜之絕緣膜16，於絕緣膜15、16中形成開口部17及填埋該開口部17之佈線20。除此以外，以與本實施形態同樣之方式製造。

本實施形態、第1比較例及第2比較例中，於半導體基板1之主面上形成如MISFETQn、Qp之半導體元件之後，於半導體基板1之主面上形成絕緣膜11來作為層間絕緣膜。如上文上述，較理想的是，使用埋入性良好之絕緣膜，來作為應以填埋閘極電極間之間隙之方式形成之絕緣膜11。因此，使用埋入性良好之如O₃ －TEOS氧化膜之利用熱CVD 法形成之絕緣膜、或如SOG膜之利用塗佈法形成之絕緣膜來作為絕緣膜11。然而，埋入性高之絕緣膜與利用電漿CVD法形成之絕緣膜相比，緻密性低而會使Si(矽)原子數密度變小，吸濕性變高，因此，水分含量容易於成膜階段中變高。尤其於使金屬矽化物層9為矽化鎳層之情形時，由於矽化鎳之耐熱性(約500℃)之限制，無法於形成絕緣膜11之後進行高溫(例如800℃以上)之退火(熱處理)，難以利用退火來改善絕緣膜11之吸濕性(使吸濕性降低)。因此，須於保持絕緣膜11之吸濕性高之狀態下進行後續步驟，於絕緣膜11上形成其他絕緣膜。

於圖15之第1比較例中，與本實施形態不同，於埋入有插塞13之絕緣膜11上形成作為蝕刻阻止膜之絕緣膜15，而不形成絕緣膜14，但如上文上述，若於絕緣膜15中使用碳化矽(SiC)系材料，則雖然可實現高蝕刻選擇比及低介電常數，但絕緣膜15之耐濕性變弱，容易由於吸濕而使電氣特性變差。

根據本發明人之研究可知，如圖15之第1比較例所示，若耐濕性低之絕緣膜15直接與水分含量容易變多之絕緣膜11接觸，則其界面(第1比較例中之絕緣膜11與絕緣膜15之界面)變為弱電性，即使銅佈線中之銅(Cu)不擴散，亦容易經由此界面而發生介質擊穿。即，可知，於圖15之以虛線包圍之部分101之絕緣膜11與絕緣膜15之界面上容易發生介質擊穿。

又，於圖15之第1比較例中，亦與本實施形態同樣地允 許開口部17與插塞13之對準偏差，對於插塞13中之插塞13c而言，僅上表面之一部分於開口部17之底部露出並與佈線20接觸，上表面之其他部分上覆蓋有絕緣膜15、16之積層膜。於該情形時，上述插塞13c與和連接於此插塞13c之佈線20a鄰接之佈線20b之間的距離，小於佈線20a與佈線20b之間隔(佈線20之最接近間隔)，從而容易於相接近之插塞13c與佈線20b之間發生介質擊穿。因此，根據本發明人之研究可知，於圖15之第1比較例中，於相接近之插塞13c與佈線20b之間，容易經由圖15之以虛線包圍之部分101之絕緣膜11與絕緣膜15之界面而發生介質擊穿。

因此，與第1比較例及本實施形態不同，亦考慮對作為蝕刻阻止膜之絕緣膜15使用耐濕性優良之氮化矽膜，但此時，絕緣膜之介電常數變高，會增大鄰接佈線20間之寄生電容。

又，與第1比較例及本實施形態不同，亦考慮省略形成作為蝕刻阻止膜之絕緣膜15。然而，若不形成作為蝕刻阻止膜之絕緣膜15，則有可能會由於蝕刻量之變動或佈線槽之圖案依存性而使佈線形成用之槽(開口部17)之深度產生變動，導致佈線電阻或佈線間容量之不均增大、或插塞13與佈線20之電性連接之可靠性下降，從而半導體裝置之製造良率下降。因此，較理想的是，於絕緣膜16下形成作為蝕刻阻止膜之絕緣膜15。

因此，考慮到如圖16之第2比較例所示，於形成有水分含量容易變多之絕緣膜11之後，於該絕緣膜11上，形成如 利用電漿CVD法形成之氧化矽膜之耐濕性高的絕緣膜114，繼而，於絕緣膜114、11、10中形成接觸孔112(相當於本實施形態之接觸孔12)。繼而，於第2比較例中，如圖17所示，形成埋入至接觸孔112中之插塞113(相當於本實施形態之插塞13)之後，如圖18所示，於埋入有插塞113之絕緣膜114上形成絕緣膜15、16，而不形成絕緣膜14，於絕緣膜15、16中形成開口部17及佈線20。因此，於本實施形態中，如圖12等所示，埋入有佈線20之開口部17形成(開口)在絕緣膜14、15、16中，與此相對，於第2比較例中，如圖18所示，埋入有佈線20之開口部17形成於絕緣膜15、16中，而不形成(開口)在絕緣膜114中。

於圖16~圖18之第2比較例中，於水分含量容易變多之絕緣膜11與耐濕性低之絕緣膜15之間，插入有耐濕性高之絕緣膜114，因而絕緣膜11不直接與絕緣膜15接觸。即，耐濕性低之絕緣膜15不與水分含量容易變多之絕緣膜11接觸。因此，可防止如上述圖15之第1比較例所示，絕緣膜11與絕緣膜15之界面變為弱電性而經由該界面發生介質擊穿。

然而，於圖16~圖18之第2比較例中，必須於絕緣膜10、11、114中形成接觸孔112並埋入插塞113。於本實施形態及圖15之第1比較例中，只要於絕緣膜10、11中形成接觸孔12即可，與此相比，於圖16~圖18之第2比較例中，由於在絕緣膜10、11、114中形成接觸孔112，故而接觸孔112之深度變深，變深程度與絕緣膜114之膜厚相當。而且， 於形成插塞113時之插塞113用導體膜(相當於本實施形態之主導體膜13b及導電性障壁膜13a)之研磨(CMP)步驟中，當由於研磨之選擇性較差而將絕緣膜114之上部一併削去時，為了如圖17所示，於絕緣膜11之整個面上殘留絕緣膜114，如圖16所示，必須預先使形成接觸孔112時之絕緣膜114之膜厚相當厚。又，即使考慮研磨之均勻性，為了如圖17所示，絕對不露出絕緣膜11之上表面，如圖16所示，必須預先使形成接觸孔112時之絕緣膜114之膜厚相當厚。

因此，與本實施形態及圖15之第1比較例之接觸孔12相比，第2比較例之接觸孔112之深度更深，且縱橫比更大。當於絕緣膜中形成接觸孔及插塞時，絕緣膜之膜厚越厚，接觸孔之深度越深(接觸孔之縱橫比越大)，則越有可能產生接觸孔之加工不良或向接觸孔內埋入插塞用導體膜之埋入不良。因此，與本實施形態或圖15之第1比較例相比，於形成接觸孔及插塞之絕緣膜之膜厚較大之圖16~圖18之第2比較例中，半導體裝置之製造良率下降。

與此相對，於本實施形態中，於絕緣膜10、11中形成接觸孔12，且於該接觸孔12內埋入插塞13。即，於本實施形態中，接觸孔12形成於絕緣膜10、11，而並不於絕緣膜14中形成接觸孔12。因此，與在絕緣膜10、11、114中形成接觸孔112之圖16~圖18之第2比較例相比，於本實施形態中，無需絕緣膜114，從而可使形成接觸孔12之絕緣膜之厚度(本實施形態中對應於絕緣膜10、11之總膜厚)變薄。因此，本實施形態中，於用以形成接觸孔12之乾式蝕刻步 驟中，可防止產生接觸孔12之形成不良，進而可防止產生向接觸孔12內埋入插塞用導體膜(導電性障壁膜13a及主導體膜13b)之埋入不良，從而可提高半導體裝置之製造良率。

又，本實施形態中，於埋入有插塞13之絕緣膜11上形成絕緣膜14，於絕緣膜14上形成絕緣膜15、16，於上述絕緣膜14、15、16中形成佈線開口部(開口部17)並埋入佈線20。如上文上述，絕緣膜11之水分含量容易變多，絕緣膜15之耐濕性低，而本實施形態中，於絕緣膜11與絕緣膜15之間插入有絕緣膜14，使絕緣膜11不與絕緣膜15接觸，因此，可防止水分含量容易變多之絕緣膜11直接與耐濕性低之絕緣膜15接觸。

而且，於本實施形態中，將插入至絕緣膜11與絕緣膜15之間之絕緣膜14，設為利用電漿CVD法形成之Si(矽)原子數密度大於絕緣膜11的膜，藉此，使絕緣膜14成為吸濕性低且耐濕性優良之絕緣膜。因此，利用與絕緣膜11相比Si(矽)原子數密度大且耐濕性優良之絕緣膜14，來覆蓋於水分含量容易變高之絕緣膜11上，藉此，絕緣膜11與絕緣膜14之界面不會變為弱電性，可防止經由絕緣膜11與絕緣膜14之界面而發生介質擊穿。又，於與絕緣膜11相比Si(矽)原子數密度大且吸濕性低之絕緣膜14上，形成耐濕性低之絕緣膜15，藉此，絕緣膜15與絕緣膜14之界面不會變為弱電性，可防止經由絕緣膜15與絕緣膜14之界面而發生介質擊穿。即，可防止形成變為弱電性而成為介質擊穿 路徑之界面(絕緣膜界面)。因此，可提高佈線20間之抗介質擊穿性，從而可提高佈線之可靠性，並提高半導體裝置之可靠性。

又，本實施形態中，如上文上述，即使由於開口部17與插塞13之對準偏差而使插塞13c與佈線20b之間小於佈線20之最接近間隔(佈線20a與佈線20b之間隔)，亦可藉由於絕緣膜11與絕緣膜15之間設置絕緣膜14，來防止於相接近之插塞13c與佈線20b之間形成弱電性的介質擊穿路徑，從而可提高插塞13c與佈線20b之間之抗介質擊穿性。因此，可提高具有插塞及佈線之半導體裝置之可靠性。又，由於可降低開口部17與插塞13之對準餘量，故而可實現半導體裝置之微細化或小型化。因此，若將本實施形態用於如下之半導體裝置，則效果更大，該半導體裝置如圖12等所示，允許開口部17與插塞13之對準偏差，且具有插塞13c，該插塞13c處於僅上表面之一部分於開口部17之底部露出並與佈線20接觸，而上表面之其他部分上由絕緣膜14(絕緣膜14、15、16之積層膜)所覆蓋著之狀態。此事項對於下述之實施形態2而言亦相同。

又，由於本實施形態可以提高插塞13與佈線20之間之介質擊穿強度(耐性)，故而若將本實施方式用於在最下層佈線(第1層佈線)中具有埋入佈線(此處為佈線20)之半導體裝置中，則效果較大。此事項對於下述之實施形態2而言亦相同。

又，本實施形態中，於絕緣膜11與絕緣膜15之間插入比 絕緣膜11更緻密且Si(矽)原子數密度更大之絕緣膜14，藉此，即使絕緣膜11中之Si(矽)原子數密度小、吸濕性高，亦可防止產生由此引起之不良狀況，因此，當絕緣膜11係Si(矽)原子數密度小之膜時，若使用本實施形態，則效果較大。因此，於利用熱CVD法形成絕緣膜11之情形(特別係絕緣膜11為O₃ －TEOS氧化膜之情形)及利用塗佈法形成絕緣膜11之情形(特別係絕緣膜11為SOG膜之情形)中之任一個情形時，絕緣膜11之埋入性高，但Si(矽)原子數密度小而容易使吸濕性變高，因而使用本實施形態(於絕緣膜11與絕緣膜15之間形成絕緣膜14)之效果較大。尤其，與如O₃ －TEOS氧化膜之利用熱CVD法形成之絕緣膜(氧化矽膜)相比，如SOG膜之利用塗佈法形成之絕緣膜(氧化矽膜)之Si(矽)原子數密度小而容易使吸濕性變高，因而若於使用如SOG膜之利用塗佈法形成之絕緣膜作為對絕緣膜11時，使用本實施形態(若於絕緣膜11與絕緣膜15之間形成絕緣膜14)，則上述效果極大。

又，於利用矽化鎳來構成金屬矽化物層9之情形時，由於矽化鎳之耐熱性(約500℃)之限制，無法於形成絕緣膜11之後進行溫度更高之退火(熱處理)，因而難以利用退火來改善絕緣膜11之吸濕性(使吸濕性降低)。然而，於本實施形態中，即使不利用高溫退火來改善絕緣膜11之吸濕性改善(使吸濕性降低)，亦可藉由於絕緣膜11與絕緣膜15之間插入絕緣膜14，來防止產生由於絕緣膜11之吸濕性高而引起之不良狀況。因此，若本實施形態用於利用矽化鎳來構 成金屬矽化物層9之情形時，則效果較大。此事項對於下述之實施形態2而言亦相同。

又，於本實施形態及下述之實施形態2中，對金屬矽化物層9形成於構成MISFET之源極或者汲極用之半導體區域之表面(上表面、上部)以及閘極電極的表面(上表面、上部)上之兩種情形進行了說明，但亦可用於金屬矽化物層9形成於上述兩個表面之其中一方上之情形。即，若本實施形態及下述實施形態2用於矽化鎳層(即由矽化鎳構成之金屬矽化物層9)形成於構成MISFET之源極或者汲極用之半導體區域之上表面上(表層部、上層部、上部)、或者閘極電極之上表面上(表層部、上層部、上部)的情形，則效果較大。

(實施形態2)圖19~圖23係本實施形態之半導體裝置之製造步驟中之要部剖面圖。至上述圖4之步驟為止，與上述實施形態1大致相同，因而此處省略其說明，現對接著上述圖4之步驟進行說明。

以與上述實施形態1同樣之方式進行至絕緣膜11之成膜步驟為止，獲得與上述圖4大致同樣之構造後，於本實施形態中，如圖19所示，於絕緣膜(第1絕緣膜)11上形成絕緣膜(第6絕緣膜)11a。絕緣膜11a由利用電漿CVD法形成之氧化矽膜構成。閘極電極5a、5b間由絕緣膜11埋入，因此，即使利用電漿CVD法來形成絕緣膜11a，埋入性亦不成問題。

其次，如圖20所示，使用CMP法等，對絕緣膜11、11a 之積層膜(第1積層膜)11b之上表面進行研磨而使之平坦化。此時，對絕緣膜11a進行CMP處理，直至絕緣膜11之一部分露出為止。藉此，研磨面(經研磨之積層膜11b之上表面)經平坦化而成為部分地露出絕緣膜11之狀態，即，成為絕緣膜11與絕緣膜11a均露出之狀態。

於經研磨而變平坦之積層膜11b之上表面中，部分地露出有絕緣膜11，其原因在於，於如圖4所示之形成絕緣膜11之階段中，反映底層形狀(閘極電極5a、5b及側牆7之凸形狀)，絕緣膜11之上表面並不平坦，於閘極電極5a、5b附近之區域向上突起成凸狀。因此，於如圖20所示對絕緣膜11a、11進行CMP處理之階段中，研磨面成為如下狀態：於閘極電極5a、5b附近之區域露出絕緣膜11，於其周圍(閘極電極間之區域)露出絕緣膜11a。

繼而，以與上述實施形態1大致相同之方式，如圖21(對應於上述實施形態1之圖7)所示，於絕緣膜10、11、11a(絕緣膜10及積層膜11b)中形成接觸孔12之後，於接觸孔12內形成插塞13。又，於本實施形態中，根據圖21亦可知，於與經研磨而變平坦之積層膜11b上表面之露出有絕緣膜11之部分重合之位置，亦形成有接觸孔12及填埋該接觸孔12之插塞13。對於形成於與積層膜11b上表面之露出有絕緣膜11之部分重合位置的插塞13，其上表面之至少一部分與絕緣膜11鄰接(接觸)。

此後之步驟與上述實施形態1相同。即，以與上述實施形態1相同之方式，如圖22(對應於上述實施形態1之圖8)所 示，於埋入有插塞13之積層膜11b(絕緣膜11、11a)之上表面上形成絕緣膜14，於絕緣膜14上形成絕緣膜15，於絕緣膜15上形成絕緣膜16，於絕緣膜16上形成抗蝕劑圖案RP1。關於絕緣膜14、15、16，由於與上述實施形態1相同，故而此處省略其說明。然後，以與上述實施形態1相同之方式，如圖23(對應於上述實施形態1之圖12)所示，於絕緣膜14、15、16中形成開口部17。此時，與上述實施形態1同樣地，首先對絕緣膜16進行蝕刻並使下層之絕緣膜15作為蝕刻阻止層而發揮作用，繼而，對絕緣膜15、14進行蝕刻，於絕緣膜14、15、16中形成開口部17。接著，與上述實施形態1同樣地，於開口部17內形成佈線20。

繼而，與上述實施形態1同樣地，形成絕緣膜22、23、24，開口部30、31及佈線34，但此處省略其圖示及說明。

於上述實施形態1中，於絕緣膜11(或者絕緣膜10、11之積層膜)中形成接觸孔12及插塞13，於埋入有插塞13之絕緣膜11之整個上表面上形成絕緣膜14。

與此相對，本實施形態中，形成上表面不平坦之絕緣膜11之後，於絕緣膜11上形成絕緣膜11a，對由絕緣膜11及絕緣膜11a構成之積層膜(第1積層膜)11b之上表面進行研磨而使之平坦化，於經平坦化之積層膜11b之上表面，使絕緣膜11部分地露出。繼而，於絕緣膜10及積層膜11b中形成接觸孔12並埋入插塞13，於埋入有插塞13之積層膜11b上形成絕緣膜14。

因此，於所製造之本實施形態之半導體裝置中，如圖23 所示，於半導體基板1之主面上形成有積層膜11b，該積層膜11b由絕緣膜11以及部分地形成於絕緣膜11之上部之絕緣膜11a構成，使積層膜11b之上表面平坦化，成為於積層膜11b之經平坦化之上表面部分地露出絕緣膜11的狀態，於此種積層膜11b中形成接觸孔12及插塞13。絕緣膜14形成於積層膜11b上。於(至少一部分)與積層膜11b上表面之露出有絕緣膜11之部分重合之位置，形成接觸孔12及填埋該接觸孔12之插塞13，該插塞13之上表面(之至少一部分)鄰接並接觸於絕緣膜11(即積層膜11b上表面之露出有絕緣膜11之部分)。

本實施形態中，於經研磨而變平坦之積層膜11b之上表面中部分地露出有絕緣膜11，積層膜11b之上表面由絕緣膜11之上表面及絕緣膜11a之上表面構成，因此，形成於積層膜11b之上表面上之絕緣膜14之下表面包括：與絕緣膜11之上表面接觸之區域、及與絕緣膜11a之上表面接觸之區域。與本實施形態不同，於省略絕緣膜14之形成之情形時，絕緣膜15之下表面與積層膜11b之上表面接觸，藉此，絕緣膜15之下表面產生與絕緣膜11之上表面接觸之區域、及與絕緣膜11a之上表面接觸之區域。如上述實施形態1中所作之說明，若絕緣膜15與絕緣膜11接觸，則其接觸界面會變為弱電性，容易經由該界面而發生介質擊穿，但本實施形態中，由於在積層膜11b之上表面與絕緣膜15之間形成有絕緣膜14，故而使絕緣膜15不與絕緣膜11接觸，從而可防止經由絕緣膜11與絕緣膜15之界面而發生介 質擊穿。因此，可提高佈線20間之抗介質擊穿性，從而可提高佈線之可靠性，並提高半導體裝置之可靠性。

又，於形成絕緣膜11、11a之後，當對由絕緣膜11、11a構成之積層膜11b之上表面進行研磨而使之平坦化時，與本實施形態不同，亦考慮到：於絕緣膜11露出之前結束CMP處理，不於經平坦化之積層膜11b之上表面中使絕緣膜11露出。然而，此時，絕緣膜11之上表面由絕緣膜11a所覆蓋，因此，雖然可防止由於絕緣膜11之水分含量容易變多而引起之不良狀況，但與上述圖16~圖18之第2比較例相同，將要形成接觸孔12之積層膜11b之厚度會變厚，其變厚程度與殘留於絕緣膜11之整個上表面上之絕緣膜11a之厚度相當。因此，接觸孔12之深度變深，接觸孔12之縱橫比變大，產生接觸孔12之加工不良或向接觸孔12內埋入插塞13用導體膜之埋入不良的可能性會變高。

與此相對，本實施形態中，於形成絕緣膜11、11a之後，當對由絕緣膜11、11a構成之積層膜11b之上表面進行研磨而使之平坦化時，進行CMP處理直至從研磨面部分地露出絕緣膜11為止，於經研磨而變平坦之積層膜11b之上表面中使絕緣膜11部分地露出。因此，與於絕緣膜11之整個上表面上殘留絕緣膜11a之情形相比，可減小將要形成接觸孔12之積層膜11b之厚度，因此，可使接觸孔12變淺並減小縱橫比，從而可防止產生接觸孔12之加工不良或向接觸孔12內埋入插塞13用導體膜之埋入不良。因此，可提高半導體裝置之製造良率。而且，與上述實施形態1同樣 地，本實施形態中，於埋入有插塞13之積層膜11b上形成絕緣膜14，藉此，可防止於經研磨而變平坦之積層膜11b之上表面中部分地露出絕緣膜11之不良狀況。

又，於形成絕緣膜11a前之絕緣膜11之上表面平坦，且於絕緣膜11之平坦面上形成有絕緣膜11a之情形時，當對由絕緣膜11、11a構成之積層膜11b之上表面進行研磨而使之平坦化時，容易成為於絕緣膜11之整個上表面上殘存有絕緣膜11a而使絕緣膜11完全未從研磨面露出之狀態、或者絕緣膜11a被全部除去而於整個面上露出絕緣膜11之狀態。因此，若將本實施形態用於形成絕緣膜11a之前之絕緣膜11上表面之平坦度較低的情形(例如，反映閘極電極5a、5b等之凹凸產生在絕緣膜11之上表面上之情形)，則效果較大，此時，若於絕緣膜11之不平坦之上表面上形成絕緣膜11a之後，對由絕緣膜11、11a構成之積層膜11b之上表面進行研磨而使之平坦化，則如上述圖20，絕緣膜11會部分地自研磨面露出。因此，本實施形態可用於利用熱CVD法來形成絕緣膜11之情形(例如，絕緣膜11為O₃ －TEOS氧化膜之情形)、及利用塗佈法來形成絕緣膜11之情形(例如，絕緣膜11為SOG膜之情形)中之任一個情形，尤其，若將本實施方式用於利用形成絕緣膜11a前之絕緣膜11上表面之平坦度容易變低的熱CVD法來形成絕緣膜11之情形(例如，絕緣膜11為O₃ －TEOS氧化膜之情形)，則效果更大。

又，如上述實施形態1及第1比較例中所作之說明，當由 於開口部17與插塞13之對準偏差而使插塞13c與佈線20b之間變近時，於相接近之插塞13c與佈線20b之間形成電性弱之介質擊穿路徑之可能性較高。因此，當接觸孔12及填埋該接觸孔12之插塞13僅形成於積層膜11b上表面之露出有絕緣膜11a之部分時(即，當不存在上表面與絕緣膜11接觸之插塞13時)，插塞13之上部(上表面)之周圍由絕緣膜11a所包圍而並非由絕緣膜11所包圍，因此不易於插塞13c與佈線20b之間產生介質擊穿。然而，如圖21等所示，若於與積層膜11b上表面之露出有絕緣膜11之部分重合之位置，形成接觸孔12及插塞13，則該插塞13之上表面之至少一部分鄰接並接觸於絕緣膜11，有可能會由於鄰接於該插塞13之絕緣膜11，於插塞13c與佈線20b之間形成電性弱之介質擊穿路徑。

與此相對，本實施形態中，即使如圖21所示，於與積層膜11b上表面之露出有絕緣膜11之部分重合之位置形成接觸孔12及插塞13，藉此使絕緣膜11鄰接於上述插塞13之上表面，亦會如圖22、圖23所示，於鄰接於上述插塞13之絕緣膜11上形成絕緣膜14，以不使絕緣膜15與絕緣膜11接觸。藉由設置絕緣膜14，可防止由於鄰接於插塞13c之絕緣膜11而於插塞13c與佈線20b之間形成電性弱之介質擊穿路徑。因此，於半導體裝置之製造步驟中，若將本實施形態用於如下情形，則效果更大，上述情形係指於與經研磨而變平坦之積層膜11b上表面之露出有絕緣膜11之部分重合的位置，形成接觸孔12及填埋該接觸孔12之插塞13之情 形，即，於半導體裝置中，絕緣膜11(即積層膜11b上表面之露出有絕緣膜11之部分)鄰接(接觸)於插塞13之上表面(之至少一部分)之情形。

以上，根據實施形態，對本發明人之發明進行了具體說明，當然本發明並不限定於上述實施形態，可於不偏離其宗旨之範圍內實施各種變更。

[產業上之可利用性]

本發明有效地適用於具有埋入佈線之半導體裝置及其製造技術。

1‧‧‧半導體基板

2‧‧‧元件分離區域

3a‧‧‧p型井

3b‧‧‧n型井

4‧‧‧閘極絕緣膜

5a、5b‧‧‧閘極電極

6a‧‧‧n^－ 型半導體區域

6b‧‧‧p^－ 型半導體區域

7‧‧‧側牆

8a‧‧‧n^＋ 型半導體區域

8b‧‧‧p^＋ 型半導體區域

9‧‧‧金屬矽化物層

10、11、11a‧‧‧絕緣膜

11b‧‧‧積層膜

12‧‧‧接觸孔

13、13c、13d‧‧‧插塞

13a‧‧‧導電性障壁膜

13b‧‧‧主導體膜

14、15、16‧‧‧絕緣膜

17‧‧‧開口部

18‧‧‧導電性障壁膜

19‧‧‧主導體膜

20‧‧‧佈線

21、22、23、24‧‧‧絕緣膜

30、31‧‧‧開口部

32‧‧‧導電性障壁膜

33‧‧‧主導體膜

34‧‧‧佈線

101‧‧‧部分

112‧‧‧接觸孔

113‧‧‧插塞

114‧‧‧絕緣膜

Qn、Qp‧‧‧MISFET

圖1係作為本發明一實施形態之半導體裝置之製造步驟中之要部剖面圖。

圖2係接著圖1之半導體裝置之製造步驟中之要部剖面圖。

圖3係接著圖2之半導體裝置之製造步驟中之要部剖面圖。

圖4係接著圖3之半導體裝置之製造步驟中之要部剖面圖。

圖5係接著圖4之半導體裝置之製造步驟中之要部剖面圖。

圖6係接著圖5之半導體裝置之製造步驟中之要部剖面圖。

圖7係接著圖6之半導體裝置之製造步驟中之要部剖面圖。

圖8係接著圖7之半導體裝置之製造步驟中之要部剖面圖。

圖9係接著圖8之半導體裝置之製造步驟中之要部剖面圖。

圖10係接著圖9之半導體裝置之製造步驟中之要部剖面圖。

圖11係接著圖10之半導體裝置之製造步驟中之要部剖面圖。

圖12係接著圖11之半導體裝置之製造步驟中之要部剖面圖。

圖13係接著圖12之半導體裝置之製造步驟中之要部剖面圖。

圖14係接著圖13之半導體裝置之製造步驟中之要部剖面圖。

圖15係第1比較例之半導體裝置之製造步驟中之要部剖面圖。

圖16係第2比較例之半導體裝置之製造步驟中之要部剖面圖。

圖17係接著圖16之第2比較例之半導體裝置之製造步驟中的要部剖面圖。

圖18係接著圖17之第2比較例之半導體裝置之製造步驟中的要部剖面圖。

圖19係作為本發明之其他實施形態之半導體裝置之製造步驟中的要部剖面圖。

圖20係接著圖19之半導體裝置之製造步驟中之要部剖面圖。

圖21係接著圖20之半導體裝置之製造步驟中之要部剖面圖。

圖22係接著圖21之半導體裝置之製造步驟中之要部剖面圖。

圖23係接著圖22之半導體裝置之製造步驟中之要部剖面圖。

1‧‧‧半導體基板

2‧‧‧元件分離區域

3a‧‧‧p型井

3b‧‧‧n型井

4‧‧‧閘極絕緣膜

5a、5b‧‧‧閘極電極

6a‧‧‧n^－ 型半導體區域

6b‧‧‧p^－ 型半導體區域

8a‧‧‧n^＋ 型半導體區域

8b‧‧‧p^＋ 型半導體區域

9‧‧‧金屬矽化物層

10、11、12‧‧‧接觸孔

13、13c、13d‧‧‧插塞

14、15、16‧‧‧絕緣膜

17‧‧‧開口部

20‧‧‧佈線

21、22、23、24‧‧‧絕緣膜

30、31‧‧‧開口部

32‧‧‧導電性障壁膜

33‧‧‧主導體膜

34‧‧‧佈線

Qn、Qp‧‧‧MISFET

Claims (44)

1. 一種半導體裝置，其包含：半導體基板；半導體元件，其形成於上述半導體基板之主面；第1絕緣膜，其形成於形成有上述半導體基板之上述半導體元件的上述主面上，且含有矽與氧；第1開口部，其形成於上述第1絕緣膜；第1導體部，其埋入於上述第1開口部內；第2絕緣膜，其含有矽與氧，上述第2絕緣膜具有直接形成於上述第1絕緣膜之上表面且與上述上表面直接接觸之部分；第3絕緣膜，其形成於上述第2絕緣膜上，且含有矽與碳；第4絕緣膜，其形成於上述第3絕緣膜上，且含有矽與氧；佈線開口部，其形成於上述第2絕緣膜、上述第3絕緣膜及上述第4絕緣膜；及第1佈線，其埋入於上述佈線開口部，且與上述第1導體部電性連接，上述第1佈線之下表面之至少一部分直接與上述第1絕緣膜之上述上表面接觸；其中，上述第2絕緣膜具有高於上述第1絕緣膜之Si原子數密度。
2. 如請求項1之半導體裝置，其中上述第1絕緣膜及上述第2絕緣膜含有矽與氧作為主成 分。
3. 如請求項1之半導體裝置，其中上述第1絕緣膜為氧化矽膜；且其中上述第2絕緣膜係氧化矽膜或氮氧化矽膜。
4. 如請求項1之半導體裝置，其中上述第1絕緣膜為03-TEOS氧化膜或SOG膜。
5. 如請求項1之半導體裝置，其中氫氟酸之蝕刻速度係上述第2絕緣膜小於上述第1絕緣膜。
6. 如請求項1之半導體裝置，其中上述第3絕緣膜為SiC膜、SiCN膜或SiCO膜。
7. 如請求項1之半導體裝置，其中上述第4絕緣膜為氧化矽膜、氮氧化矽膜、或者具有介電常數低於氧化矽膜的絕緣膜。
8. 如請求項1之半導體裝置，其中上述第3絕緣膜之氧含量低於矽含量。
9. 如請求項8之半導體裝置，其中上述第4絕緣膜之氧含量為矽含量以上。
10. 如請求項1之半導體裝置，其中上述第4絕緣膜之介電常數低於上述第3絕緣膜之介電常數。
11. 如請求項1之半導體裝置，其中上述第4絕緣膜含有矽、氧與氮。
12. 如請求項1之半導體裝置，其中 上述第4絕緣膜之膜厚大於上述第2絕緣膜之膜厚，且大於上述第3絕緣膜之膜厚。
13. 如請求項1之半導體裝置，其中上述第1開口部形成於上述第1絕緣膜，但未形成於上述第2絕緣膜。
14. 如請求項1之半導體裝置，其中上述半導體元件包含MISFET；且其中上述第1絕緣膜形成於上述半導體基板之上述主面上，以填埋上述MISFET與相鄰MISFET之閘極電極之間的間隙。
15. 如請求項1之半導體裝置，其中上述半導體元件更包含：MISFET；及矽化鎳層，其形成於上述MISFET之源極或汲極用之半導體區域之上表面上、或上述MISFET之閘極電極之上表面上。
16. 如請求項1之半導體裝置，其中複數個佈線層形成於上述半導體基板上；且其中上述第1佈線係包含於上述複數個佈線層中之最下層之佈線層。
17. 如請求項1之半導體裝置，其中上述第1導體部不含銅；且其中上述第2絕緣膜包含氧化矽膜。
18. 如請求項1之半導體裝置，其中 上述第1導體部含有銅；且其中上述第2絕緣膜包含氮氧化矽膜。
19. 如請求項1之半導體裝置，其中上述第1導體部之上表面之第1部分與上述第1佈線接觸，且上述上表面之第2部分由上述第2絕緣膜所覆蓋。
20. 如請求項1之半導體裝置，其中上述佈線開口部延伸至上述第1導體部之上表面。
21. 如請求項1之半導體裝置，其中上述第1開口部相對於上述佈線開口部偏移一距離。
22. 如請求項1之半導體裝置，其中上述第1導體部相對於上述第1佈線偏移一距離。
23. 如請求項1之半導體裝置，其中於平面觀察時，上述第2絕緣膜、上述第3絕緣膜及上述第4絕緣膜重疊上述第1導體之一部分。
24. 如請求項1之半導體裝置，其中更包含：第5絕緣膜，其形成於形成有上述半導體基板之上述半導體元件的上述主面上，且包含與上述第1絕緣膜不同的材料；其中上述第1絕緣膜形成於上述第5絕緣膜上；且其中上述第1開口部形成於包含上述第1絕緣膜及上述第5絕緣膜之積層膜。
25. 如請求項1之半導體裝置，其中於上述半導體基板之上述主面上形成有包含上述第1絕緣膜及部分地形成於上述第1絕緣膜上部的第六絕緣 膜的第1積層膜；其中上述第1積層膜之上表面被平坦化；其中上述第1開口部形成於上述第1積層膜；且其中上述第2絕緣膜形成於上述第1積層膜。
26. 如請求項25之半導體裝置，其中上述第1絕緣膜鄰接於上述第1導體部之上表面。
27. 一種半導體裝置，其包含：半導體基板；半導體元件，其形成於上述半導體基板之主面，具有源極區域、汲極區域及閘極電極；第1隔層，其形成於上述主面及上述半導體元件上，上述第1隔層具有含有矽與氧之第1絕緣層；插塞，其形成於上述第1隔層，且與上述源極區域、上述汲極區域或上述閘極電極電性連接；第2隔層，其形成於上述第1隔層上，上述第2隔層具有含有矽與氧之第2絕緣膜、含有矽與碳形成於上述第2絕緣膜上之第3絕緣膜、及含有矽與氧形成於上述第3絕緣膜上之第4絕緣膜；及佈線，其形成於上述第1隔層且與上述插塞電性連接，上述佈線具有與上述第1隔層之上表面及上述插塞之上表面接觸的下表面，其中，上述第2絕緣膜具有高於上述第1絕緣膜之Si原子數密度。
28. 如請求項27之半導體裝置，其中 上述第1絕緣膜為氧化矽膜；且其中上述第2絕緣膜係氧化矽膜或氮氧化矽膜。
29. 如請求項27之半導體裝置，其中上述第1絕緣膜為0₃ -TEOS氧化膜或SOG膜。
30. 如請求項27之半導體裝置，其中氫氟酸之蝕刻速度係上述第2絕緣膜小於上述第1絕緣膜。
31. 如請求項27之半導體裝置，其中上述第3絕緣膜為SiC膜、SiCN膜或SiCO膜。
32. 如請求項27之半導體裝置，其中上述第4絕緣膜為氧化矽膜、氮氧化矽膜、或者具有介電常數低於氧化矽膜的絕緣膜。
33. 如請求項27之半導體裝置，其中上述第4絕緣膜之介電常數低於上述第3絕緣膜之介電常數。
34. 如請求項27之半導體裝置，其中上述第4絕緣膜之膜厚大於上述第2絕緣膜之膜厚，且大於上述第3絕緣膜之膜厚。
35. 如請求項27之半導體裝置，其中上述半導體元件更包含：矽化鎳層，其形成於上述源極區域或上述汲極區域之上表面上、或上述閘極電極之上表面上。
36. 如請求項27之半導體裝置，其中上述插塞不含銅；且 其中上述第2絕緣膜包含氮氧化矽膜。
37. 如請求項27之半導體裝置，其中上述插塞含有銅；且其中上述第2絕緣膜包含氮氧化矽膜。
38. 一種半導體裝置之製造方法，其特徵在於包括下述步驟：(a)準備半導體基板；(b)於上述半導體基板之主面上形成半導體元件；(c)於上述半導體基板之形成有上述半導體元件之上述主面上，形成含有矽與氧之第1絕緣膜；(d)於上述第1絕緣膜中形成第1開口部；(e)形成埋入於上述第1開口部內之第1導體部；(f)於埋入有上述第1導體部之上述第1絕緣膜上，形成含有矽與氧之第2絕緣膜；(g)於上述第2絕緣膜上，形成含有矽與碳之第3絕緣膜；(h)於上述第3絕緣膜上，形成含有矽與氧之第4絕緣膜；(i)對上述第4絕緣膜進行蝕刻，於上述第4絕緣膜中形成佈線開口部；(j)對上述佈線開口部底部之上述第3絕緣膜及上述第2絕緣膜進行蝕刻，於上述佈線開口部之底部使上述第1導體部之上表面之至少一部分露出；以及(k)形成埋入於上述佈線開口部內且與上述第1導體部電性連接之第1佈線；且上述第2絕緣膜係Si原子數密度大於上述第1絕緣膜之膜。
39. 如請求項38之半導體裝置之製造方法，其中於上述(i)步驟中，將上述第3絕緣膜作為蝕刻阻止層來對上述第4絕緣膜進行蝕刻，於上述第4絕緣膜中形成佈線開口部。
40. 如請求項39之半導體裝置之製造方法，其中於上述(c)步驟中，使用熱CVD法或者塗佈法來形成上述第1絕緣膜，於上述(f)步驟中，使用電漿CVD法來形成上述第2絕緣膜。
41. 如請求項40之半導體裝置之製造方法，其中上述第1絕緣膜係O₃ -TEOS氧化膜或者SOG膜，上述第2絕緣膜係氧化矽膜或者氮氧化矽膜，上述第3絕緣膜係SiC膜、SiCN膜或者SiCO膜，上述第4絕緣膜係氧化矽膜、氮氧化矽膜、或者具有介電常數低於氧化矽膜之絕緣膜。
42. 如請求項40之半導體裝置之製造方法，其中上述第1佈線係形成於上述半導體基板上之複數個佈線層中之最下層之佈線層。
43. 如請求項40之半導體裝置之製造方法，其中於上述(c)步驟中形成之上述第1絕緣膜之上表面並不平坦，於上述(c)步驟後上述(d)步驟前，更包括下述步驟：(c1)於上述第1絕緣膜上形成第6絕緣膜；以及(c2)對包含上述第1及第6絕緣膜之第1積層膜之上表面進行研磨，使其平坦化，於經平坦化之上述第1積層膜之上表面中使上述第1絕緣膜部分地露出；於上述(d)步驟中，於上述第1積層膜中形成上述第1開口部；於上述(f)步驟中，於埋入有上述第1導體部之上述第1積層膜上形成上述第2絕緣膜。
44. 如請求項43之半導體裝置之製造方法，其中於上述(d)步驟中，於與上述第1積層膜之上表面之上述第1絕緣膜露出之部分重合的位置，形成上述第1開口部。