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TWI445173B - 半導體裝置及其製備方法 - Google Patents

半導體裝置及其製備方法 Download PDF

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TWI445173B
TWI445173B TW099119030A TW99119030A TWI445173B TW I445173 B TWI445173 B TW I445173B TW 099119030 A TW099119030 A TW 099119030A TW 99119030 A TW99119030 A TW 99119030A TW I445173 B TWI445173 B TW I445173B
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layer
region
epitaxial layer
semiconductor
conductivity type
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Application number
TW099119030A
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English (en)
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TW201101497A (en
Inventor
Hamza Yilmaz
Xiaobin Wang
Anup Bhalla
John Chen
Hong Chang
Original Assignee
Alpha & Omega Semiconductor
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Priority claimed from US12/484,170 external-priority patent/US8299494B2/en
Priority claimed from US12/484,166 external-priority patent/US7910486B2/en
Application filed by Alpha & Omega Semiconductor filed Critical Alpha & Omega Semiconductor
Publication of TW201101497A publication Critical patent/TW201101497A/zh
Application granted granted Critical
Publication of TWI445173B publication Critical patent/TWI445173B/zh

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

半導體裝置及其製備方法
本發明是關於奈米管垂直溝道金屬氧化物矽場效應管半導體裝置，尤其是通過側壁外延層製備奈米管垂直溝道金屬氧化物矽場效應管裝置的過程。此外，本發明涉及電荷平衡功率裝置中的邊緣終端結構。
金屬氧化物矽場效應管裝置是通過各種橫向的和垂直的結構形成的。橫向金屬氧化物矽場效應管裝置雖然具有很快的轉換速度，但卻不如垂直金屬氧化物矽場效應管密集。垂直金屬氧化物矽場效應管裝置可用於製備電晶體的高密度陣列，但典型的垂直金屬氧化物矽場效應管卻具有很大的柵漏電容(Cgd)以及漏源電容(Cds)。因此，垂直金屬氧化物矽場效應管裝置的轉換速度更低。遮罩柵極結構電晶體的柵漏電容(Cgd)較低，但是由於柵極氧化物和N-漂流區重迭部分的非自校準特性，遮罩柵極結構電晶體裝置增大了漏源“導通”阻抗(Rdson)的變化範圍。此外多晶矽電極、多晶矽層間介質(IPD)以及溝道刻蝕(側壁角)單位階躍過程，使遮罩柵極結構電晶體的加工工藝變得複雜而且昂貴。而且，輸出電容和遮罩柵極多晶矽阻抗的增加，會降低遮罩柵極結構電晶體的轉換速度。
藤島昭發明的美國專利5,981,996提出了一種垂直溝道金屬氧化物矽場效應管裝置，通過傾斜離子注入，並用熱處理進行擴散，將N- 型漏極漂流區形成在溝道的側壁上。通過離子注入和擴散，形成的N-型漏極漂流區具有濃度梯度。也就是說，摻雜濃度在整個漏極漂流區並不均勻分佈，在漏極漂流區的水準與豎直方向上變化。
本發明涉及一種半導體裝置，該半導體裝置通過形成具有均勻摻雜濃度的漂流區，可改善電晶體的電荷平衡效應，並提高擊穿電壓特性；通過一個延伸到重摻雜襯底中的介質填充溝道，提高了轉換速度，降低了柵漏電容Cgd等寄生電容，改善了電晶體裝置的轉換性能。
為了達到上述目的，本發明提供了一種半導體裝置，其包含：一個第一導電類型的第一半導體層，其包含若干個形成在第一半導體層的頂面中的溝道，這些溝道在第一半導體層中形成臺面結構；一個第二導電類型的第二半導體層，其位於第一半導體層的底面上；一個形成在溝道側壁上的第一導電類型的第一外延層，第一外延層至少覆蓋第一半導體層中臺面結構的側壁；一個形成在第一外延層上的第二導電類型的第二外延層，該第二外延層電連接到第二半導體層上；一個形成在溝道中的第一介質層，其緊鄰第二外延層，所述的第一介質層至少填充部分溝道；一個形成在第一介質層上方的至少一個第一溝道的側壁上的柵極介質層；一個形成在第一介質層上方以及緊鄰所述的柵極介質層的第一溝道中的柵極導電層， 其中，第一外延層和第二外延層沿溝道的側壁構成平行摻雜區，第一外延層和第二外延層各自具有均勻一致的摻雜濃度，第二外延層具有第一厚度和第一摻雜濃度，第一外延層和第一半導體層的臺面結構均具有第二厚度和第二平均摻雜濃度，選取合適的第一和第二厚度，以及第一摻雜濃度和第二平均摻雜濃度，以便在實際運行中獲得電荷平衡。
本發明提供了一種半導體裝置，其包含：一個承載有源裝置的有源區以及一個在有源區周圍的截止區，其中截止區含有一個截止晶胞的陣列，從與有源區的交界面處的第一個截止晶胞一直到最後一個截止晶胞。每個截止晶胞都含有一個第一半導體層的臺面結構，第一外延層形成在它的側壁上，第二外延層形成在第一外延層上，其中臺面結構位於僅用第一介質層，而非柵極導電層填充的溝道周圍；一個第一導電類型的第一區，形成在臺面結構的頂面上，並電連接到第一外延層和第一半導體層上；以及一個第二導電類型的第二區，形成在臺面結構的頂面上，並電連接到第二外延層上，在臺面結構中，第二區與第一區相隔開來，第二區形成在除最後一個截止晶胞以為的每個截止晶胞中。第一截止晶胞的第一區電連接到該半導體裝置的源極或發射極電位，最後一個截止晶胞的第二區電連接到該半導體裝置的漏極或集電極電位，或漏極附近、或集電極電位。截止晶胞其餘的第二區電連接到陣列中的下一個截止晶胞的第一區上。還可選擇，將第一場板置於最後一個截止晶胞和漏極/集電極電位之間。如果使用場板的話，最後一個截止晶胞也要含有一個第二導電類型的第二區。
本發明還提供了一種半導體裝置，其包含：一個第一導電類型的第一半導體層，其含有形成在第一半導體層頂面中的 多個溝道，這些溝道在第一半導體層中構成臺面結構；一個第二導電類型的第二半導體層，位於第一半導體層的底面上；一個形成在溝道側壁上的第二導電類型的第二外延層，至少覆蓋第一半導體層的臺面結構的側壁；一個形成在溝道中的第一介質層，其緊鄰第二外延層，該第一介質層至少填充部分溝道；一個形成在第一介質層上方的至少一個第一溝道側壁上的柵極介質層；一個形成在第一介質層上方以及緊鄰柵極介質層的第一溝道中的柵極導電層，其中，第二外延層沿溝道側壁形成平行摻雜區，第二外延層具有均勻一致的摻雜濃度，第二外延層具有第一厚度和第一摻雜濃度，並且第一半導體層的臺面結構具有第二厚度和第二摻雜濃度，選取合適的第一和第二厚度以及第一摻雜濃度和第二摻雜濃度，以獲得電荷平衡；並且其中所述的半導體裝置是由一個承載有源裝置的有源區以及一個有源區周圍的截止區構成的，截止區包含一個截止晶胞陣列，從與有源區相介面的第一個截止晶胞，一直到最後一個截止晶胞，每一個截止晶胞都含有：一個第一半導體層的臺面結構，具有形成在其側壁上的第二外延層，其中，該臺面結構位於用第一介質層而非柵極導電層填充的溝道近鄰；一個形成在臺面結構頂面中的第一導電類型的第一區，電連接到第一半導體層上；以及一個形成在臺面結構頂面中的第二導電類型的第二區，電連接到第二外延層，第二區遠離臺面結構中的第一區，並且形成在除最後一個截止晶胞以 外的每一個截止晶胞中，其中，第一個截止晶胞的第一區電連接到半導體裝置的源極或發射極電勢上，最後一個截止晶胞的第二外延層電連接到半導體裝置的漏極或集電極電勢上，或者漏極或集電極電勢附近，其餘的截止晶胞的第二區分別電連接到陣列中其下一個截止晶胞的第一區上。
本發明還提供了一種半導體裝置的製備方法，該方法包含：在第一導電類型的第一半導體層的頂面上，形成若干個溝道，這些溝道在第一半導體層中形成臺面結構；在第一半導體層的表面上通過外延生長形成一個第二導電類型的第一外延層，至少覆蓋溝道的側壁；在溝道中製備第一介質層，其中第一介質層至少填充了部分溝道；在第一介質層上方以及緊鄰第一外延層的至少一個第一溝道的側壁上，形成一個柵極介質層；在第一溝道中形成一個柵極導電層，其中柵極導電層位於第一介質層上方以及緊鄰柵極介質層；以及在第一半導體層的底面上，製備一個第二導電類型的第二半導體層，其中第一外延層電連接到此第二半導體層上，其中，第一外延層沿溝道的側壁排列，並且具有均勻的摻雜濃度，第一外延層具有第一厚度以及第一摻雜濃度，第一半導體層的臺面結構在水準方向上具有第二厚度以及第二摻雜濃度，選取合適的第一和第二厚度以及第一和第二摻雜濃度，以便在實際運行中獲得電荷平衡。
在其他實施例中，可以使用上述形成N-外延層/P-外延層奈 米管結構的製作工藝，來製備溝道金屬氧化物矽場效應管裝置、絕緣柵雙極電晶體裝置、肖特基二極體以及P-N結二極體。
本發明提供的半導體裝置的主要特點是，利用外延工藝製備奈米管區域，以獲得均勻一致的摻雜濃度。製備溝道側壁漂流區的傳統工藝是，使用離子注入，隨後退火和擴散，這會導致漂流區帶有濃度梯度。通過形成具有均勻摻雜濃度的漂流區，可改善電晶體的電荷平衡效應，並提高擊穿電壓特性。此外，本發明所述的半導體裝置是形成奈米管之後，利用低溫工藝形成的，因此避免了奈米管區域的向外擴散。傳統的製備工藝採用高溫制程，例如高達1100℃，這將導致形成奈米管區域的薄外延層向外擴散。
另外，本發明所述的半導體裝置，通過一個延伸到重摻雜襯底中的介質填充溝道，提高了轉換速度。通過這種方法，降低了柵漏電容Cgd等寄生電容，改善了電晶體裝置的轉換性能。以這種方式，本發明所述的半導體裝置結構，能夠在獲得僅僅依靠垂直電晶體結構才能實現的高密度優點的同時，還實現了橫向金屬氧化物矽電晶體的高轉換速度的優勢。
閱讀下文的詳細說明以及附圖後，將更好地掌握本發明。
200‧‧‧N-型垂直溝道金屬氧化物矽場效應管裝置
118、218、318‧‧‧多晶矽柵極電極
116、216、1216、1316、1516‧‧‧柵極氧化層
112、212、312、606、1512‧‧‧溝道
110、210、310、410、510、610、1210、1310‧‧‧薄N-型外延層
208、308、408、608、1208、1308‧‧‧薄P-型外延層
202‧‧‧N++襯底
104、204、304、404、504‧‧‧P-臺面結構-外延層
120、220、320、620‧‧‧P-本體區
230‧‧‧源極電極
124、224、624、1524‧‧‧P+本體接觸區
122、222、322、622、1522‧‧‧N+源極區
226‧‧‧介質層
102、202‧‧‧N++襯底
113、213‧‧‧氧化層
114、214、692‧‧‧點線圓
126、226‧‧‧沉積介質層
BPSG‧‧‧有硼磷的矽玻璃層
線550‧‧‧電場沿納米管漏極漂流區的長度方向分佈
線552‧‧‧電場在P-臺面結構外延層中的分佈
線554‧‧‧電場沿多晶矽柵極和氧化物填充的溝道方向分佈
300、680、780、IGBT‧‧‧絕緣柵雙極電晶體裝置
330、334、630‧‧‧金屬層
326、626‧‧‧含有硼酸的矽玻璃
316、616‧‧‧柵極介質
302‧‧‧N-型緩衝層
332‧‧‧P+內部發射極區
400‧‧‧肖特基二極體
440、442、542‧‧‧金屬層
446‧‧‧肖特基結
424、520、627‧‧‧淺P+陽極接觸區
438‧‧‧淺P-摻雜區
402、502、1502‧‧‧N+襯底
500‧‧‧P-N結二極體
540‧‧‧歐姆金屬層
546‧‧‧P-N結
604‧‧‧P-型單晶矽襯底
612‧‧‧二氧化矽
618‧‧‧多晶矽層
600‧‧‧氧化物矽電晶體
660‧‧‧N+摻雜層
664‧‧‧底部鍍金屬
662‧‧‧P+摻雜層
661‧‧‧N+層
663‧‧‧P+層
800、900‧‧‧半導體裝置
801b、1555‧‧‧垂直N型金屬氧化物矽電晶體
801a、1001a‧‧‧絕緣柵雙極電晶體裝置
MOSFET‧‧‧金屬氧化物場效應管
901b‧‧‧肖特基二極體
901a‧‧‧N型金屬氧化物矽電晶體
1001b‧‧‧P-N結二極體
604、1204、1304、1504、1504a、1504b、1804‧‧‧P-臺面結構
1180‧‧‧薄遮罩氧化層
1182、1563‧‧‧N+區
1184‧‧‧虛線
1200、1300‧‧‧電晶體陣列
1201、1301‧‧‧電晶體晶胞
1218、1318、1518‧‧‧多晶矽柵極
1400‧‧‧晶片
1452、1552、1752、1952‧‧‧截止區
1454‧‧‧源極金屬接頭
1456‧‧‧柵極金屬接頭
1450、1550、1750‧‧‧有源區
1500‧‧‧有源半導體裝置的積體電路
1530‧‧‧源極電極
1560、1860‧‧‧P-摻雜區
1562、1862‧‧‧N-摻雜區
1561‧‧‧P+區
1573‧‧‧金屬接頭
1572‧‧‧金屬互聯接頭
1554、1554a、1554b‧‧‧截止晶胞
1508、1508a、1508b、1810‧‧‧P-外延層奈米管
1510、1510a、1510b、1910‧‧‧N-外延層奈米管
VPT‧‧‧穿通電壓
1612‧‧‧曲線
1700、1800、1900‧‧‧積體電路
1754‧‧‧截止環
1880、1808‧‧‧P-型植入區
第1圖表示依據本發明的第一實施例，一種垂直溝道金屬氧化物矽場效應管裝置的剖面圖。
第2圖表示依據本發明的第二實施例，一種垂直溝道金屬氧化物矽場效應管裝置的剖面圖。
第3(a)圖至第3(h)圖表示依據本發明的一個實施例，如第1圖所示的垂直溝道金屬氧化物矽場效應管裝置製備工藝的剖面圖。
第4(a)圖至第4(d)圖表示依據本發明的一個實施例，如第2圖所示的垂直溝道金屬氧化物矽場效應管裝置製備工藝的剖面圖。
第5圖表示在耗盡狀態下，沿如第1圖所示的N型金屬氧化物半導體電晶體的奈米管漏極漂流區，電場分佈的模擬結果。
第6圖表示依據本發明的一個實施例，一種絕緣柵雙極電晶體裝置的剖面圖。
第6(a)圖表示一種絕緣柵雙極電晶體裝置的電路符號。
第7圖表示依據本發明的一個實施例，一種肖特基二極體的剖面圖。
第7(a)圖表示一種肖特基二極體的電路符號。
第8圖表示依據本發明的一個實施例，一種P-N結型二極體的剖面圖。
第8(a)圖表示一種P-N結型二極體的電路符號。
第9(a)圖至第9(k)圖表示依據本發明的一個可選實施例，一種垂直溝道金屬氧化物矽場效應管裝置以及一種絕緣柵雙極電晶體裝置的製備工藝的剖面圖。
第9(f1)圖至第9(l1)圖表示依據本發明的一個可選實施例，一種垂直溝道金屬氧化物矽場效應管裝置以及一種絕緣柵雙極電晶體裝置的製備工藝的剖面圖。
第10圖表示依據本發明的一個實施例，採用如第9(a)圖至第9(k)圖所示的工藝，製備一種集成N-型絕緣柵雙極電晶體的垂直N型金屬氧化物矽場效應管裝置的剖面圖。
第11(a)圖表示如第10圖所示的集成金屬氧化物矽場效應管和絕緣柵雙極電晶體裝置的等效電路圖。
第11(b)圖表示如第11(a)圖所示的金屬氧化物矽場效應管和絕緣柵雙極電晶體裝置的操作時間表。
第12圖表示依據本發明的一個實施例，採用如第9(a)圖至第9(e)圖以及第9(f1)圖至第9(l1)圖所示的工藝製備的集成肖特基二極體的垂直N型金屬氧化物矽電晶體的剖面圖。
第13圖表示如第12圖所示的集成金屬氧化物矽場效應管以及肖特基二極體的等效電路圖。
第14圖表示依據本發明的一個實施例，如第9(a)圖至第9(k)圖所示的工藝製備的集成P-N型二極體的絕緣柵雙極電晶體裝置的剖面圖。
第15圖表示如第14圖所示的基成絕緣柵雙極電晶體以及P-N結型二極體的等效電路圖。
第16(a)圖至第16(b)圖表示依據本發明的一個實施例，用於製備垂直溝道金屬氧化物矽場效應管裝置的可選工藝。
第17圖表示依據本發明的一個實施例，一種六角形電晶體晶胞陣列的俯視圖。
第18圖表示依據本發明的一個實施例，一種方形電晶體晶胞陣列的俯視圖。
第19圖表示依據本發明的一個實施例，一種含有有源區和截止區的功率半導體裝置的積體電路(晶片)的俯視圖。
第20圖表示依據本發明的一個實施例，一種截止結構的俯視圖，其中 截止結構作為使用雙奈米管工藝製成的含有有源裝置的積體電路的一部分。
第21圖表示依據本發明的一個實施例，如第20圖所示的截止結構沿A-A’線方向上的剖面圖。
第22圖表示依據本發明的一個實施例，如第20圖所示的截止結構沿B-B’線方向上的剖面圖。
第23圖表示依據本發明的一個實施例，電壓與截止結構的截止晶胞性質關係曲線。
第24圖為一個積體電路的俯視圖，表示依據本發明的一個可選實施例，一種截止結構的有源區和第一終止環之間的交界面。
第25圖表示依據本發明的一個第一可選實施例，一種截止結構的俯視圖，其中截止結構作為使用雙奈米管工藝製成的含有有源裝置的積體電路的一部分。
第26圖表示依據本發明的一個第二可選實施例，一種截止結構的剖面圖，其中截止結構作為使用雙奈米管工藝製成的含有有源裝置的積體電路的一部分。
第27圖表示依據本發明的一個第三可選實施例，一種截止結構的剖面圖，其中截止結構作為使用雙奈米管工藝製成的含有有源裝置的積體電路的一部分。
第28圖表示依據本發明的一個第四可選實施例，一種截止結構的剖面圖，其中截止結構作為使用單奈米管工藝製成的含有有源裝置的積體電路的一部分。
第29圖表示依據本發明的一個實施例，一種截止結構的一個末端截止晶胞的剖面圖，其中截止結構作為使用雙奈米管工藝製成的含有有源裝置的積體電路的一部分。
按照本發明的思路，一種形成在帶有介質填充溝道的半導體層中的垂直溝道金屬氧化物矽場效應管裝置，含有一個具有亞微米至幾微米厚度的薄外延層(“奈米管”)，此外延層形成在溝道的側壁上，作為漏極漂流區。因此，該漏極漂流區的摻雜濃度是均勻一致的。漏極漂流區中均勻的摻雜結構有助於電晶體的電荷平衡，因而提高了電晶體的擊穿電壓。奈米管外延層的厚度是所需的閉鎖電壓等級的函數。對於一個30V的裝置來說，奈米管的厚度為亞微米。對於一個600V的裝置，奈米管的厚度大約為幾微米。
在另一個實施例中，垂直溝道金屬氧化物矽場效應管裝置包含一個形成在溝道側壁上的第一薄外延層，以及一個形成在第一外延層上具有相反導電類型的第二薄外延層。第二外延層形成漏極漂流區，並且兩個外延層(“雙奈米管”)皆有均勻的摻雜濃度。第一外延層均勻的摻雜濃度進一步改善了電晶體中的電荷平衡，即使在更高的擊穿電壓下，也能確保電荷平衡。在其他實施例中，使用含有第一和第二薄外延層的基本垂直溝道金屬氧化物矽場效應管結構，可以製備絕緣柵雙極電晶體、肖特基二極體以及P-N結型二極體。
本發明的垂直溝道金屬氧化物矽場效應管裝置，利用奈米管的理念，實現了低導通狀態電阻(A*Rdson)，在溝道的側壁上形成一個電 荷平衡的漂流區(“奈米管”)。此外，使用外延層製備奈米管漂流區，以確保均勻一致的摻雜濃度。由於奈米管非常的薄，因此必須使用高度可控的方法，緩慢地外延生長奈米管，以便達到所要求的均勻摻雜濃度。漂流區均勻的高摻雜濃度降低了電晶體的導通電阻，同時，高度可控的電荷平衡可確保整個漂流區在水準方向上耗盡，最終獲得高擊穿電壓。
在可選實施例中，具有相反的導電類型的第二奈米管區，位於奈米管漂流區的旁邊。第二奈米管區也是通過外延層形成的，以使摻雜濃度均勻一致。在傳統裝置中，垂直溝道金屬氧化物矽場效應管形成在基極半導體層中，基極半導體層本身具有摻雜濃度變化。由於耗盡狀態下整個區域中的電場並不均勻分佈，而且也無法達到電荷平衡，因此這種變化會影響電晶體的擊穿特性。在本發明所述的垂直溝道金屬氧化物矽場效應管裝置中，奈米管漂流區位於奈米管本體區旁邊，它們的摻雜濃度都是均勻一致的。因此，奈米管漂流區和奈米管本體區可以在均勻電場分佈下同樣耗盡，以便獲得高擊穿電壓的性質。奈米管本體區和奈米管漂流區形成在基極半導體層上，基極半導體層的摻雜濃度很低，因此它對於電荷平衡的貢獻微乎其微--也就是說，基極半導體層本身所具有的摻雜變化對電荷平衡的影響是可以忽略的。
本發明所述的垂直溝道金屬氧化物矽場效應管裝置的主要特點是，利用外延工藝製備奈米管區域，以獲得均勻一致的摻雜濃度。製備溝道側壁漂流區的傳統工藝是，使用離子注入，隨後退火和擴散，這會導致漂流區帶有濃度梯度。通過形成具有均勻摻雜濃度的漂流區，可改善電晶體的電荷平衡效應，並提高擊穿電壓特性。此外，本發明所述的垂直 溝道金屬氧化物矽場效應管裝置是形成奈米管之後，利用低溫工藝形成的，因此避免了奈米管區域的向外擴散。傳統的製備工藝採用高溫制程，例如高達1100℃，這將導致形成奈米管區域的薄外延層向外擴散。依據本發明的一個實施例，利用低溫製備工藝，例如在1000℃甚至更低的溫度下，製成的垂直溝道金屬氧化物矽場效應管裝置，形成奈米管區域的薄外延層不會向外擴散，而是仍然嚴格定義摻雜區。
本發明所述的垂直溝道金屬氧化物矽場效應管裝置可適用於20V至1200V的擊穿電壓。對於20V至100V的擊穿電壓，可採用單奈米管漂流區結構。如果擊穿電壓為100V甚至更高，可採用雙奈米管結構，以便在耗盡區獲得均勻的電場分佈。
另外，本發明所述的垂直溝道金屬氧化物矽場效應管裝置，通過一個延伸到重摻雜襯底中的介質填充溝道，提高了轉換速度。通過這種方法，降低了柵漏電容Cgd等寄生電容，改善了電晶體裝置的轉換性能。以這種方式，本發明所述的垂直溝道金屬氧化物矽場效應管裝置結構，能夠在獲得僅僅依靠垂直電晶體結構才能實現的高密度優點的同時，還實現了橫向金屬氧化物矽電晶體的高轉換速度的優勢。
第1圖表示依據本發明的一個第一實施例，一種垂直溝道金屬氧化物矽場效應管裝置的剖面圖。參見第1圖，一個N-型垂直溝道金屬氧化物矽場效應管裝置(“N型金屬氧化物矽電晶體”)100，形成在一個並聯電晶體晶胞101a和101b的陣列中。使用所需要的一定數量的電晶體晶胞形成陣列，以獲得一個具有一定擊穿電壓和Rdson(漏源“導通”電阻)特性的N型金屬氧化物矽電晶體100。電晶體陣列可以是一維陣列或二維 陣列，這主要取決於所包括的電晶體晶胞的數量。例如，一個條紋晶胞結構可以使用一維陣列，一個六角形晶胞結構可以使用二維陣列，下文還將進一步詳細敍述。
N型金屬氧化物矽電晶體100形成在一個摻雜濃度相當高的N++襯底102上。N++襯底102作為電晶體的漏極電極。氧化物填充的溝道112形成在P-型外延(P-臺面結構-外延)層104中。氧化物填充的溝道112中的厚氧化層，將柵極118從漏極中解耦，這就降低了柵漏電容Cgd，並提高了電晶體的轉換速度。形成在氧化物填充的溝道112上的薄N-型外延層110(“奈米管”)，在電晶體110中起N-型漏極漂流區的作用。多晶矽柵極118形成在緊鄰柵極氧化層116的溝道中，柵極氧化層116位於氧化物填充的溝道112的側壁上。P-型本體區120形成在P-臺面結構-外延層104中，並幾乎延伸到多晶矽柵極118的底部邊緣處。N+源極區122以及P+本體接觸區124形成在P-臺面結構-外延層104的頂部。N+源極區122僅僅延伸到多晶矽柵極118的頂部邊緣。含有硼磷的矽玻璃層(BPSG)126覆蓋了整個結構，並且在N+源極區122和P+本體接觸區124處製作開口，以便形成源極接觸電極130，使電接觸到電晶體100的源極和本體上。
因此，利用薄N-外延層110製成的N型金屬氧化物矽電晶體100的漏極漂流區，具有亞微米至幾微米的厚度以及均勻一致的摻雜濃度。在一個實施例中，N-外延層110的厚度小於1μm。例如，在一個實施例中，N-外延層110的厚度約為100nm。對於低壓應用裝置(30V左右)，奈米管外延層的寬度或厚度大約在0.05-0.2μm的範圍內。對於中壓應用裝置(60-200V)，奈米管外延層的寬度或厚度大約在0.1-0.2μm的範圍內。對 於高壓應用裝置(200V以上)，奈米管外延層的寬度或厚度大約在0.2-2μm的範圍內。每種電壓水準的奈米管最佳厚度，在一定程度上取決於所用的外延生長工藝。隨著外延生長技術的改進，最佳厚度也可以變化。
在實際工作中，當N型金屬氧化物矽電晶體100處於關閉狀態時，耗盡層會從N-漂流區110和P-臺面結構-外延層104之間的P-N結向外擴展。薄外延層110和厚P-臺面結構-外延層104完全耗盡，以便在電晶體的本體中形成一個平衡的空間電荷區。此區中的平衡空間電荷能夠獲得高擊穿電壓。更確切地說，垂直溝道金屬氧化物矽場效應管中的電荷平衡，是通過選取N-漂流區和P-臺面結構-外延層的厚度比以及摻雜濃度比獲得的，即NXn=PXp，其中N表示N-漂流區的摻雜濃度，Xn表示N-漂流區的厚度，P表示P-臺面結構-外延層的摻雜濃度，Xp表示P-臺面結構-外延層的厚度。電荷平衡時可以使用高濃度的漂流區，以便獲得低導通電阻，並實現高擊穿電壓。N-外延層110中均勻的摻雜濃度，改善了耗盡區中電場的均勻分佈，隨之提高了擊穿電壓的性能。
第3(a)圖至第3(h)圖表示依據本發明的一個實施例，如第1圖所示的垂直溝道金屬氧化物矽場效應管裝置製備工藝的剖面圖。參見第3(a)圖，製備過程從摻雜濃度很高的N++襯底102開始。P-臺面結構-外延層104生長在襯底102上。參見第3(b)圖，然後對該結構進行掩膜和各向異性刻蝕，以便在P-臺面結構-外延層中形成溝道106。這些溝道徑直穿過P-臺面結構-外延層104，部分延伸到N++襯底102中。在其他實施例中，將這些溝道刻蝕到或接近襯底102的地方，使它們並不延伸到襯底中。這些溝道的準確厚度並不起決定作用，只要溝道底部足夠靠近N++ 襯底102，以使襯底可以對隨後形成的薄外延層的底部進行反向摻雜，下文還將詳細敍述。這樣形成的P-臺面結構-外延層104包括溝道和臺面結構。選取合適的P-臺面結構-外延層104摻雜等級，以便在反偏壓下耗盡時，獲得平衡的空間電荷，而且摻雜等級在一定程度上是臺面結構寬度的函數。例如，當臺面結構的寬度為0.333μm時，P-臺面結構-外延層104的摻雜等級約為6×1016cm-3。
參見第3(c)圖，通過外延過程，在半導體襯底的裸露表面上生長一個N-型外延層110。因此，N-外延層生長在P-臺面結構-外延層104的側壁和頂面上，以及N++襯底102的裸露表面上。在一個可選實施例中，製備溝道106所使用的堅硬掩膜，可能會在奈米管外延生長過程中留在P-臺面結構-外延層104上面，這會使N-外延層110僅僅生長在溝道106中。然後沉積一個氧化層113，填充溝道106，如第3(d)圖所示。所沉積的氧化層113延伸並覆蓋P-臺面結構-外延層104的臺面結構。由於襯底102(N++襯底)的摻雜濃度極高，即使在外延生長過程中，乃至其餘的製備過程中，N-型摻雜物都一直從襯底向外擴散，因此位於N++襯底102上的一部分N-外延層110(如圖中點線圓114所示)會因這種高摻雜濃度的N++襯底102的向外擴散而被除去。沉積氧化物之後，再通過化學機械拋光過程使半導體襯底的表面變得平坦。化學機械拋光過程除去了多餘的氧化物以及P-臺面結構-外延層104的臺面結構上方的薄N-外延層。
參見第3(e)圖，在溝道中向下沉積氧化層113，使氧化層僅僅填充部分溝道，形成氧化物填充的溝道112。更確切地說，將沉積的氧化層113精准地刻蝕到所需的深度，使得隨後的柵極電極與本體區對齊。 在溝道的側壁上生長一個柵極氧化層116。要通過低溫過程生長柵極氧化層116，以避免薄N-外延層110向外擴散。
參見第3(f)圖，在溝道中沉積一個多晶矽層，並刻蝕，形成嵌入式多晶矽柵極電極118。在一個實施例中，先將沉積的多晶矽層打磨平，然後向下刻蝕，使溝道中的多晶矽層凹陷。形成多晶矽柵極電極118後，通過離子注入過程，在P-臺面結構-外延層104的臺面結構上部，形成P-本體區120，如第3(g)圖所示。在一個實施例中，離子注入是以一定角度的注入。然後通過第二次離子注入，形成N+源極區122。所形成的源極區122位於本體區120中，以及溝道側壁近鄰。如第3(h)圖所示，源極區122向下延伸到多晶矽柵極電極118的頂部邊緣附近。尤其是當N+源極區122的深度可控時，N+源極區會與多晶矽柵極電極的頂部邊緣對齊，並與一小部分的柵極電極重迭。如第3(h)圖所示，通過第三次離子注入，最終在靠近源極區122的地方，形成P+本體接觸區124。
沉積介質(例如含有硼磷的矽玻璃)層126，覆蓋整個半導體襯底。在一些實施例中，通過化學機械拋光過程磨平含有硼磷的矽玻璃層，然後在含有硼磷的矽玻璃層(BPSG)126中製作接觸開口，以使N+源極區122和P+本體接觸區124裸露出來。如第1圖所示，沉積一個帶圖案的金屬層，並形成源極電極130。然後在整個結構上方沉積一個鈍化層(圖中沒有表示出)，以使N型金屬氧化物矽電晶體鈍化。
本發明所述的N型金屬氧化物矽電晶體100，可以在電晶體晶胞的高密度陣列中形成。對於低壓(30V及以下)應用裝置，可以使用大約0.8μm的晶胞間距(tcp)、0.4μm的臺面結構(P-臺面結構-外延層)寬 度以及75nm的N-外延層寬度。兼具均勻一致的高摻雜濃度的薄N-外延層，使N型金屬氧化物矽電晶體100具有穩定可靠的擊穿電壓特性。
更確切地說，我們已經知道，對於垂直金屬氧化物矽電晶體的漂流區和本體之間的有效電荷平衡來說，N-漂流區和P-臺面結構區的厚度比，與它們各自的摻雜濃度之間是線性反比關係。而且，我們還知道當垂直溝道金屬氧化物矽場效應管中每個區域的摻雜濃度都約為1E12cm-2時，它的電荷平衡達到最佳狀態。因此，N-外延層110和P-臺面結構-外延層104之間的厚度比和摻雜濃度比存在以下關係：N-外延層的厚度′N-外延層的摻雜量/cm3=0.5′P-臺面結構-外延層的厚度′P-臺面結構-外延層的摻雜量/cm3 1E12cm-2 or 1′1012cm-2.
注意：P-臺面結構-外延層的厚度是關於水準方向上的臺面結構，P-臺面結構-外延層的厚度除以2，是因為在P-臺面結構-外延層的兩側各有一個N-外延層。P-臺面結構-外延層的其中一半電荷平衡了一側的N-外延層，另一半電荷平衡另一側的N-外延層。
在一個實施例中，N-外延層110中每單位體積中的摻雜濃度至少是P-臺面結構-外延層的兩倍，以便通過來自P-臺面結構-外延層的p-型雜質，將N-外延層中的摻雜補償降至最低。在另一個實施例中，一種擊穿電壓為30V的N型金屬氧化物矽電晶體的製備參數如下：
在上例中，P-臺面結構-外延層104中每個區域的濃度為1.99E12cm-2(近似為2E12cm-2)，N-外延層110中每個區域的濃度為9.91E11cm-2(近似為1E12cm-2)。之所以將P-臺面結構-外延層104中每個區域的濃度設為最佳值1E12cm-2的兩倍，是因為一個單一P-臺面結構-外延層104要支援P-臺面結構-外延層側壁上的兩個N-外延層奈米管漏極漂流區的電荷平衡。也就是說，一個P-臺面結構-外延層104中每個區域的一半摻雜濃度，要支持兩個N-外延層奈米管漏極漂流區的其中一個的電荷平衡。
第2圖表示依據本發明的一個第二實施例，一種垂直溝道金屬氧化物矽場效應管裝置的剖面圖。參見第2圖，一個N-型垂直溝道金屬氧化物矽場效應管裝置(“N型金屬氧化物矽電晶體”)200，形成在一個並聯電晶體晶胞201a和201b的陣列中。使用一定數量的電晶體晶胞形成陣列，以使N型金屬氧化物矽電晶體200具有所需的擊穿電壓特性。是一 維電晶體陣列還是二維電晶體陣列，主要取決於所用的電晶體晶胞的數量。
N型金屬氧化物矽電晶體200的結構除了在薄外延層210近鄰還有一個另外的薄P-型外延層208之外，其餘結構與如第1圖所示的N型金屬氧化物矽電晶體100相同。N-外延層210和P-外延層208形成一個“雙奈米管”結構。此外，電晶體晶胞就形成在P-型外延層204中，P-型外延層204的摻雜濃度很輕，如第2圖中的“P-臺面結構外延層”所示。用薄外延層208限定N-外延層210的邊界，構成了具有均勻摻雜濃度的平行摻雜區。當N外延層210和P-外延層208耗盡時，薄外延層208能夠確保均勻的電場分佈，因此改善了擊穿電壓特性。
在N型金屬氧化物矽電晶體200中，使用具有亞微米至幾微米厚度，以及均勻一致的摻雜濃度的薄外延層210，形成漏極漂流區。在一個實施例中，N-外延層210的厚度小於1μm。比如，N-外延層210的厚度在100nm左右。同樣地，P-外延層208也具有亞微米厚度以及均勻一致的摻雜濃度。比如，P-外延層208的厚度在250nm左右。P-外延層208的摻雜濃度大於P-臺面結構-外延層204的摻雜濃度，小於薄外延層210的摻雜濃度。如上所述，奈米管外延層(N-外延層210和P-外延層208)的厚度，是裝置需要的擊穿電壓水準的一個函數。
利用P-外延層208限定N-外延層漏極漂流區邊界所獲得的優勢，在普通電晶體中是無法實現的。當通過傳統的外延過程製備P-臺面結構外延層204時，P-臺面結構外延層204本身就會帶有10%左右的摻雜濃度變化。這種摻雜濃度的變化，是外延過程中生長厚外延層時的固有結果，無法避免。當N-型外延層漏極漂流區直接形成在P-臺面結構-外延層近 鄰時，P-臺面結構-外延層的摻雜濃度變化可能會使這兩個區域耗盡時的電場不均勻。然而，依據本發明，用薄P-外延層限定N-型外延層漏極漂流區的邊界。由於薄P-外延層208可以緩慢生長，其摻雜濃度和厚度可以被很好地控制。因此，這也就保證當N-型外延層210和P-型外延層204耗盡時，它們的P-N結處的電場均勻分佈。P-臺面結構-外延層204的摻雜濃度可以很低，使得它對電荷平衡的貢獻很小，電荷平衡中的絕大部分電荷都由薄外延層208提供。因此，P-臺面結構-外延層204本身固有的摻雜濃度變化，對電荷平衡的影響就可以忽略了。
第4(a)圖至第4(d)圖表示依據本發明的一個實施例，利用雙奈米管，製備如第2圖所示的垂直溝道金屬氧化物矽場效應管裝置製備工藝的剖面圖。如第2圖所示的N型金屬氧化物矽電晶體200除了使用了輕摻雜的P-臺面結構外延層204以及一個另外的薄P-型外延層208之外，其餘的製備過程與第1圖所示的N型金屬氧化物矽電晶體100的製備過程相同。因此，同樣的製備過程如第3(a)圖至第3(h)圖所示，在此不再贅述。
參見第4(a)圖，在N++襯底202上形成一個輕摻雜的P-臺面結構-外延層204，然後刻蝕形成溝道和臺面結構。通過外延過程，在半導體結構的裸露表面上生長一個P-型外延層208。P-型外延層生長在P-臺面結構-外延層204的側壁和頂面上，以及N++襯底202的裸露表面上。然後，再通過第二次外延過程，在半導體結構的裸露表面上生長薄外延層210。因此，如第4(a)圖所示，N-型外延層210生長在P-型外延層208上。在一個可選實施例中，刻蝕溝道所使用的堅硬掩膜，可能會在P-型外 延層208和N-型外延層210的外延生長過程中留在P-臺面結構-外延層204上面，這會使這些外延層僅僅生長在溝道中。
然後沉積一個氧化層213以填充溝道，如第4(b)圖所示。所沉積的氧化層213延伸並覆蓋P-臺面結構-外延層204的臺面結構。當形成N-型外延層210和P-型外延層208時，它們鄰近N++襯底102的那一部分(如圖中點線圓214所示)，會因這種N++襯底202的高摻雜濃度而被除去，並被反向摻雜。沉積氧化物之後，再通過化學機械拋光過程使半導體襯底的表面變得平坦。化學機械拋光過程除去了多餘的氧化物以及P-臺面結構-外延層204的臺面結構上方的薄N-外延層以及薄P-外延層。
參見第4(c)圖，向下刻蝕氧化層213，直至凹陷在溝道中，形成氧化物填充的溝道212。在溝道的側壁上生長一個柵極氧化層216，並沉積一個多晶矽層，向下刻蝕形成多晶矽柵極電極218。參見第4(d)圖，通過離子注入，形成P-本體區220、N+源極區222以及P+本體接觸區224。再將一個介質(例如含有硼酸的矽玻璃)層226，覆蓋整個半導體結構。磨平含有硼酸的矽玻璃，並組成圖案形成接觸開口。然後，形成源極電極230(第2圖)，以便與N+源極區222和P+本體接觸區224形成電接觸。
選取合適的P-臺面結構-外延層204和薄P-型外延層208的摻雜水準(“平均摻雜濃度”)，以便當這兩個區域在反偏壓下耗盡時，同N-型外延層210一起獲得平衡的空間電荷。P-臺面結構-外延層204和薄P-型外延層208的摻雜水準，是奈米管P-型外延層208的寬度以及P-臺面結構-外延層204的寬度的函數。此外，如上所述，N-型外延層與P-型外延層/P-臺面結構外延層的厚度比，同它們各自的摻雜濃度之間存在線性反比關 係。
更確切地說，對於電荷平衡來說，N-型外延層210和P-型外延層/P-臺面結構-外延層209/204之間的厚度比和摻雜濃度比存在以下關係：N-型外延層的厚度′N-型外延層的摻雜量/cm-3=(P-型外延層的厚度′P-型外延層的摻雜量/cm-3)+(0.5′P-型臺面結構-外延層的厚度′P-型臺面結構-外延層的摻雜量/cm-3)=0.5′P-型外延層和P-型臺面結構-外延層的總厚度′P-型外延層和P-型臺面結構-外延層的平均摻雜量/cm-3 1E12cm-2 or 1′1012cm-2。
注意：P-臺面結構-外延層的厚度是關於水準方向上的臺面結構。
在一個實施例中，一種擊穿電壓為100V的N型金屬氧化物矽電晶體的製備參數如下：
在一個實施例中，一種擊穿電壓為200V的N型金屬氧化物矽電晶體的製備參數如下：
第5圖表示在耗盡狀態下，沿如第1圖所示的N型金屬氧化物半導體電晶體100的奈米管漏極漂流區，電場分佈的模擬結果。參見第5圖，當奈米管漏極漂流區和P-臺面結構外延層都耗盡時，線550表示電場沿奈米管漏極漂流區的長度方向分佈，線552表示電場在P-臺面結構外延層中的分佈。線554表示電場沿多晶矽柵極和氧化物填充的溝道方向分佈。如第5圖所示，由於奈米管漏極漂流區的摻雜濃度均勻一致，並且電場也在N-外延層奈米管的整個長度方向上均勻分佈，這就提高了擊穿電 壓特性。在傳統的N-型金屬氧化物矽電晶體中，柵極下方沒有深層氧化物，漂流區中也沒有電荷平衡。在這種情況下，如第5圖中的虛線556所示，電場分佈將會發生分化。這種電場梯度會對電晶體的擊穿電壓特性造成不良影響。
其他半導體裝置
依據本發明的其他方面，上述的N-型外延層/P-型外延層奈米管電晶體結構，還可用於製備其他半導體裝置。在一個實施例中，利用N-型外延層/P-型外延層奈米管電晶體結構製備絕緣柵雙極電晶體裝置。在另一個實施例中，利用N-型外延層/P-型外延層奈米管電晶體結構製備肖特基二極體。而在另一個實施例中，利用N-型外延層/P-型外延層奈米管電晶體結構製備P-N結二極體。這些絕緣柵雙極電晶體、肖特基二極體以及P-N結二極體都可以通過如第1圖所示的單奈米管結構，或如第2圖所示的雙奈米管結構製成。而且製備二極體裝置並不需要半導體晶胞的溝道中有柵極電極。
此外，在本發明的一個實施例中，可以利用一個電晶體晶胞(比如第1圖和第2圖中所示的電晶體晶胞)的陣列，製備N型金屬氧化物矽電晶體，並且在此電晶體晶胞陣列中插入一個或多個絕緣柵雙極電晶體裝置、或肖特基二極體或P-N結二極體，或利用同種N-型外延層/P-型外延層奈米管電晶體結構組成的這些裝置的任意組合。這樣形成的垂直N型金屬氧化物矽或P型金屬氧化物矽電晶體，都與絕緣柵雙極電晶體裝置、肖特基二極體以及/或P-N結二極體並聯。將絕緣柵雙極電晶體裝置、肖特基二極體以及/或P-N結二極體，與垂直溝道金屬氧化物矽場效應管並聯， 對於裝置的運轉非常有利，下文還將詳細介紹。
第6圖表示依據本發明的一個實施例，一種絕緣柵雙極電晶體裝置的剖面圖。參見第6圖，絕緣柵雙極電晶體裝置300形成在N-型緩衝層302上，起場欄區的作用。在一個實施例中，通過外延生長或利用背部植入製備N-型緩衝層302，其厚度為2-15微米。N-型緩衝層302也可以作為起始襯底。P-型半導體層形成在N型緩衝層302的底面上，以構成P+內部發射極區332。金屬層334用於形成集電極，以便與P+內部發射極區332形成電接觸。如第6(a)圖所示，已知在外部裝置接頭的術語中，絕緣柵雙極電晶體的內部發射極就是集電極。參照如第2圖所示的方法，製備其餘的N-型外延層/P-型外延層奈米管N型金屬氧化物矽電晶體。柵極多晶矽電極318位於氧化物填充的溝道312中，以及柵極介質316近鄰。N-型外延層310以及P-型外延層308形成在溝道的側壁上。P-型本體區320擔任絕緣柵雙極電晶體裝置300的內部集電極。金屬層330構成一個發射極電極，以便與P-本體內部集電極320的P+接觸區324形成電接觸，以及通過含有硼酸的矽玻璃326，與N+源極區322形成電接觸。如第6(a)圖所示，已知在外部裝置接頭的術語中，絕緣柵雙極電晶體的內部集電極就是發射極。
在一個電晶體陣列中，將絕緣柵雙極電晶體裝置與金屬氧化物矽場效應管裝置並聯有很多好處。首先，在高頻轉換應用中，需要使用奈米管絕緣柵雙極電晶體裝置。其次，在一個普通陣列中，集成使用相同製作方法製備的絕緣柵雙極電晶體以及金屬氧化物矽場效應管後，無源裝置的尺寸以及系統成本都將減少，並且整個系統的功率耗散也將降低。此 外，與使用傳統工藝製備的絕緣柵雙極電晶體裝置相比，形成絕緣柵雙極電晶體裝置基極區的N-型外延層奈米管層的摻雜濃度相對較高(例如2個數量級)。因此，基極區中儲存的電荷將減少，少數載流子的壽命也將縮短。利用本發明所述的N-型外延層/P-型外延層奈米管製備工藝製成的絕緣柵雙極電晶體裝置，將具有更低的集電極-發射極電壓Vce，這就使得傳導損失更低、轉換速度更快。當然，在其他實施例中，絕緣柵雙極電晶體裝置也可以在半導體襯底上單獨形成，而無需金屬氧化物矽場效應管或其他裝置。
第7圖表示依據本發明的一個實施例，一種肖特基二極體的剖面圖。參見第7圖，肖特基二極體400形成在N+襯底402上。金屬層442用於提供到N+襯底402的電接觸，以便形成陰極電極。其餘的N-型外延層/P-型外延層奈米管N型金屬氧化物矽電晶體，按照如第2圖所示的相同方法製備，但不同的是並不會形成多晶矽柵極電極、本體區、源極區以及本體接觸區，而是在P-臺面結構-外延層404中形成一個淺P+陽極接觸區424。P+陽極接觸區424是重摻雜的，以便保證此區域中的歐姆接觸。肖特基金屬層440沉積在半導體結構上方，並至少與N-型外延層410、P-型外延層408和P-臺面結構-外延層404、以及P+陽極接觸區424相接觸。在肖特基金屬層440和N-型外延層410之間的結446處，形成一個肖特基結。肖特基金屬層440構成了肖特基二極體400的陽極電極。第7(a)圖表示肖特基二極體的電路符號。在一個可選實施例中，沉積肖特基金屬之前，要在P-臺面結構-外延層404的頂面上引入一種P+型植入物(例如硼或BF2)，以便形成輕摻雜的淺P-摻雜區438。P-摻雜區438延伸並穿過臺面結構的整個表面，包括N-型外延層410以及P-型外延層408。P-摻雜區438 具有降低N-型外延層表面濃度的作用，以調節肖特基勢壘的高度，在肖特基二極體關閉狀態時，減少漏電流，確保良好的肖特基接觸。
在另一個實施例中，利用一個如第1圖和第2圖所示的電晶體晶胞陣列，製備N型金屬氧化物矽電晶體，而且還將利用同種N-型外延層/P-型外延層奈米管電晶體結構組成的肖特基二極體裝置，插入到此電晶體晶胞陣列中。插入到電晶體陣列中的肖特基二極體裝置，具有改善電晶體復位的功能。在一個實施例中，10%的電晶體晶胞中都是肖特基二極體。
第8圖表示依據本發明的一個實施例，一種P-N結二極體的剖面圖。參見第8圖，P-N結二極體500形成在N+襯底502上。金屬層542用於提供到N+襯底502的電接觸，以便形成陰極電極。其餘的N-型外延層/P-型外延層奈米管N型金屬氧化物矽電晶體，按照如第2圖所示的相同方法製備，但不同的是並不會形成多晶矽柵極電極、源極區以及本體接觸區，而是在P-臺面結構外延層504中形成一個P+陽極接觸區520。歐姆金屬層540沉積在半導體結構上方，並與P+陽極接觸區520相連，形成陽極電極。在P+陽極接觸區520以及N-型外延層510之間的結546處，形成一個P-N結。第8(a)圖表示P-N結二極體500的電路符號。因此，利用同種N-型外延層/P-型外延層奈米管電晶體製備工藝製成的P-N結二極體500，可以同利用同種製備工藝製成的N型金屬氧化物矽或P型氧化物矽電晶體，形成在一個陣列中。將P-N結二極體和垂直溝道金屬氧化物矽場效應管裝置，集成在同一個電晶體陣列中，可以不再使用外部二極體，減少了成本並且改善了性能。
在第6圖-第8圖中，利用雙奈米管結構製備絕緣柵雙電晶 體裝置、肖特基二極體以及P-N結二極體。在其他實施例中，可以利用單N-外延層奈米管製備同樣的絕緣柵雙電晶體裝置、肖特基二極體以及P-N結二極體。
使用P-型襯底的製備過程
依據本發明的另一方面，一種製備含有薄N-型外延層和P-型外延層(“奈米管”)的垂直溝道金屬氧化物矽場效應管的方法，是將一個輕摻雜的P-型單晶體襯底作為裝置的本體。通過外延生長或離子注入，形成垂直溝道金屬氧化矽矽場效應管裝置的背部層。此外，可以利用同樣的製備方法，製備絕緣柵雙極電晶體裝置、肖特基二極體以及P-N結二極體，或它們的組合裝置。更重要的是，同樣的製備方法還可以製備垂直溝道金屬氧化物矽場效應管電晶體晶胞，與一個或多個絕緣柵雙極電晶體裝置、肖特基二極體以及P-N結二極體的組合，實現並聯結構，提高功率金屬氧化物矽場效應管裝置的電學性能。
第9(a)圖至第9(k)圖以及第9(f1)圖至第9(l1)圖為依據本發明的可選實施例，製備垂直溝道金屬氧化物矽場效應管裝置和絕緣柵雙極電晶體裝置的製備工藝的剖面圖。參見第9(a)圖，製備垂直溝道金屬氧化物矽場效應管裝置的方法是，使用一個P-型單晶矽襯底(P-襯底)604作為起始材料。在一個實施例中，P-襯底604的摻雜濃度為1E14到1E15cm-3。如第9(b)圖所示，刻蝕P-襯底604，形成溝道606。正如上述的製備過程，無需使用外延生長，就能在P-襯底604的臺面結構(“P-臺面結構襯底”)中形成垂直溝道金屬氧化物矽場效應管或其他裝置。
參見第9(c)圖，通過外延過程，在P-襯底604的表面上 形成一個P-型外延層608。P-型外延層604保角地形成在P-襯底604的裸露表面上、溝道中以及頂面和底面上。然後，如第9(d)圖所示，再通過第二次外延過程，在P-型外延層608的表面上形成N-型外延層610。N-型外延層610保角地形成在保角P-型外延層608上。
如第9(e)圖所示，下一工序類似於第4(b)圖至第4(d)圖所示的步驟，在P-臺面結構襯底604的頂面上完成電晶體結構。更確切地說，用二氧化矽612等介質材料填充溝道606，並進行背部刻蝕。多晶矽層618形成在溝道中，以便在柵極介質616近鄰形成柵極端子。然後在P-臺面結構襯底604的頂面上形成摻雜區。P-本體區620隨之形成。在P-本體區620中，形成重摻雜的N+源極區622以及重摻雜的P+本體接觸區624。
然後，本實施例繼續完成頂部處理。也就是說，參見第9(f)圖，在半導體結構的整個表面上方，形成一個絕緣層(例如含有硼酸的矽玻璃626)。在含有硼酸的矽玻璃626中製作開口，並沉積一個金屬層630，以便與N+源極區622和P+本體接觸區624相接觸。金屬層630會形成源極電極還是發射極電極，主要取決於基於底部處理的裝置類型。在一個可選實施例中，當進行底部處理時，頂部處理並未完成也不再進行，下文還將詳細介紹。
如第9(g)圖所示，在本實施例中，頂部處理完成之後，對該半導體結構進行背部研磨，除去底部多餘的P-襯底材料。背部研磨一直進行到氧化物填充的溝道底部，也就是一直到氧化層612的底面。因此，在溝道底部多餘的N-型和P-型外延層就被除去了。
如第9(h)圖所示，背部研磨之後，通過背面注入(例如 離子注入或擴散)，在P-臺面結構的底部，形成一個N+摻雜層660。照這樣，一個垂直N型金屬氧化物矽電晶體600就形成了，其中N+摻雜層660作為漏極、N-外延層610作為奈米管漏極漂流區、N+區622作為源極，以及多晶矽層618作為柵極。在其他實施例中，N+層660作為歐姆接觸，連接到肖特基二極體或P-N結二極體的陰極。如第9(i)圖所示，通過快速熱退火或鐳射退火進行局部植入啟動後，利用底部鍍金屬664，在半導體結構的底部形成漏極電極。在一個實施例中，濺鍍背面鍍金屬，所用的金屬可選擇鈦、鎳或金。
在另一個實施例中，利用同一種含有N-型和P-型奈米管的垂直溝道金屬氧化物半導體矽場效應管結構，製備絕緣柵雙極電晶體。如第9(h)圖所示，通過背部N+注入，形成N+層660之後，再利用第二次背部注入，在絕緣柵雙極電晶體裝置所要求的位置，形成P+摻雜層662。N+摻雜層660形成絕緣柵雙極電晶體的N-型緩衝層662或場欄區，而P+摻雜層662形成絕緣柵雙極電晶體的P+內部發射極。P+植入物可以是一個薄層，將全部垂直溝道金屬氧化物半導體矽場效應管結構集成到絕緣柵雙極電晶體裝置中，或者將某些特定的半導體結構選擇性地集成到絕緣柵雙極電晶體裝置中。如第9(k)圖所示，利用底部鍍金屬664，形成P+內部發射極662的集電極電極。除了帶有一個穿過背部植入物的另外的P+層662之外，絕緣柵雙極電晶體裝置680的製備過程與N型金屬氧化物矽電晶體600的製備過程相同。P-本體區620在絕緣柵雙極電晶體裝置680中起背部集電極的作用。頂部鍍金屬630構成發射極電極，接觸P-本體內部集電極區620。
綜上所述，如第9(e)圖所示，在P-臺面結構604上方形成電晶體結構之後，在背部掩膜或頂部處理未完成之前，在進行底部處理的同時，可以完成頂部處理，如第9(f)圖所示。第9(f1)圖至第9(l1)圖表示利用輕摻雜的P-型單晶體襯底，用於製備垂直溝道金屬氧化矽矽場效應管以及其他裝置，可以選用的處理工藝。參見第9(f1)圖，在第9(e)圖之後，形成一個含有硼酸的矽玻璃層626，覆蓋在半導體結構的整個頂面上。然後，在進行進一步的頂部處理之前，線通過背部研磨除去多餘的P-襯底，一直到接近氧化物填充的溝道底部為止，如第9(g1)圖所示。含有硼酸的矽玻璃層626會在背部處理過程中保護金屬氧化物矽場效應管裝置的頂部。在一個實施例至，背部研磨一直進行到溝道下方2-5微米的地方。也就是說，在背部研磨處理之後，溝道下方僅剩餘2-5微米的P-襯底層604。當必須利用外延生長在背面形成N+和P+層時，底面上剩餘的P-襯底就變得至關重要了。
參見第9(h1)圖，通過外延生長或離子注入，在背部形成N+層661。如第9(h1)圖所示，摻雜物從N+層661向外擴散，將會對位於溝道底部的N-外延層和P-外延層反向摻雜，以便形成N+層。如果要製備一個垂直N型金屬氧化物矽電晶體，就要直接對N+層661進行底部金屬化。然而，如果要製備一個絕緣柵雙極電晶體裝置，就要通過外延生長或離子注入，在背部形成P+層663，如第9(j1)圖所示。尤其是如果要生長P+層663，由於在外延生長過程中，P+層663會受到來自頂部金屬的污染，那麼最好用含有硼酸的矽玻璃層覆蓋在頂部上，而不是將鍍金屬裸露在外。
如第9(k1)圖所示，如果要製備一個絕緣柵雙極電晶體裝置，要在形成P+層663之後，使用背部金屬化664。然後，進行頂部處理，以便在含有硼酸的矽玻璃層626中形成開口，並形成頂部鍍金屬630，如第9(l1)圖所示。這樣形成的絕緣柵雙極電晶體裝置780，其中頂部鍍金屬630作為發射極電極，底部鍍金屬664作為集電極電極。
第9(a)圖至第9(l1)圖所述的製備過程，可用於製備一個與絕緣柵雙極電晶體裝置、肖特基二極體和/或P-N結二極體相結合的金屬氧化物矽電晶體陣列。第10圖表示依據本發明的一個實施例，利用如第9(a)圖至第9(k)圖所示的工藝，所製備一個與N-型絕緣柵雙極電晶體相結合的垂直N型金屬氧化物矽電晶體的剖面圖。第11(a)圖表示第10圖所示的集成金屬氧化物矽場效應管和絕緣柵雙極電晶體裝置的等效電路圖，第11(b)圖表示第11(a)圖所示的金屬氧化物矽場效應管和絕緣柵雙極電晶體裝置的製作時間圖。參見第10圖，在半導體裝置800中，除了某些特殊的電晶體晶胞僅僅為了形成絕緣柵雙極電晶體的內部發射極時，可選用P+層663之外，垂直N型金屬氧化物矽電晶體801b的製備工藝都與絕緣柵雙極電晶體裝置801a相同。除此之外，垂直N型金屬氧化物矽電晶體801b的結構與絕緣柵雙極電晶體裝置801a也一樣。如第11(a)圖所示，所形成的N-型絕緣柵雙極電晶體801a與N型金屬氧化物矽電晶體801b並聯。裝置的集電極和漏極端子通過底部鍍金屬相連，而裝置的發射極和源極端子通過頂部鍍金屬相連。在實際運行中，絕緣柵雙極電晶體裝置801a在N型金屬氧化物矽電晶體801b之後接通，在N型金屬氧化物矽電晶體801b之前很快關閉。絕緣柵雙極電晶體裝置801a降低了合成半導體裝置 800的傳導損毀，N型金屬氧化物矽電晶體801b提高了它的轉換性能。結合N型金屬氧化物矽的最佳性能(轉換速度)以及絕緣柵雙極電晶體裝置的最佳性能(低“導通”狀態下的電壓降)，合成半導體裝置800使得製備一種新型功率裝置結構成為可能。
第12圖表示依據本發明的一個實施例，利用第9(a)圖至第9(e)圖以及第9(f1)圖至第9(l1)圖所示的工藝，所製備的一個與肖特基二極體相結合的垂直N型金屬氧化物矽電晶體的剖面圖。第13圖表示第12圖所示的結合金屬氧化物矽場效應管和肖特基二極體的等效電路圖。參見第12圖，在半導體裝置900中，N型金屬氧化物矽電晶體901a與肖特基二極體901b的製備工藝，與基本的奈米管N-外延層/P-外延層的製備工藝相同。當在P-臺面結構604上製備電晶體結構時，對於肖特基二極體901b而言，僅僅形成了一個P+區625。為了簡化工藝，在本發明的某些實施例中，可以用與P+本體接觸區624相同的步驟製備P+區625。儘管從第14圖中可能看不出來，但是在這種情況下，P+區625的深度和濃度將與P+本體接觸區624相同。然後利用背部處理(例如外延生長)，形成N+層661。N+層661不僅作為N型金屬氧化物矽電晶體901a和漏極端子，而且作為肖特基二極體901b的陰極端子。背部鍍金屬664構成了這兩種裝置的漏極和陰極的接觸電極。進行頂部處理時，肖特基金屬層640首先形成在晶胞區中，肖特基二極體也將形成在其中。然後，利用頂部鍍金屬630，將N型金屬氧化物矽電晶體901a的源極和本體，短接到肖特基二極體901b的陽極上。因此，頂部鍍金屬630就形成了這兩種裝置的源極、本體和陽極的接觸電極。如第13圖所示，所形成的N型金屬氧化物矽電晶體901a 與肖特基二極體901b並聯在一起。
第14圖表示依據本發明的一個實施例，利用如第9(a)圖至第9(k)圖所示的工藝，所製備的一個與P-N二極體相結合的絕緣柵雙極電晶體裝置的剖面圖。第15圖表示第14圖所示的集成絕緣柵雙極電晶體和P-N結二極體的等效電路圖。參見第14圖，絕緣柵雙極電晶體1001a和P-N結二極體1001b的製備工藝，與基本的奈米管N-外延層/P-外延層的製備工藝相同。當在P-臺面結構604上製備電晶體結構時，對於P-N結二極體1001b而言，僅僅形成了一個P+陽極接觸區627。然後利用頂部處理，形成頂部鍍金屬630，以便連接絕緣柵雙極電晶體1001a和P-N結二極體1001b的發射極和陽極端子。然後利用背部處理，通過離子注入，形成N+層661。N+層661不僅作為絕緣柵雙極電晶體1001a的N-緩衝/場欄層，而且作為P-N結二極體1001b的陰極端子。選擇P+層663形成在絕緣柵雙極電晶體晶胞中，以便形成絕緣柵雙極電晶體裝置的內部發射極。通過背部鍍金屬664，形成對於這兩種裝置的集電極和陰極的接觸電極。因此，如第15圖所示，所形成的絕緣柵雙極電晶體1001a與P-N結二極體1001b並聯在一起。
第16(a)圖和第16(b)圖表示依據本發明的一個實施例，製備垂直溝道金屬氧化物矽場效應管裝置的可選加工工藝的剖面圖。參見第16(a)圖，外延生長P-外延層608以及N-外延層610之後，進行各向異性N+注入，以便在溝道底部反向摻雜N-外延層和P-外延層。N+植入物的貫穿深度由點線圓692表示。在本實施例中，利用薄遮罩氧化層1180保護半導體結構的水準表面，不受注入的損害。各向異性的N+注入，也會對 P-臺面結構604頂部的N-外延層和P-外延層反向摻雜。退火後，會形成如第16(b)圖所示的結構，其中區域1182出現在P-臺面結構604的頂部以及溝道的底部。在形成電晶體結構之前，通過化學機械拋光過程(CMP)，除去P-臺面結構604頂部的N+區1182。然後，對進行P-襯底背面磨平，一直到溝道底部的N+層1182下方，如圖中虛線1184所示。通過外延生長，形成裝置的N+漏極或N+場欄區。此外，還通過外延生長，形成P+區，進而形成絕緣柵雙極電晶體裝置的內部發射極。當進行第16(a)圖和第16(b)圖所示的處理過程時，可以完全不用背部離子注入，僅使用外延生長就可以形成背部層。這種對溝道底部進行反向摻雜的方法，也可用於在高摻雜的N+襯底上，生長P-臺面結構-外延層的過程。在這種情況下，溝道無需再延伸到襯底上，只要各向異性的N+植入物穿過溝道底部，並從襯底向外擴散，一直到將N-外延奈米管連接到N+襯底上。
綜上所述，包括金屬氧化物矽場效應管裝置、絕緣柵雙極電晶體裝置、肖特基二極體以及P-N二極體在內的半導體裝置，都可以利用本發明所述的N-外延層/P-外延層奈米管電晶體結構，通過形成一個電晶體晶胞的陣列來製備。電晶體晶胞根據應用的需要，採用單奈米管結構或雙奈米管結構。電晶體晶胞的陣列可以是一維陣列或二維陣列。依據本發明的一個可選實施例，利用六角形電晶體晶胞或方形電晶體晶胞，在一個二維陣列中形成電晶體晶胞。
第17圖表示依據本發明的一個實施例，一種六角形的電晶體晶胞陣列的俯視圖。參見第17圖，利用電晶體晶胞1201的二維陣列，形成一個電晶體陣列1200。電晶體晶胞1200是一個含有P-型臺面結構1204 的六角形單位晶胞，位於P-外延層1208和N-外延層1210周圍。N-外延層1210外面是柵極氧化層1216。電晶體陣列1200的溝道都用多晶矽柵極1218填充。六角形單位晶胞結構是一種對稱的晶胞結構。
第18圖表示依據本發明的一個實施例，一種方形的電晶體晶胞陣列的俯視圖。參見第18圖，利用電晶體晶胞1301的二維陣列，形成一個電晶體陣列1300。電晶體晶胞1300是一個含有P-型臺面結構1304的六角形單位晶胞，位於P-外延層1308和N-外延層1310周圍。N-外延層1310外面是柵極氧化層1316。電晶體陣列1300的溝道都用多晶矽柵極1318填充。
截止結構
一種形成在積體電路上的功率半導體裝置，比如功率金屬氧化矽矽場效應管裝置，可以利用上述單奈米管或雙奈米管結構製成，其特點是含有一個有源區和一個截止區。有源區是形成電荷平衡裝置的區域。截止區是沒有有源裝置的區域，用於使有源裝置與積體電路或晶片的物理邊緣之間絕緣，並使電場沿裝置的週邊分佈。截止區確保功率半導體裝置獲得電荷平衡，維持合適的擊穿電壓，並避免晶片週邊過量的裝置洩露。只有截止區設計得當，才能使有源區和截止區之間的相交區域不會成為獲得高擊穿電壓的局限因素，這點非常重要。
更確切地說，截止區的作用之一就是將積體電路最高的工作電壓，分成較小的電壓階躍，每個階躍都小於矽的擊穿電壓，並在截止區上傳導該電壓階躍。在實際工作中，N-溝道裝置的截止區將加快電壓增量，直到工作電壓在晶片邊緣之前，達到最高為止。截止區的另一作用是，阻 止耗盡區到達晶片邊緣。如果耗盡區到達了晶片邊緣，會引起突變電場截止，導致半導體裝置的擊穿電壓減小，或者使在工作電壓下工作的裝置帶有更高的漏電流。
第19圖表示依據本發明的一個實施例，一種含有有源區和截止區的功率半導體裝置的積體電路(晶片)的俯視圖。參見第19圖，積體電路1400包含一個有源區1450以及一個截止區1452。金屬氧化物矽場效應管、絕緣柵雙極電晶體、肖特基二極體以及P-N結二極體等有源裝置，都位於有源區1450中。截止區1452沿晶片的物理邊緣，包圍著有源區。因此，截止區1452將有源區1450從晶片的物理邊緣中隔離出來。作為一個完整的積體電路，晶片1400被一個鈍化層覆蓋，鈍化層中帶有開口，用於電接觸到源極電極和柵極電極上。漏極電極(圖中沒有表示出)位於晶片底部。第19圖表示源極金屬連接和柵極金屬連接的一個典型實施例。如第19圖所示，源極金屬和柵極金屬接頭位於積體電路1400的有源區1450中，鈍化層中的開口用於將源極金屬接頭1454和柵極金屬接頭1456的金屬墊裸露出來。
依據本發明的一個方面，利用浮動環或奈米管的方法製成的截止結構，是為了利用上述的單奈米管或雙奈米管結構製備功率半導體裝置做準備。截止結構位於積體電路的物理邊緣周圍，並包圍著功率半導體裝置的有源區。截止結構將電場分佈在整個截止區，有利於提高擊穿電壓。在本實施例中，截止結構是通過上述同樣的單奈米管或雙奈米管結構製成的。
一般而言，對於N-型裝置，浮動環方法是使用一系列交替 的P-型和N-型區域，其中第一個P-型區接地，中間的P-型區浮動，N-型區連接到積體電路最高的工作電壓上。在實際工作中，每個N-型區都夾斷穿通電壓VPT，驅使浮動P-型區穿通前一個N-型區的電壓，以使一系列鄰近的P-型和N-型區能夠將截止區中的電壓，以小於矽擊穿電壓的電壓增量，從接地電壓升高到最高工作電壓。對於P-型裝置，浮動環方法利用第一個N-型區耦合到最高工作電壓上，電壓在截止區中逐漸下降。本發明所述的截止結構的製備和運轉在此不再詳述，請參見第20圖-第29圖。
第20圖表示依據本發明的一個實施例，利用雙奈米管工藝，製備的一個含有有源裝置的積體電路，並將截止結構併入積體電路的俯視圖。參見第20圖，有源半導體裝置的積體電路1500，含有一個用於承載有源裝置的有源區1550。在本說明中，有源裝置為N-型裝置，例如垂直N型金屬氧化物矽電晶體或N-型絕緣柵雙極電晶體。在第20圖中，可以看到有源區1550中的最後一個N型金屬氧化物矽電晶體晶胞，它包括柵極電極1518、柵極氧化物1516、N+源極區1522以及P+本體接觸區1524。N+源極區1522和P+本體接觸區1524一同連接到源極電極1530上，在第20圖中，象徵性地表示出連接線以及端子“S”。對於積體電路1500上的n-溝道裝置，源極電極1530連接到源極(或絕緣柵雙極電晶體的發射極)電勢上，源極電勢通常接地，是積體電路中最低的電勢。N型金屬氧化物矽電晶體的N+襯底(圖中沒有表示出)作為其漏極電極(或集電極)，並連接到積體電路1500的最高工作電壓上。對於積體電路中的p-溝道裝置而言，源極/發射極電極連接到積體電路的最高工作電壓上，而漏極/集電極電極連接到積體電路的最低電勢上(通常接地)。本說明雖然僅適用於N-溝道 裝置的截止結構，但通過適當的變換電壓極性，其工作原理就可適用於帶有P-溝道裝置的積體電路。
積體電路1500含有一個形成在積體電路的截止區1552中的截止結構。如第20圖所示，截止結構的一部分鄰近有源區1550。已知，截止結構從有源區末端一直延伸到帶有積體電路1500的晶片邊緣，第20圖中只能看到截止結構的一部分。截止結構在晶片邊緣還包含一個末端截止晶胞，下文將詳細介紹。在本實施例中，截止結構包括，通過有源裝置相同的N-外延層/P-外延層雙奈米管結構，形成的截止晶胞1554。也就是說，每個截止晶胞都是由帶有側壁的P-臺面結構層1504構成的，P-外延層奈米管1508和N-外延層奈米管1510先後覆蓋在側壁上。綜上所述，P-臺面結構層1504可以是一個P-臺面結構-外延層，或者是一個P-臺面結構-襯底。截止結構並沒有使用多晶矽柵極電極，因此截止晶胞1554是被氧化物填充的溝道1512隔斷的，其中並不形成任何多晶矽柵極電極。
截止晶胞1554相互連接，構成一系列交替的P-型區和N-型區，以便提高積體電路的工作電壓。更確切地說，N-外延層奈米管用作N-型區，帶有P-臺面結構層的P-外延層奈米管用作P-型區。奈米管和P-臺面結構層通過P和N型摻雜區互聯，以便構成一系列交替的P-型區和N-型區。在交替的P和N型區的串聯結構中，第一個P-型區(P-外延層奈米管/P-臺面結構層)連接到源極/發射極電勢上，最後一個N-型區(N-外延層奈米管)連接到漏極/集電極電勢上。對於N-溝道裝置來說，第一個P-型區接地，而最後一個N-型區通過N+襯底連接到積體電路1500的最高工作電壓上(第20圖中沒有表示出)。所有的其他P-型區(P-外延層奈米管/P-臺 面結構層)都是浮動的。截止區中的其他N-型區都連接到襯底上，但通過電荷平衡和電勢差處於閉鎖。對於P-溝道裝置，第一個N-型區連接到積體電路的最高工作電壓上，而最後一個P-型區接地。
因此，在本實施例中，每個截止晶胞1554中的P-外延層奈米管1508和P-臺面結構層1504都電連接到一個輕摻雜的P-型摻雜區1560(“P-摻雜區”)上，N-外延層奈米管1510電連接到一個輕摻雜的N-型摻雜區1562(“N-摻雜區”)上。連續的截止晶胞上的N-摻雜區1562和P-摻雜區1560，通過金屬互聯接頭互相連接，形成一系列交替的P-型和N-型區。在本實施例中，每個P-摻雜區1560都含有一個重摻雜的N+區1563。重摻雜的P+區1561和N+區1563都有利於從P和N摻雜區1560、1562到金屬互聯接頭的歐姆接觸。可選用不同的重摻雜P+/N+區1561和1563，而且在本發明的其他實施例中，也可省略重摻雜P+/N+區1561和1563。
在本發明的截止結構中，一系列交替的P-型區和N-型區是這樣形成的。通過P-外延層奈米管1508a和P-臺面結構層1504a，形成第一個截止晶胞1554a，P-臺面結構層1504a穿過P-摻雜區1560和P+區1561，連接到源極電極1530上。因此，第一個P-型區(P-外延層奈米管1508a/P-臺面結構層1504a)接地。N-外延層奈米管1510a就在P-外延層奈米管1508a和奈米管(帶有下方的P-臺面結構層)近鄰，它們共同形成第一對或相鄰的P和N區。N-外延層奈米管1510a穿過N-摻雜區1562和N+區1563，利用金屬互聯接頭1572連接到下一個截止晶胞1554b中的“下一個”P-外延層奈米管1508b/P-臺面結構層1504b，N-外延層奈米管1510a和N-外延層奈米管1510b形成下一對鄰近的P和N區。同一個截止晶胞中的P-外延層 奈米管/P-臺面結構層和N-外延層奈米管繼續互聯，構成一對鄰近的P-型和N-型區，在通過氧化物填充的溝道隔離開的鄰近截止晶胞中的N-外延層奈米管和P-外延層奈米管/P-臺面結構層互聯起來，繼續串聯到P-型和N-型區中，構成截止結構。
在第20圖所示的實施例中，P-摻雜區1560和N-摻雜區1562在兩行中交替排列，有利於鄰近的截止晶胞互聯。如第21圖和第22圖所示，通過積體電路沿A-A’線和沿B-B’線的剖面圖進一步說明，P-外延層奈米管/P-臺面結構區和N-外延層奈米管區之間的串聯結構。首先參見第21圖，第21圖表示積體電路1500沿A-A’線的剖面圖，垂直N型金屬氧化物矽電晶體1555為有源區1550中的最後一個有源裝置，截止區1552從含有P-外延層奈米管1508a和P-臺面結構層1504a的第一個截止晶胞1554a開始，截止晶胞1554a連接到P-摻雜區1560和P+區1561上，P-摻雜區1560和P+區1561電連接到源極電極1530上。因此，第一個截止晶胞1554a中的P-外延層奈米管1508a和P-臺面結構層是連接到源極電勢上。每個截止晶胞1554中的N-外延層奈米管1510都連接到N+襯底1502上，N+襯底1502作為垂直N型金屬氧化物矽電晶體1555的漏極端子，通過P-臺面結構1504/P-外延層奈米管1508和N-外延層奈米管1510之間的水準方向電荷平衡(以及電勢差)，在垂直方向上從漏極電勢閉鎖。N+襯底1502連接到積體電路1500的最高工作電壓上。因此，所有的截止晶胞中的N-外延層奈米管1510都連接到積體電路1500的最高工作電壓上。如第9(a)圖至第9(l1)圖所示，在其他實施例中，N+襯底1502也可以是一個形成在P-臺面結構層底面上的N+層。
將第一個截止晶胞1554a中的N-外延層奈米管1510a，連接到下一個截止晶胞1554b中的P-外延層奈米管1508b，是在遠離P-摻雜區1560、沿截止晶胞的位置上完成的。更確切地說，用於將截止晶胞1554b中的N-外延層奈米管1510a連接到P-摻雜區1562上的N-摻雜區1562，沿B-B’線沉積，其剖面圖如第22圖所示。參見第22圖，第一截止晶胞1554a的N-摻雜區1562，通過金屬互聯接頭1572電連接到下一個截止晶胞1554b的P-摻雜區1560上。因此，第一個截止晶胞1554a中的N-外延層奈米管1510，連接到下一個截止晶胞1554b的P-外延層奈米管1508b/P-臺面結構層1504b上。
然後，截止晶胞1554b的N-摻雜區1562通過金屬接頭1573，連接到下一個截止晶胞1554c的P-摻雜區1560上(第21圖)。如第21圖和第22圖所示，上述串聯會形成一長條的截止晶胞，帶有N-外延層奈米管和P-外延層奈米管/P-臺面結構層串聯在第一個P-外延層奈米管/P-臺面結構層(位於源極/發射極電勢)，與最後一個N-外延層奈米管(位於漏極/集電極電勢)之間，對於積體電路中的N-溝道裝置而言，N-外延層奈米管連接到最高的工作電壓上。
如第20圖-第22圖所示，通過增加每個截止晶胞上的電壓，所形成的截止結構就可以承受有源裝置的高電壓。更確切地說，在每一個截止晶胞中，P-外延層奈米管/P-臺面結構層和N-外延層奈米管都在穿通電壓VPT下被夾斷。由於P-外延層奈米管和P-臺面結構層是浮動的，所以每個截止晶胞的電壓，都以穿通電壓VPT為增量地方式增長，直到晶片邊緣近鄰的截止晶胞末端達到最高工作電壓為止。還有一種方式是將截止晶胞作 為一系列PN二極體。每個截止晶胞的P-臺面結構1504和P-外延層1508，構成同一個晶胞中帶有N-外延層1510的一個PN二極體。這個PN二極體在閉鎖模式下反向偏置，因此它能承受一定的電壓。該二極體的N部分(1510)通過短路(例如1572)短接到下一個晶胞的P部分(1504、1508)。
第23圖表示依據本發明的一個實施例，截止結構的電壓特性圖。首先參見第23圖中的曲線1610，當第一個P-型區連接到源極電極上時，截止結構的電壓從源極電壓開始。然後，夾斷第一個N-型區，在第一個N-型區中達到穿通電壓(VPT)。驅使下一個浮動P-型區也保持在穿通電壓(VPT)。夾斷下一個N-型區，並達到另一個穿通電壓(VPT)，驅使後面的P-型區達到並保持在兩倍的穿通電壓(2VPT)。電壓步階繼續增加，直到在晶片邊緣的最後一個截止晶胞達到最高的工作電壓(例如600V)。第23圖表示另一種截止結構的電壓特性，下文將詳細介紹。
N-型區的穿通電壓為N-型區的厚度和摻雜水準的函數。對於本發明所述的截止結構來說，穿通電壓是N-外延層奈米管的厚度和摻雜水準的函數。又由於N-外延層奈米管1510具有均勻一致的固定厚度(如第21圖中所示的“d”)，因此穿通電壓僅僅是N-外延層奈米管的摻雜水準的函數。典型的穿通電壓的值在10V至40V範圍內。
第24圖為一種積體電路的俯視圖，表示依據本發明的一個可選實施例，一個截止結構的有源區和第一截止環之間的交界面。參見第24圖，積體電路1700包括，利用雙奈米管結構在有源區1750上形成的有源裝置，並將有源裝置製成方形晶胞。第24圖表示積體電路1700的一角，其中截止區1752為環形，包圍在有源區1750周圍。更確切地說，第一個 截止晶胞為一個圍繞並連接著有源區1750的截止環1754。同上所述，其餘的同心截止環能夠充分地將電壓從第一個截止環處的源極電勢，提高到最後一個截止環處的積體電路最高工作電壓。
如第25圖所示，依據本發明的可選實施例，P-外延層奈米管和P-臺面結構層都各自連接到P-摻雜區上，其中並不存在重摻雜的P+區，但N-外延層奈米管各自連接到N-摻雜區上，其中有一個重摻雜的N+區。只要對P-摻雜區和N-摻雜區做適當的歐姆接觸，形成一系列互聯的截止晶胞，第25圖中的截止結構就更加便於實施。
依據本發明的另一個可選實施例，利用交錯的P和N摻雜區形成的截止結構如第26圖所示。也就是說，N和P摻雜區1562、1560並沒有像第20圖所示地那樣，形成在同一直線上。而是每一對互聯的N/P摻雜區都相互交錯或偏離。將N/P摻雜區交錯，通過避開金屬接頭和金屬互聯接頭之間的最小間距的要求，可以獲得更加緊湊的設計佈局。
依據本發明的可選實施例，在截止晶胞中形成一個表面下的P-型植入區，以降低N奈米管的摻雜濃度。第27圖表示依據本發明的一個第三可選實施例，一種截止結構的剖面圖，其中截止結構作為使用雙奈米管工藝製成的含有有源裝置的積體電路的一部分。參見第27圖，積體電路1800包含一個截止結構，其製備方法與上述第20圖-第22圖所示的方法相同。然而，積體電路1800中的截止結構還含有形成在P-臺面結構層1804表面下方的P-型植入區1880。特別是P-型植入層1880位於表面區下方很深的地方。在本實施例中，P-摻雜區1860和N-摻雜區1862，將P-型植入區1880置於每個截止晶胞中。在一個實施例中，P-型植入區1880是通過一 種將硼作為摻雜劑的高能植入物形成的。
每個截止晶胞中的P-型植入區1880都能夠對N-外延層奈米管1810進行電荷補償，從而調節穿通電壓。更確切地說，在P-型植入區1880範圍內，N-外延層奈米管中的有效N-型摻雜濃度將減小，因此穿通電壓VPT作為N-型摻雜濃度的函數，也將減小。換言之，P-型植入區將比其餘的截止晶胞，耗盡地更快，擊穿電壓也更低。P-型植入區1808將迫使N-型和P-型區的夾斷，發生在截止晶胞中較深的地方，遠離表面電荷常常不均勻的P-臺面結構層1804的表面。將夾斷置於表面以下，會使N-型和P-型區的擊穿更加均勻。
再轉回到第23圖，曲線1612表示含有表面以下的P-型植入區1880的第27圖所示的截止結構的電壓特性。P-型植入區1880具有降低N-外延層奈米管的N-型摻雜濃度的效果，使得每個截止晶胞的穿通電壓VPT’更低。隨著穿通電壓VPT’的降低，截止區中的電壓比穿通電壓沒有修正時(曲線1610)增長地更加緩慢。因此，要達到最高工作電壓(例如600V)，需要更多的電壓步階(更多的截止晶胞)。每個步階都位於更低的電壓，有助於將夾斷從晶片表面脫離出來。
在上述實施例中，所述的截止結構是通過雙奈米管結構形成的。在其他實施例中，截止結構可以通過單奈米管結構製成。第28圖表示依據本發明的一個第四可選實施例，一種截止結構的剖面圖，其中截止結構作為使用單奈米管工藝製成的含有有源裝置的積體電路的一部分。參見第28圖，積體電路1900含有一個形成在截止區1952中的截止結構，截止區1952中含有截止晶胞1954，除了僅利用N-外延層奈米管1910製備之外， 截止晶胞1954其他的製備方法與第20圖所示的方法相同。P-摻雜區1960接觸P-臺面結構層1940，形成截止結構的P-型區。積體電路1900中截止結構的運行情況，與第20圖所示的積體電路1500中的截止結構相同。
上述截止結構關於截止晶胞的形成，用於逐步提高整個積體電路的截止區的電壓。在最後一個截止晶胞，對於N-溝道裝置，電壓已經升高到最高工作電壓(對於P-溝道裝置，電壓則降低至接地電勢)。依據本發明的一個方面，含有一個場板的末端截止晶胞，在截止結構中，形成在最後一個截止晶胞和晶片邊緣之間的交界面處。第29圖表示依據本發明的一個實施例，一種截止結構的一個末端截止晶胞的剖面圖，其中截止結構作為使用雙奈米管工藝製成的含有有源裝置的積體電路的一部分。
參見第29圖，積體電路2000含有一個帶有一系列截止晶胞的截止結構，圖中可以看到其最後一個截止晶胞2054z。該截止結構還包括一個末端截止晶胞2056。末端截止晶胞2056含有一個寬P-臺面結構層2004z，多晶矽場板2090和2091形成在P-臺面結構層2004z上，通過介質層2096，多晶矽場板2090和2091與P-臺面結構層2004z絕緣。寬P-臺面結構層2004z的寬度W遠大於其他P-臺面結構層的寬度。末端截止晶胞2056還含有一個位於晶片邊緣的最後一個P-臺面結構層2004x，晶片的劃線槽就位於晶片邊緣。N-外延層奈米管和P-外延層奈米管排列在P-臺面結構2004z和2004x的側壁旁。在本實施例中，P-臺面結構層2004z的寬度約為40mm。
場板2090和2091用於承載場板上的電壓降，使最後一個截止晶胞2054z的N-摻雜區2062的電壓，低於積體電路的最高工作電壓。末 端截止晶胞2056的N-外延層奈米管2010x連接到漏極電勢上，也就是最高工作電壓上。場板2090和2091串聯起來，承載多餘的擊穿電壓，並將電場從晶片邊緣推回到最後一個截止晶胞2054z。更確切地說，多晶矽場板2090通過金屬互聯接頭2092，電連接到最後一個截止晶胞2054z上。多晶矽場板2091通過金屬互聯接頭2093，電連接到N-摻雜區2062x和N+區2063x上。N-外延層奈米管2010x連接到N+襯底上，也就是連接最高工作電壓，並作為溝道停止。因此，多晶矽場板2091偏向最高工作電壓。場板2090和2091將電場和耗盡區反向推至最後一個截止晶胞。因此，末端截止晶胞2056擋住截止結構遠離晶片邊緣。而且，場板還有助於閉鎖多餘電壓，保護矽表面不受雜質以及不必要的電荷積累的影響，依靠在邊緣處更加可靠的電荷平衡，建立一個更加強大的系統。也可選擇，用除了多晶矽、金屬之外的其他導電材料製備場板。在其他實施例中，僅需要一個單場板，或省去截止晶胞。如果截止結構不含有末端截止晶胞，最後一個截止晶胞2054z就只需要將P-摻雜區連接到前一個N-摻雜區，由於沒有進一步的連接，因此最後一個截止晶胞2054z並不需要N-摻雜區2062(帶有或不帶有N+區)。
上述說明用於解釋說明本發明的典型實施例，並不用於限制範圍。在本發明的範圍內，還可能存在多種修正或變化。例如，參見第9(a)圖至第9(l1)圖所示的製備過程，用於製備單奈米管，而不是雙奈米管。而且，第16(a)圖和第16(b)圖所示的製備過程，可用於製備單奈米管，而非雙奈米管。
此外，在上述說明中，本發明的各種實施例中使用的是極其 重摻雜的N++襯底或重摻雜的N+襯底。在本發明的可選實施例中，上述裝置包括金屬氧化物電晶體、絕緣柵雙極電晶體、肖特基二極體以及P-N結二極體，都可以使用重摻雜的N+襯底或極其重摻雜的N++襯底製備。
此外，對於單奈米管工藝或雙奈米管工藝，無論襯底如何，都只需要將N-型奈米管電連接到N-型襯底上。也就是說，襯底作為初始材料，P-型外延層生長在襯底上，通過刻蝕形成臺面結構，如第3(a)圖至第3(h)圖以及第4(a)圖至第4(d)圖所示的製備方法。在這種情況下，N-型襯底向外擴散，同N-型奈米管電連接起來。或者，將襯底作為N-型層，通過離子注入或外延生長，在P-型臺面結構上形成，便於背部研磨，如第9(a)圖至第9(l1)圖所示。形成N-型“襯底”的N-型層，通過背部研磨以及後續的離子注入或外延工藝，電連接到N-型奈米管。
上述實施例僅針對N-溝道金屬氧化物矽場效應管。然而，通過反轉每個半導體區域的導電極性，上述奈米管電晶體結構也可以用於製備P-溝道金屬氧化物矽場效應管。
儘管本發明的內容已經通過上述優選實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的申請專利範圍來限定。
200‧‧‧N-型垂直溝道金屬氧化物矽場效應管裝置
218‧‧‧多晶矽柵極電極
216‧‧‧柵極氧化層
212‧‧‧溝道
210‧‧‧N-型外延層
208‧‧‧薄P-型外延層
202‧‧‧N++襯底
204‧‧‧P-臺面結構-外延層
220‧‧‧P-本體區
230‧‧‧源極電極
224‧‧‧P+本體接觸區
222‧‧‧N+源極區
226‧‧‧介質層

Claims (49)

  1. 一種半導體裝置，其特徵在於，該半導體裝置包含：一個第一導電類型的第一半導體層，其包含若干個形成在第一半導體層的頂面中的溝道，這些溝道在第一半導體層中形成臺面結構；一個第二導電類型的第二半導體層，其位於第一半導體層的底面上；一個形成在溝道側壁上的第一導電類型的第一外延層，第一外延層至少覆蓋第一半導體層中臺面結構的側壁；一個形成在第一外延層上的第二導電類型的第二外延層，該第二外延層電連接到第二半導體層上；一個形成在溝道中的第一介質層，其緊鄰第二外延層，所述的第一介質層至少填充部分溝道；一個形成在第一介質層上方的至少一個第一溝道的側壁上的柵極介質層；一個形成在第一介質層上方以及緊鄰所述的柵極介質層的第一溝道中的柵極導電層，其中，第一外延層和第二外延層沿溝道的側壁構成平行摻雜區，第一外延層和第二外延層各自具有均勻一致的摻雜濃度，第二外延層具有第一厚度和第一摻雜濃度，第一外延層和第一半導體層的臺面結構均具有第二厚度和第二平均摻雜濃度，第一和第二厚度以及第一摻雜濃 度和第二平均摻雜濃度達成電荷平衡。
  2. 如申請專利範圍第1項所述的半導體裝置，其特徵在於，所述的第二半導體層是由一個極其重摻雜的半導體層或重摻雜的半導體層構成的，所述的第一半導體層為第一導電類型的輕摻雜外延層。
  3. 如申請專利範圍第1項所述的半導體裝置，其特徵在於，所述的第一半導體層是由一個第一導電類型的輕摻雜半導體襯底構成的，第二半導體層作為植入層或外延層，在對第一半導體層進行背部研磨之後，形成在第一半導體層的底面上。
  4. 如申請專利範圍第1項所述的半導體裝置，其特徵在於，該半導體裝置還包含：一個第一導電類型的本體區，其形成在第一半導體層的至少一個第一臺面結構的頂部，該本體區延伸到第一溝道中的柵極導電層底部邊緣附近的深度；以及形成在緊鄰第一溝道的側壁的本體區中的一個第二導電類型的重摻雜源極區，該源極區從第一半導體層的上方，延伸到柵極導電層頂部邊緣附近的深度；以及在其中形成的一個垂直溝道金屬氧化矽場效應管，所述的第二半導體層作為垂直溝道金屬氧化矽場效應管的漏極區，第二外延層作為漏極漂流區，柵極導電層作為柵極電極。
  5. 如申請專利範圍第1項所述的半導體裝置，其特徵在於，其中第二外延層的厚度小於1μm，第一外延層具有亞微米厚度。
  6. 如申請專利範圍第1項所述的半導體裝置，其特徵在於，其中第一外延層的摻雜濃度比第一半導體層更大。
  7. 如申請專利範圍第1項所述的半導體裝置，其特徵在於，其中第二外延層的第一厚度和第一摻雜濃度的乘積，大致等於第一外延層和第一半導體層的臺面結構的第二厚度和第二平均摻雜濃度乘積的一半。
  8. 如申請專利範圍第1項所述的半導體裝置，其特徵在於，其中第一導電類型是由N-型電導型構成，第二導電類型是由P-型電導型構成。
  9. 如申請專利範圍第1項所述的半導體裝置，其特徵在於，其中第一導電類型是由P-型電導型構成，第二導電類型是由N-型電導型構成。
  10. 如申請專利範圍第1項所述的半導體裝置，其特徵在於，其中對溝道的底部區域反向摻雜，使得第二外延層同第二半導體層在溝道底部區域電連接。
  11. 如申請專利範圍第1項所述的半導體裝置，其特徵在於，該半導體裝置還包含：形成在第一半導體層的至少一個第一個臺面結構頂部的一個第一導電類型的本體區，該本體區延伸到第一溝道 中的柵極導電層底部邊緣附近的深度；形成在緊鄰第一溝道的側壁的本體區中的一個第二導電類型的重摻雜源極區，該源極區延伸到柵極導電層頂部邊緣附近的深度；一個源極電極電接觸源極區和本體區；在第二半導體層的底面上的一個第一導電類型的第三半導體層，第三半導體層形成一個內部發射極區；以及一個電連接到第三半導體層的集電極，其中形成的一個絕緣柵雙極電晶體，第二半導體層作為該絕緣柵雙極電晶體的緩衝或場欄區，本體區作為內部集電極區，源極電極作為發射極電極，柵極導電層作為柵極電極。
  12. 如申請專利範圍第1項所述的半導體裝置，其特徵在於，該半導體裝置還包含：形成在第一半導體層的一第二臺面結構中的第一導電類型的陽極接觸區，第二臺面結構緊鄰帶有或不帶有柵極導電層的第一介質層填充的溝道；以及形成在第一半導體層的頂面上的一個肖特基金屬層，肖特基金屬連接第一和第二外延層以及陽極接觸區，肖特基金屬連接第二外延層形成肖特基結，其中形成的一個肖特基二極體，第二半導體層作為陰極，肖特基金屬層作為陽極端子。
  13. 如申請專利範圍第12項所述的半導體裝置，其特徵在於，該半導體裝置還包含：一個形成在第一半導體層的第二臺面結構頂面上的第一導電類型的輕摻雜淺植入區，包圍著陽極接觸區，該輕摻雜區在第二臺面結構的整個表面上延伸，包括第一和第二外延層，輕摻雜植入區的摻雜濃度比陽極接觸區更小。
  14. 如申請專利範圍第1項所述的半導體裝置，其特徵在於，該半導體裝置還包含：形成在第一半導體層的一個第三臺面結構中的一個第一導電類型的陽極接觸區，該陽極接觸區並延伸到形成在第三臺面結構側壁上的第二外延層，第三臺面結構緊鄰帶有或不帶有柵極導電層的第一介質層填充的溝道，一個P-N結位於陽極接觸區和第二外延層之間；以及在第三臺面結構的頂面上的一個歐姆金屬層，與陽極接觸區電接觸；其中所形成的一個P-N結二極體帶有第二半導體層，該第二半導體層作為陰極，歐姆金屬層作為陽極端子。
  15. 如申請專利範圍第1項所述的半導體裝置，其特徵在於，該半導體裝置是由一個承載有源裝置的有源區以及一個有源區周圍的截止區構成的，截止區包含一個截止晶胞陣列，從與有源區相交的第一個截止晶胞，一直到 最後一個截止晶胞，其中，每一個截止晶胞都含有：一個第一半導體層的臺面結構，具有形成在其側壁上的第一外延層以及形成在第一外延層上的第二外延層，臺面結構位於用第一介質層而非柵極導電層填充的溝道近鄰；一個形成在臺面結構頂面中的第一導電類型的第一區，電連接到第一外延層和第一半導體層上；以及一個形成在臺面結構頂面中的第二導電類型的第二區，電連接到第二外延層，第二區遠離臺面結構中的第一區，並且形成在除最後一個截止晶胞以外的每一個截止晶胞中，其中第一個截止晶胞的第一區電連接到半導體裝置的源極或發射極電勢上，最後一個截止晶胞的第二外延層電連接到半導體裝置的漏極或集電極電勢上，或者漏極或集電極電勢附近，其餘的截止晶胞的第二區分別電連接到陣列中其下一個截止晶胞的第一區上。
  16. 如申請專利範圍第15項所述的半導體裝置，其特徵在於，其中每個截止晶胞還包含：一個形成在第一區中的第一導電類型的第三區，第三區的摻雜濃度比第一區更大；以及一個形成在第二區中的第二導電類型的第四區，第四區的摻雜濃度比第二區更大。
  17. 如申請專利範圍第15項所述的半導體裝置，其特徵在於，其中每個截止晶胞都在一穿通電壓下被夾斷，截止晶胞的陣列將截止區的電壓，以穿通電壓的步階，從最低電勢升高到最高電勢。
  18. 如申請專利範圍第15項所述的半導體裝置，其特徵在於，其中一個截止晶胞的第一區和第二區與下一個截止晶胞的第一區和第二區交錯排列。
  19. 如申請專利範圍第15項所述的半導體裝置，其特徵在於，其中每個截止晶胞還包含：一個形成在臺面結構中的具有第一導電類型摻雜劑的植入區，位於遠離臺面結構頂面處，植入區的摻雜濃度用於調節第二外延層的摻雜濃度，以降低截止晶胞的穿通電壓。
  20. 如申請專利範圍第19項所述的半導體裝置，其特徵在於，其中植入區形成在臺面結構中，在第一或第二區的底面下方。
  21. 如申請專利範圍第15項所述的半導體裝置，其特徵在於，其中截止區更包含一個形成在最後一個截止晶胞近鄰的末端截止晶胞，末端截止晶胞包含：一個第一半導體層的末端臺面結構，具有形成在其側壁上的第一外延層以及形成在第一外延層上的第二外延層，末端臺面結構位於用第一外延層填充，而非柵極導 電層填充的溝道近鄰，末端臺面結構的第一寬度比其他截止晶胞的臺面結構的寬度更大；以及位於末端臺面結構頂面上的至少一個場板，通過介質層與末端臺面結構絕緣，其中最後一個截止晶胞還包含形成在臺面結構頂面中，並電連接到第二外延層上的的第二導電類型的第二區，第二區遠離臺面結構中的第一區，並且其中至少一個場板耦合在最後一個截止晶胞的第二區和半導體裝置的漏極或集電極電勢之間。
  22. 如申請專利範圍第21項所述的半導體裝置，其特徵在於，其中末端截止晶胞的至少一個場板包含：一個位於末端臺面結構頂面上的第一場板，通過介質層與末端臺面結構絕緣；以及一個位於末端臺面結構頂面上的第二場板，通過介質層與末端臺面結構絕緣，第二場板在第一場板近鄰，其中第一和第二場板串聯在最後一個截止晶胞的源極區和半導體裝置的漏極或集電極電勢之間。
  23. 一種半導體裝置，其特徵在於，該半導體裝置包含：一個第一導電類型的第一半導體層，其含有形成在第一半導體層頂面中的多個溝道，這些溝道在第一半導體層中構成臺面結構；一個第二導電類型的第二半導體層，位於第一半導體層 的底面上；一個形成在溝道側壁上的第二導電類型的第二外延層，至少覆蓋第一半導體層的臺面結構的側壁；一個形成在溝道中的第一介質層，其緊鄰第二外延層，該第一介質層至少填充部分溝道；一個形成在第一介質層上方的至少一個第一溝道側壁上的柵極介質層；以及一個形成在第一介質層上方以及緊鄰柵極介質層的第一溝道中的柵極導電層，其中，第二外延層沿溝道側壁形成平行摻雜區，第二外延層具有均勻一致的摻雜濃度，第二外延層具有第一厚度和第一摻雜濃度，並且第一半導體層的臺面結構具有第二厚度和第二摻雜濃度，選取合適的第一和第二厚度以及第一摻雜濃度和第二摻雜濃度，以獲得電荷平衡；並且其中所述的半導體裝置是由一個承載有源裝置的有源區以及一個有源區周圍的截止區構成的，截止區包含一個截止晶胞陣列，從與有源區相介面的第一個截止晶胞，一直到最後一個截止晶胞，每一個截止晶胞都含有：一個第一半導體層的臺面結構，具有形成在其側壁上的第二外延層，其中，該臺面結構位於用第一介質層而非柵極導電層填充的溝道近鄰； 一個形成在臺面結構頂面中的第一導電類型的第一區，電連接到第一半導體層上；以及一個形成在臺面結構頂面中的第二導電類型的第二區，電連接到第二外延層，第二區遠離臺面結構中的第一區，並且形成在除最後一個截止晶胞以外的每一個截止晶胞中，其中，第一個截止晶胞的第一區電連接到半導體裝置的源極或發射極電勢上，最後一個截止晶胞的第二外延層電連接到半導體裝置的漏極或集電極電勢上，或者漏極或集電極電勢附近，其餘的截止晶胞的第二區分別電連接到陣列中其下一個截止晶胞的第一區上。
  24. 一種半導體裝置的製備方法，其特徵在於，該方法包含：在第一導電類型的第一半導體層的頂面上，形成若干個溝道，這些溝道在第一半導體層中形成臺面結構；在第一半導體層的表面上通過外延生長形成一個第二導電類型的第一外延層，至少覆蓋溝道的側壁；在溝道中製備第一介質層，其中第一介質層至少填充了部分溝道；在第一介質層上方以及緊鄰第一外延層的至少一個第一溝道的側壁上，形成一個柵極介質層；在第一溝道中形成一個柵極導電層，其中柵極導電層位 於第一介質層上方以及緊鄰柵極介質層；以及在第一半導體層的底面上，製備一個第二導電類型的第二半導體層，其中第一外延層電連接到此第二半導體層上，其中，第一外延層沿溝道的側壁排列，並且具有均勻的摻雜濃度，第一外延層具有第一厚度以及第一摻雜濃度，第一半導體層的臺面結構在水準方向上具有第二厚度以及第二摻雜濃度，選取合適的第一和第二厚度以及第一和第二摻雜濃度，以便在實際運行中獲得電荷平衡。
  25. 如申請專利範圍第24項所述的半導體裝置的製備方法，其特徵在於，該第二導電類型的第二個半導體層包含一個第二導電類型的重摻雜半導體襯底，並且在形成多個溝道之前，此方法還包含：製備第二導電類型的重摻雜半導體襯底；以及在半導體襯底的頂面上，製備第一導電類型的第一半導體層。
  26. 如申請專利範圍第24項所述的半導體裝置的製備方法，其特徵在於，第一導電類型的第一半導體層為輕摻雜的半導體襯底，並且在製備柵極導電層之後，此方法還包含：研磨輕摻雜的半導體襯底背部，除去半導體襯底，一直 到介質填充的溝道底面附近；並且在剛裸露出來的輕摻雜半導體襯底背部，製備第二導電類型的第二個半導體層，第二個半導體層為重摻雜。
  27. 如申請專利範圍第26項所述的半導體裝置的製備方法，其特徵在於，製備重摻雜的第二個半導體層包含，在剛裸露的輕摻雜的半導體襯底背部，進行第二導電類型注入。
  28. 如申請專利範圍第26項所述的半導體裝置的製備方法，其特徵在於，研磨輕摻雜的半導體襯底背部還包含：研磨半導體襯底的背部，除去半導體襯底，直到第一個介質層底面為止。
  29. 如申請專利範圍第26項所述的半導體裝置的製備方法，其特徵在於，製備第二導電類型的重摻雜第二個半導體層包含：在剛裸露的輕摻雜的半導體襯底背部，外延生長第二導電類型的重摻雜第二個半導體層。
  30. 如申請專利範圍第29項所述的半導體裝置的製備方法，其特徵在於，研磨輕摻雜的半導體襯底背部，除去半導體襯底，一直到遠離介質填充的溝道底面的第一距離。
  31. 如申請專利範圍第24項所述的半導體裝置的製備方法，其特徵在於，該方法還包含：在溝道中製備第一介質層之前，進行第二導電類型的各向異性離子注入，通過各向異性的離子注入，在溝道底 部形成第二導電類型的摻雜區。
  32. 如申請專利範圍第24項所述的半導體裝置的製備方法，其特徵在於，該方法還包含：在至少一個第一半導體層的臺面結構的頂部，製備一個第一導電類型的本體區，該本體區延伸到第一溝道中的柵極導電層底部邊緣附近的深度；在緊鄰第一溝道的側壁的本體區中，製備一個第二導電類型的重摻雜源極區，該源極區延伸到柵極導電層頂部邊緣附近的深度；以及在其中製備一個垂直溝道金屬氧化矽場效應管，第二半導體層作為垂直溝道金屬氧化矽場效應管的漏極區，第一外延層作為漏極漂流區，柵極導電層作為柵極電極。
  33. 如申請專利範圍第32項所述的半導體裝置的製備方法，其特徵在於，該方法還包含：在柵極導電層和第一半導體層上方，製備一個第二介質層；在第一半導體層的頂面上的第二介質層中，形成一個開口；以及在開口中製備一個源極電極，以連接源極區和本體區。
  34. 如申請專利範圍第24項所述的半導體裝置的製備方法，其特徵在於，通過外延生長製備一個第二導電類型的第一外延層，包含：通過外延生長，製備一個厚度等於或 小於200nm的第二導電類型的第一外延層。
  35. 如申請專利範圍第24項所述的半導體裝置的製備方法，其特徵在於，在溝道中製備第一介質層，包含：在溝道中沉積一個氧化層，所沉積的氧化層填滿了溝道，並覆蓋在第一半導體層的臺面結構上；以及刻蝕所沉積的氧化層，直到氧化層僅填充部分溝道為止。
  36. 如申請專利範圍第24項所述的半導體裝置的製備方法，其特徵在於，第一半導體層比第一外延層的摻雜濃度更小。
  37. 如申請專利範圍第24項所述的半導體裝置的製備方法，其特徵在於，第一外延層的第一厚度和第一摻雜濃度的乘積，大致等於第一半導體層的臺面結構的第二厚度和第二摻雜濃度乘積的一半，所述的第二厚度為第一半導體層的臺面結構的水準方向尺寸。
  38. 如申請專利範圍第24項所述的半導體裝置的製備方法，其特徵在於，在通過外延生長製備第二導電類型的第一外延層之前，此方法還包含：通過外延生長，在第一半導體層上製備第一導電類型的第二外延層，該第二外延層覆蓋在溝道的側壁上；其中，通過外延生長，製備第一外延層的步驟包含：通過外延生長，在第二外延層上製備第二導電類型的第一 外延層，其中，第一外延層和第二外延層，沿溝道側壁，形成平行摻雜區，第一外延層和第二外延層各自都具有均勻一致的摻雜濃度，第一外延層具有第一厚度和第一摻雜濃度，第二外延層和第一半導體層的一臺面結構均具有第三厚度和第三平均摻雜濃度，選取合適的第一和第三厚度以及第一摻雜濃度和第三平均摻雜濃度，以獲得電荷平衡。
  39. 如申請專利範圍第38項所述的半導體裝置的製備方法，其特徵在於，第二導電類型的第二半導體層是由一個第二導電類型的重摻雜半導體襯底組成的，其中在製備多個溝道之前，此方法還包含：製備第二導電類型的重摻雜半導體襯底；以及在半導體襯底的頂面上製備第一導電類型的第一半導體層，其中，形成在第二外延層上的第一外延層，通過半導體襯底中的摻雜劑向外擴散，電連接到半導體襯底上。
  40. 如申請專利範圍第38項所述的半導體裝置的製備方法，其特徵在於，第二外延層比第一半導體層的摻雜濃度更大。
  41. 如申請專利範圍第38項所述的半導體裝置的製備方法，其特徵在於，第一外延層的第一厚度和第一摻雜濃度的 乘積，大致等於第二外延層和第一半導體層的臺面結構的第三厚度和第三平均摻雜濃度乘積的一半。
  42. 如申請專利範圍第24項所述的半導體裝置的製備方法，其特徵在於，第一導電類型是由N-型電導型構成，第二導電類型是由P-型電導型構成。
  43. 如申請專利範圍第24項所述的半導體裝置的製備方法，其特徵在於，第一導電類型是由P-型電導型構成，第二導電類型是由N-型電導型構成。
  44. 如申請專利範圍第24項所述的半導體裝置的製備方法，其特徵在於，外延過程之後的工藝是在1000℃或1000℃以下的溫度下進行。
  45. 如申請專利範圍第38項所述的半導體裝置的製備方法，其特徵在於，對溝道的底部區域反向摻雜，使得第一外延層同第二半導體層電連接。
  46. 如申請專利範圍第24項所述的半導體裝置的製備方法，其特徵在於，還包含：在第一半導體層的至少一個第一個臺面結構頂部，製備一個第一導電類型的本體區，該本體區延伸到第一溝道中的柵極導電層底部邊緣附近的深度；在緊鄰第一溝道的側壁的本體區中，製備一個第二導電類型的重摻雜源極區，該源極區延伸到柵極導電層頂部邊緣附近的深度； 在頂面上製備一個源極電極，以便電接觸源極區和本體區；在第二半導體層的底面上製備一個第一導電類型的內部發射極層；以及在底面上製備一個集電極電極，以連接內部發射極層，在其中製備一個絕緣柵雙極電晶體，第二半導體層作為絕緣柵雙極電晶體的緩衝或場欄區，本體區作為內部集電極區，源極電極作為發射極電極，柵極導電層作為柵極電極。
  47. 如申請專利範圍第24項所述的半導體裝置的製備方法，其特徵在於，還包含：在第一半導體層的第二臺面結構中，製備第一導電類型的陽極接觸區，第二臺面結構在帶有或不帶有柵極導電層的第一介質層填充的溝道近鄰；以及在第二臺面結構和第一外延層及陽極接觸區的頂面上，製備一個肖特基金屬層，肖特基金屬連接第一外延層，以形成肖特基結，在其中所形成的一個肖特基二極體帶有第二半導體層，第二半導體層作為陰極端子，肖特基金屬層作為陽極端子。
  48. 如申請專利範圍第24項所述的半導體裝置的製備方法，其特徵在於，還包含： 在第一外延層中，進行第一導電類型的淺植入，以調節第一外延層的肖特基勢壘高度。
  49. 如申請專利範圍第24項所述的半導體裝置的製備方法，還包含：在第一半導體層的第三臺面結構中，製備一個第一導電類型的陽極接觸區，並延伸到形成在第三臺面結構側壁上的第一外延層，第三臺面結構位於帶有或不帶有柵極導電層的第一介質層填充的溝道近鄰，陽極接觸區和第一外延層之間形成一P-N結；以及在第三臺面結構的頂面上，製備一個歐姆金屬層，與陽極接觸區電接觸；在其中所形成的一個P-N結二極體帶有第二半導體層，第二半導體層作為陰極端子，歐姆金屬層作為陽極端子。
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