TWI443779B - 半導體元件及其製造方法 - Google Patents
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Description
本發明是有關一種半導體元件及其製造方法，特別是提供一種具有一柱體陣列及金屬位元線的半導體元件，每一位元線是與一直行的傾斜的位元線接點連接，且以一傾斜於該柱體陣列之一直行方向及一橫列方向的方向延伸。
動態隨機存取記憶體(Dynamic random access memory,DRAM)元件是一種用於儲存資料或資訊的短暫記憶元件，其包含陣列排列的電晶體及電容器，多個與源極(source)或汲極(drain)電耦合的位元線，及多個與該等電晶體的閘極(gate)電耦合的字線。工業上對於DRAM元件的發展聚焦於縮小DRAM晶片的尺寸。縮小DRAM晶片尺寸的方法之一是藉由在矽基材上形成深溝(trench)，當溝的寬度越小，DRAM晶片的尺寸也就越小。然而，從目前的DRAM世代(溝寬約為60 nm)減小溝的寬度到下一個DRAM世代(溝寬約為20-40 nm)是一個很大的挑戰。
圖1A及圖1B說明一種傳統的4F2
垂直單元(vertical cell)型DRAM元件，包含：一基材1，具有一基底11及一自該基底11向上延伸的柱體(pillar)12所集合而成的柱體陣列；多個埋設於該基底11內的埋入位元線(buried bit line)13，是設置於且連接於該柱體陣列中各自的直行的柱體12下；多個字線(word line)14，每一字線14是與該柱體陣列中各自的橫列的柱體12的中間部分連接；一填充該等柱體12、該等埋入位元線13與該等字線14之間隙的絕緣材
料(圖未示)；及多個各自地設置於且電連接於該等柱體12上的電容器15。
圖1C至圖1H說明一種傳統製造4F2
DRAM元件的方法的連續步驟。該方法包含：在一半導體基材1上形成位元線溝10，以使該基材1形成一基底11及自該基底11向上延伸的伸長條121(參見圖1C)；在每一位元線溝10的二相對條壁上形成一襯墊層131(參見圖1D)；在該基底11中每一位元線溝10的底部植入一N+摻雜物離子(例如磷、砷及N型離子)，接著藉由退火(anealing)或熱擴散(thermal diffusion)以在此處形成一摻雜區133(參見圖1E)；透過乾蝕刻加深每一位元線溝10以將每一個摻雜區切割成二個分離的半區133a及133b，從而形成分離的埋入位元線13(參見圖1F)；以一間隙填充材料151填充該等位元線溝10(參見圖1G)；形成多個字線溝16，每一字線溝16是設置在該等埋入位元線13上並與該等埋入位元線13交叉，以使每一伸長條121形成一直行的柱體12(參見圖1H)，自該等伸長條121形成的該等柱體12共同形成一行列排列的柱體陣列；在每一柱體12的側邊上形成一閘氧化層(gate oxide layer)(圖未示)；形成多個字線14，每一字線14是形成在該柱體陣列中各自的橫列的柱體12的側邊上的閘氧化層上；以一絕緣材料填充該字線溝(圖未示)；及形成多個設置於且電連接於該等柱體12上的電容器(圖未示)。
上述傳統方法的缺點在於：由於在深度方向上形成的摻雜區133相對較厚，因此該等位元線溝10需要再額外加深深度(例如約200 nm)，才足以切割穿過該摻雜區133，此
步驟在該位元線溝10的狹窄空間中非常難以實行，且由於每一埋入位元線13是從具有相對較低導電性的摻雜物所製得而具有相同的高電阻，因此在DRAM元件的微小化上會造成不利的影響並對於將高密度的記憶單元整合入每一埋入位元線13造成阻礙。此外，為了減小每一埋入位元線13的電阻而在埋入位元線13上形成吸起接點(pick up contact)或深位金屬矽化物接點(deep position metal silicidate contact)是相對困難的。
因此，本發明之目的即在提供一種可以克服上述習知技術缺點的半導體元件及製造該半導體元件的方法。
於是，本發明提供一種半導體元件，包含：一基材，包括一基底及一柱體陣列，該柱體陣列具有多個自該基底向上延伸且行列排列的柱體，該柱體陣列中每一直行的柱體是沿著一直行方向設置；多個埋入位元線，每一埋入位元線是沿著該直行方向延伸，且設置在二相鄰該柱體陣列中直行的柱體之間；多個字線，每一字線是沿著一橫截於該直行方向的橫列方向延伸，且與該柱體陣列中橫列的相對應柱體電連接；及一接點陣列，包括多個行列排列的位元線接點。該接點陣列中每一直行的位元線接點是沿著該直行方向設置，且埋設於該基底內，並與該各自的埋入位元線電連接。該接點陣列中每一直行的每一位元線接點與該各自的埋入位元線交錯，且延伸並電連接於二相鄰的柱體之間。
本發明之另一目的即在提供一種半導體元件的製造方法。該方法包含：(a)在一基材上形成多個扭曲的第一溝槽
及多個平行的第二溝槽，該等第二溝槽與該等第一溝槽交錯以致該基材形成一下支部及一桿柱陣列，該桿柱陣列具有多個自該下支部向上延伸且行列排列的桿柱，該桿柱陣列中每一直行的桿柱是以一扭曲的方式沿著一直行方向設置；(b)以一絕緣材料填充該基材中的第一溝槽與第二溝槽；(c)形成多個位元線溝，每一位元線溝是以該直行方向延伸穿過該桿柱陣列的相對應直行的桿柱，以致每一桿柱形成一基部及一對自該基部向上延伸且經一相對應桿柱所分隔的柱體，自該等桿柱形成的該等柱體共同形成一行列排列的柱體陣列；(d)形成一接點陣列，該接點陣列具有多個行列排列的位元線接點，該接點陣列中每一直行的每一位元線接點是埋設在一各自的由該等桿柱形成的基部內，且延伸並電連接於自該各自的基部向上延伸的二相鄰的柱體之間；(e)形成多個埋入位元線，每一埋入位元線是設置在一各自的位元線溝中且沿此延伸，並與該接點陣列中各自的直行電連接；及(f)形成多個字線，每一字線是沿著一橫截於該直行方向的橫列方向延伸，且與該柱體陣列中各自的橫列電連接。
本發明將就以下實施例作進一步說明，但應瞭解的是，該等實施例僅為例示說明之用，而不應被解釋為本發明實施之限制。
如圖2至圖3所示，本發明第一較佳實施例之半導體元件100是可被進一步製成一記憶單元，例如4F2
垂直單元型DRAM。
該半導體元件100包含：一基材2，包括一基底21及一柱體陣列，該柱體陣列具有多個自該基底21向上延伸且行列排列的柱體22，該柱體陣列中每一直行的柱體22是沿著一直行方向(X)設置；多個埋入位元線23，每一埋入位元線23是沿著該直行方向(X)延伸，且設置在二相鄰該柱體陣列中直行的柱體22之間；多個字線24，每一字線24是沿著一橫截於該直行方向(X)的橫列方向(Y)延伸，且與該柱體陣列中橫列的相對應柱體22電連接；多個各自設置於且電連接於該等柱體22的頂端上的電容器26；及一接點陣列，包括多個行列排列的位元線接點25。該接點陣列中每一直行的位元線接點25是沿著該直行方向(X)設置，且埋設於該基底21內，並與該各自的埋入位元線23電連接。該接點陣列中每一直行的每一位元線接點25與該各自的埋入位元線23交錯，且延伸並電連接於二相鄰且斜角設置的柱體22之間(意即二相鄰柱體22是各自座落在該柱體陣列的二相鄰橫列及二相鄰直行之間)，並連接於該相對應的字線24。
每一柱體22具有一源極區、一汲極區及一傳導通道區(圖未示)。
將一絕緣體(圖未示)填充該等柱體12、該等埋入位元線13與該等字線14之間隙。
在本實施例中，該接點陣列中每一直行的每一位元線接點25是沿著一傾斜於該直行方向(X)與該橫列方向(Y)的長度方向(length direction)(U、V)延伸於二相鄰的柱體之間。該接點陣列中每一直行的每一位元線接點25的長度方向(U)與該接點陣列中每一直行的一相鄰的位元線接點25的
長度方向(V)交叉。
每一所述埋入位元線23是由一導電材料所製得，該導電材料含有一金屬、該金屬的氮化物及該金屬的矽化物。該金屬較佳是選自於：鈦、鎢、鎳及鈷。
每一所述位元線接點25含有植入的離子，該離子是選自於：砷、磷及N型離子。
較佳地，該基材2是一p型或n型矽晶圓。
圖4說明本發明第二較佳實施例之半導體元件100。該第二較佳實施例與前一較佳實施例不同之處在於：該接點陣列中每一直行的每一位元線接點25的長度方向與該接點陣列中每一直行的一相鄰的位元線接點25的長度方向平行。
圖5A至圖5W說明一種本發明第一較佳實施例之半導體元件100的製造方法的連續步驟。該方法包含以下步驟：提供一基材2(參見圖5A)；在該基材2的頂面上形成一第一硬遮罩層(hard mask layer)31(參見圖5A)；藉由沿著扭曲路徑(twisted path)301(每一路徑具有一鋸狀外觀)且接續沿著與該等扭曲路徑301交錯的非扭曲路徑(直路徑)302蝕刻該第一硬遮罩層31，將該第一硬遮罩層31雙重圖案化(double patterning)(參見圖5A)，以形成多個第一槽部306及多個第二槽部307，共同使得該基材2的頂面上的曝露區曝露出來(參見圖5B)；自該基材2的頂面上的曝露區蝕刻該基材2，以形成多個扭曲的(twisted)第一溝槽201及多個平行的第二溝槽202，該等第二溝槽202與該等第一溝槽201交錯，以使該基材2形成一下支部203及一桿柱陣列
(參見圖5C及圖5D)，該桿柱陣列具有多個自該下支部203向上延伸且行列排列的桿柱205，該桿柱陣列中每一直行的桿柱205是以一扭曲的方式沿著一直行方向(X)設置(該桿柱陣列的每一直行具有與一鋸狀虛線類似的形狀)；在該等第一溝槽201及該等第二溝槽202的溝槽壁上形成一第一襯墊(圖未示)；在該基材2的該等第一溝槽201及該等第二溝槽202中填充一絕緣材料41(參見圖5E)；磨光該絕緣材料41的頂部並移除該第一硬遮罩層31(圖未示)；在該絕緣材料41上形成一第二硬遮罩層32(參見圖5F)；藉由沿著平行的沿著該直行方向(X)延伸的位元線路徑(圖未示)蝕刻該第二硬遮罩層32，將該第二硬遮罩層32圖案化，以形成多個遮罩槽部308，共同使得該絕緣材料41上的曝露部分及每一所述桿柱205的曝露部分曝露出來(參見圖5G及圖5H)；從該絕緣材料41上的曝露部分及每一所述桿柱205的曝露部分蝕刻該絕緣材料41及該等桿柱205，以形成多個位元線溝211(參見圖5H至圖5J)，每一位元線溝211是以該直行方向(X)延伸穿過該桿柱陣列的相對應直行的桿柱205，以致每一桿柱205形成一基部206及一對自該基部206向上延伸且經一相對應位元線溝211所分隔的柱體22，自該等桿柱205形成的該等柱體22共同形成一行列排列的柱體陣列，每一位元線溝211具有一溝壁212，該溝壁具有一由該等相對應的柱體22及該等相對應的基部206所定義的部分；在每一位元線溝211的溝壁212上形成一第二襯墊層42並回蝕刻，以使每一基部206曝露(參見圖5K)；離子植入一摻雜物於每一基部206中，接著藉由退火使該摻雜物
朝著二相鄰的柱體22進行熱擴散，以形成一包括多個位元線接點25且行列排列的接點陣列(參見圖5L及圖5M)，該接點陣列中每一直行的每一位元線接點25是埋設在一各自的基部206內，且延伸並電連接於自該各自的基部206向上延伸的二相鄰的柱體22之間；在每一位元線溝211中沉積一含金屬的材料，以形成多個埋入位元線23(參見圖5N及圖5O)，每一埋入位元線23是設置在一各自的位元線溝211中且沿此延伸，並與該接點陣列中各自的直行的位元線接點25電連接且交錯，每一埋入位元線23是形成在該第二襯墊層42上，以使該柱體陣列中直行的二相鄰柱體22被該第二襯墊層42所絕緣；以一第一間隙填充材料43填充該等位元線溝211的間隙，接著在該第二硬遮罩層32及該第一間隙填充材料43上形成一第三硬遮罩層33，且藉由沿著平行的沿著一橫截於該直行方向(X)的橫列方向(Y)延伸的字線路徑(圖未示)蝕刻該第二硬遮罩層32及該第三硬遮罩層33，將該第二硬遮罩層32及該第三硬遮罩層33圖案化，以形成多個使每一柱體22之二相反端部及該第一間隙填充材料43之一部分曝露的遮罩溝槽(圖未示)；從每一柱體22的曝露的端部及該第一間隙填充材料43曝露的部分蝕刻，以形成多個字線溝221(參見圖5P及圖5Q)，每一字線溝221是間隔地設置在該等埋入位元線23上並與該等埋入位元線23交叉，且每一字線溝221是沿著該橫列方向(Y)延伸，以使每一柱體22的二相反側邊曝露；在每一字線溝221中形成一閘氧化物層45，以致該閘氧化物層45形成在每一柱體22的側邊上(參見圖5R及圖5S)；在每一字元溝
221中沉積一導電材料，接著藉由回蝕刻以形成多個導電帶240(參見圖5R及圖5S)，每一導電帶240是沿著該橫列方向(Y)延伸，且每一導電帶240是形成在該閘氧化物層45上；在每一字元線溝221中沉積一絕緣的氧化物材料46，接著藉由蝕刻移除該氧化物材料46的上部及每一導電帶240的上部，以使該等導電帶240各自地形成多個字線24(參見圖5T及圖5U)，每一字線24是與該柱體陣列中各自的橫列的柱體22的二相反側邊電連接；以一第二間隙填充材料47填充該等字線溝221，接著形成多個電容器26(參見圖5V及圖5W)，每一電容器26是設置於且電連接於一各自的柱體22上。由於該等電容器26的形成能以一傳統的方式實施，以簡潔為由，於此將不多做詳述。
較佳地，該第一硬遮罩層31、該第二硬遮罩層32及該第三硬遮罩層33是以一選自於：SiN及SiO2
的材料所製成，或藉由高密度電漿(high-density plasma,HDP)氧化物沉積或藉由利用正矽酸四乙酯(tetraethyl orthosilicate,TEOS)作為前驅物進行化學氣相沉積所形成。
較佳地，該第一襯墊層及該第二襯墊層42是以一選自於：SiN及SiO2
的材料所製成，或藉由高密度電漿氧化物沉積或藉由利用正矽酸四乙酯作為前驅物進行化學氣相沉積所形成。
較佳地，該絕緣材料41是選自於：SiN及SiO2
，或藉由高密度電漿氧化物沉積或藉由利用正矽酸四乙酯作為前驅物進行化學氣相沉積所形成。
較佳地，該第一間隙填充材料43及該第二間隙填充材
料47是選自於：SiN及SiO2
，或藉由高密度電漿氧化物沉積，或藉由利用正矽酸四乙酯作為前驅物進行化學氣相沉積，或藉由轉塗式介電質(spin-on dielectric,SOD)的製程所形成。
較佳地，該等字線24是以一選自於：TiN、鎢及鋁的導電材料所製成。
綜上所述，由於本發明是藉由形成延伸且電連接於二相鄰的柱體22之間的位元線接點25，每一位元線接點25是各自與二分離且相鄰的字線24連接，且藉由形成該含金屬材料製得的埋入位元線23，每一埋入位元線23是與該接點陣列中各自的直行的每一位元線接點25交錯，因而可以克服上述習知技術所遭遇的缺點。
惟以上所述者，僅為本發明之較佳實施例與具體例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
1‧‧‧基材
10‧‧‧位元線溝
11‧‧‧基底
12‧‧‧柱體
121‧‧‧伸長條
13‧‧‧埋入位元線
131‧‧‧襯墊層
133‧‧‧摻雜區
14‧‧‧字線
15‧‧‧電容器
151‧‧‧間隙填充材料
16‧‧‧字線溝
100‧‧‧半導體元件
2‧‧‧基材
201‧‧‧第一溝槽
202‧‧‧第二溝槽
203‧‧‧下支部
205‧‧‧桿柱
206‧‧‧基部
21‧‧‧基底
211‧‧‧位元線溝
212‧‧‧溝壁
22‧‧‧柱體
221‧‧‧字線溝
23‧‧‧埋入位元線
24‧‧‧字線
240‧‧‧導電帶
25‧‧‧位元線接點
26‧‧‧電容器
301‧‧‧扭曲路徑
302‧‧‧非扭曲路徑
306‧‧‧第一槽部
307‧‧‧第二槽部
308‧‧‧遮罩槽部
31‧‧‧第一硬遮罩層
32‧‧‧第二硬遮罩層
33‧‧‧第三硬遮罩層
41‧‧‧絕緣材料
42‧‧‧第二襯墊層
43‧‧‧第一間隙填充材料
45‧‧‧閘氧化物層
46‧‧‧氧化物材料
47‧‧‧第二間隙填充材料
X‧‧‧直行方向
Y‧‧‧橫列方向
U‧‧‧長度方向
V‧‧‧長度方向
圖1A-1H是示意圖，說明一種製造一半導體元件之傳統方法的連續步驟；圖2是一立體透視圖，說明本發明第一較佳實施例的半導體元件的結構；圖3是一俯視示意圖，說明該第一較佳實施例的結構；圖4一俯視示意圖，說明本發明第二較佳實施例的一半導體元件的結構；及
圖5A-5W是示意圖，說明本發明一種製造該第一較佳實施例的半導體元件之方法的連續步驟。
100‧‧‧半導體元件
2‧‧‧基材
21‧‧‧基底
22‧‧‧柱體
23‧‧‧埋入位元線
24‧‧‧字線
25‧‧‧位元線接點
26‧‧‧電容器
X‧‧‧直行方向
Y‧‧‧橫列方向
Claims (12)
- 一種半導體元件，包含：一基材，包括一基底及一柱體陣列，該柱體陣列具有多個自該基底向上延伸且行列排列的柱體，該柱體陣列中每一直行的柱體是沿著一直行方向設置；多個埋入位元線，每一埋入位元線是沿著該直行方向延伸，且設置在二相鄰該柱體陣列中直行的柱體之間；多個字線，每一字線是沿著一橫截於該直行方向的橫列方向延伸，且與該柱體陣列中橫列的相對應柱體電連接；及一接點陣列，包括多個行列排列的位元線接點，該接點陣列中每一直行的位元線接點是沿著該直行方向設置，且埋設於該基底內，並與該各自的埋入位元線電連接，該接點陣列中每一直行的每一位元線接點與該各自的埋入位元線交錯，且延伸並電連接於二相鄰的柱體之間。
- 根據申請專利範圍第1項所述之半導體元件，還包含多個設置於且電連接於該等柱體上的電容器。
- 根據申請專利範圍第1項所述之半導體元件，其中，該接點陣列中每一直行的每一位元線接點是沿著一長度方向延伸於二相鄰的柱體之間，該接點陣列中每一直行的每一位元線接點的長度方向與該接點陣列中每一直行的一相鄰的位元線接點的長度方向交叉。
- 根據申請專利範圍第1項所述之半導體元件，其中，該接點陣列中每一直行的每一位元線接點是沿著一長度方向延伸於二相鄰的柱體之間，該接點陣列中每一直行的每一位元線接點的長度方向與該接點陣列中每一直行的一相鄰的 位元線接點的長度方向平行。
- 根據申請專利範圍第1項所述之半導體元件，其中，每一所述埋入位元線是由一導電材料所製得，該導電材料含有一金屬的矽化物，該金屬是選自於：鈦、鎢、鎳及鈷。
- 根據申請專利範圍第1項所述之半導體元件，其中，每一所述位元線接點含有植入的離子，該離子是選自於：砷、磷及N型離子。
- 根據申請專利範圍第1項所述之半導體元件，其中，該基材是一p型或n型矽晶圓。
- 一種半導體元件的製造方法，包含：(a)在一基材上形成多個扭曲的第一溝槽及多個平行的第二溝槽，該等第二溝槽與該等第一溝槽交錯以致該基材形成一下支部及一桿柱陣列，該桿柱陣列具有多個自該下支部向上延伸且行列排列的桿柱，該桿柱陣列中每一直行的桿柱是以一扭曲的方式沿著一直行方向設置；(b)以一絕緣材料填充該基材中的第一溝槽與第二溝槽；(c)形成多個位元線溝，每一位元線溝是以該直行方向延伸穿過該桿柱陣列的相對應直行的桿柱，以致每一桿柱形成一基部及一對自該基部向上延伸且經一相對應位元線溝所分隔的柱體，自該等桿柱形成的該等柱體共同形成一行列排列的柱體陣列；(d)形成一接點陣列，該接點陣列具有多個行列排列的位元線接點，該接點陣列中每一直行的每一位元線 接點是埋設在一各自的由該等桿柱形成的基部內，且延伸並電連接於自該各自的基部向上延伸的二相鄰的柱體之間；(e)形成多個埋入位元線，每一埋入位元線是設置在一各自的位元線溝中且沿此延伸，並與該接點陣列中各自的直行電連接；及(f)形成多個字線，每一字線是沿著一橫截於該直行方向的橫列方向延伸，且與該柱體陣列中各自的橫列電連接。
- 根據申請專利範圍第8項所述之方法，還包含以下於步驟(c)及步驟(d)間實行的步驟：在每一柱體上形成一絕緣材料的襯墊層，以致形成於步驟(e)中的每一埋入位元線經該柱體陣列的二相鄰直行的柱體所絕緣。
- 根據申請專利範圍第8項所述之方法，還包含以下於步驟(e)及步驟(f)間實行的步驟：以一間隙填充材料填充該等位元線溝，形成多個字線溝，每一字線溝是設置在該等埋入位元線上並與該等埋入位元線交叉，且每一字線溝是沿著該橫列方向延伸，以使每一柱體的二相反側邊曝露，並在每一字線溝中形成一閘氧化物層，以致該閘氧化物層形成在每一柱體的側邊上，以致形成於步驟(f)中的每一字線形成在該閘氧化物層上。
- 根據申請專利範圍第8項所述之方法，其中，該形成於步驟(d)中的接點陣列是經由離子植入及接續的熱擴散所達成。
- 根據申請專利範圍第8項所述之方法，其中，該基材是一p 型矽晶圓或一n型矽晶圓。
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|---|---|---|---|
| TW101117095A TWI443779B (zh) | 2012-05-14 | 2012-05-14 | 半導體元件及其製造方法 |
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| TW101117095A TWI443779B (zh) | 2012-05-14 | 2012-05-14 | 半導體元件及其製造方法 |
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|---|---|---|---|---|
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| US11145656B2 (en) | 2018-04-27 | 2021-10-12 | Micron Technology, Inc. | Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors |
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-
2012
- 2012-05-14 TW TW101117095A patent/TWI443779B/zh active
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| US11201207B2 (en) | 2017-01-09 | 2021-12-14 | Micron Technology, Inc. | Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor |
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| US11545492B2 (en) | 2018-04-27 | 2023-01-03 | Micron Technology, Inc. | Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors |
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