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TWI441455B - 數值控制振盪器之輸出時脈相位平整化 - Google Patents

數值控制振盪器之輸出時脈相位平整化 Download PDF

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TWI441455B
TWI441455B TW096134782A TW96134782A TWI441455B TW I441455 B TWI441455 B TW I441455B TW 096134782 A TW096134782 A TW 096134782A TW 96134782 A TW96134782 A TW 96134782A TW I441455 B TWI441455 B TW I441455B
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TW
Taiwan
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clock
nco
phase
phase error
input
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TW096134782A
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TW200838148A (en
Inventor
Mark D Kuhns
Daniel L Simon
Chao-Ping Huang
Original Assignee
Nat Semiconductor Corp
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Publication date
Application filed by Nat Semiconductor Corp filed Critical Nat Semiconductor Corp
Publication of TW200838148A publication Critical patent/TW200838148A/zh
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Description

數值控制振盪器之輸出時脈相位平整化
本發明之實施例係關於數值控制振盪器(NCO,numerically－controlled oscillator)之領域。更特別而言，本發明之實施例係概括關於最小化於其由數值控制振盪器所產生的時脈之顫動(jitter)。
數值控制振盪器(NCO)係基於累加器(accumulator)與控制暫存器而為常用於時脈頻率合成與控制之數位電路。NCO的輸出時脈平均頻率於包括多個輸出時脈週期之某個持續時間中可任意地準確。頻率精確度係由輸入時脈頻率與NCO累加器寬度所決定。尤其是，NCO係經常運用於數位PLL實施，且功能上類似於類比PLL之電壓控制振盪器(VCO,voltage－controlled oscillator)。NCO係具有優於類比VCO之優點為，頻率輸出係可為確實控制，且不具有存在於VCO之雜訊、漂移、等等的固有問題。
然而，本質為數位之NCO係由於時脈相位之時間離散化所引起的顫動而受損。即，NCO時脈訊號之一時脈脈衝的任何領先邊緣係受制為對準於一輸入時脈邊緣之出現。因此，自一個NCO時脈邊緣至下一者之時間係可能因為輸入時脈週期而變化。儘管NCO時脈之平均頻率係可如所欲求的精確度，在等於輸入時脈週期之時脈上仍然會有顫動。
明確而言，於一個實施例，一種相位平整化系統係描述且包括一數值控制振盪器(NCO)，其為構成以產生於基於一輸入時脈的一可選擇頻率之複數個NCO時脈脈衝。複數個NCO時脈脈衝之邊緣係對準於輸入時脈之邊緣。一相位誤差計算模組係耦接至NCO，且為構成以產生其針對於複數個NCO時脈脈衝各者之一對應相位誤差。一時脈相位可選擇延遲係耦接至相位誤差計算模組，且為構成以根據該對應相位誤差而調整複數個NCO時脈脈衝各者之相位，以產生於可選擇頻率之一輸出時脈。輸出時脈之邊緣係根據相位誤差而調整以較佳接近理想相位，且無須為必要對準於輸入時脈之邊緣。
本發明之較佳實施例係將詳細參考於一種用於最小化由NCO所產生的時脈顫動之系統及方法，其實例係說明於伴隨圖式。
是以，本發明之種種實施例係揭示一種用於實行NCO輸出時脈相位平整化之系統及方法。本發明實施例係提供上述實現且進而提供以最小化由NCO所產生之一輸出時脈訊號的顫動。
以下詳細說明係參考伴隨圖式之本發明的實施例。該說明係意圖為說明性質而非為限制相關於本發明之範疇。該等實施例係充分詳細描述而致能熟悉此技藝人士以實行本發明，且將為瞭解的是：其他的實施例係可實行為具有某些變化而未脫離本發明之精神或範疇
註解與術語
本發明之實施例係可實施於硬體或軟體，其執行於一電腦系統且連同一成像系統，諸如：一LCD顯示器(例如：電視顯示器)。電腦系統係可為一個人電腦、筆記型電腦、伺服器電腦、大型主機、網路電腦、工作站、與類似者。此軟體程式係可實施以提供NCO時脈相位平整化。於一個實施例，電腦系統係包括其耦接至一匯流排之一處理器、與其耦接至匯流排之記憶體儲存裝置。記憶體儲存裝置係可為揮發性(volatile)或非揮發性且可包括可卸除式的儲存媒體。電腦係亦可包括一顯示器、用於資料輸入與輸出之裝置、等等。
以下詳細說明之一些部分係提出為依照程序、步驟、邏輯方塊、處理、與於其可實行於電腦記憶體之資料位元作業的其他符號代表。此等說明與代表係熟悉於資料處理技藝之彼等人士所運用的方式，以最為有效傳達其運作之本質給熟悉此技藝之其他人士。一程序、電腦執行步驟、邏輯方塊、處理、等等係在此且概括視為其導致期望結果之自相一致順序的作業或指令。作業係需要實際量之實際操縱的彼等者。通常，雖然非為必要，此等量係採取電氣或磁性訊號之形式，其能夠為儲存、轉移、結合、比較、且或者是操縱於一電腦系統。指稱此等訊號為位元(bit)、值(value)、成分(element)、符號(symbol)、字元(character)、項(term)、數字(number)、或類似者係已經證實有時為便利，主要為針對於常用之理由。
然而，應為記得的是：所有此等與類似術語係關聯於適當的實際量且僅為其應用至此等量之便利的標示。除非為特定陳述，否則如同自以下論述所顯明者，理解的是：於本發明，利用諸如“決定(determining)”、“產生(generating)”、“施加(applying)”或類似者的術語之論述係指一電腦系統、或類似電子計算裝置(包括：一種嵌入式系統)之動作與處理，以操縱及轉變其代表為於電腦系統的暫存器與記憶體內之實際(電氣)量的資料而成為其類似代表為於電腦系統的記憶體或暫存器或其他資訊儲存、傳輸或顯示裝置內之實際量的其他資料。
NCO時脈相位平整化
本發明之實施例係實施一種NCO時脈，目的在於自其呈現最小顫動之一初級時脈而導出一次級時脈。特別而言，當相較於由習用NCO時脈輸出所產生之離散化而產生的顫動，本發明之實施例係能夠降低於NCO時脈之輸出的顫動。
圖1係根據本發明的一個實施例之一種相位平整化系統100的方塊圖，相位平整化系統100係能夠最小化由一NCO所產生之一時脈的顫動。NCO時脈顫動係藉由跟隨在NCO 110之後的一種時脈相位可選擇延遲模組之加入而降低。NCO時脈顫動係由習用NCO系統之輸入時脈的一個時脈週期而降低為一可選擇因數L，其更為完整描述於後。
相位平整化系統100係包含一NCO 110，其為構成以產生一NCO時脈180，其包含於一可選擇頻率之複數個NCO時脈脈衝。NCO時脈係基於一輸入時脈160與一參考輸入，即：頻率控制輸入150。儘管NCO時脈180係產生極精確的平均時脈頻率，NCO時脈180係在此方面而呈現時脈為週期對週期(cycle－to－cycle)的顫動。即，NCO時脈180之複數個NCO時脈脈衝的邊緣(例如：領先邊緣)係對準於輸入時脈160之邊緣。如此，造成的顫動係等於輸入時脈160之週期，例如：Tckin 。
於一個實施例，NCO 110係包含一累加器140，其為構成以接收輸入時脈160且於輸入時脈之一領先邊緣而提供一先前累加值(例如：N－1)。累加器之輸出係傳送至總和方塊及相位誤差計算模組130。為了說明，本發明之實施例係描述為觸發於輸入時脈160之領先邊緣。然而，其他實施例係同樣適合為觸發於輸入時脈160之下降邊緣。
總和方塊120係耦接至累加器140，且為構成以於輸入時脈之邊緣而總和先前累加值(例如：N－1)與頻率控制輸入150。總和方塊120係產生下一個先前累加值(例如：N)以供儲存於累加器140。
結果，累加器140係於輸入時脈之各個領先邊緣而連續總和一儲存值與頻率控制輸入150。結果，累加器140係能夠產生NCO時脈180之複數個NCO時脈脈衝。特別而言，於一個實施例，累加器140係基於累加器之累加值而產生一NCO時脈脈衝(例如：N－1)。於一個實施例，累加器140係基於累加值之一個位元而產生NCO時脈脈衝。於另一個實施例，累加器140係基於由累加器140所輸出的累加值之一個最大有效位元(MSB,most significant bit)而產生NCO時脈脈衝。於又一個實施例，累加器140係當MSB為1而產生NCO時脈脈衝。
特別而言，NCO 110之平均輸出頻率係給定於式(1)，如後：
於式(1)，項係指NCO輸出180的平均頻率(赫茲(Hz))。此外，項係指輸入時脈160的頻率(赫茲)。項係指累加器140的大小，其於一個實施例係2之一乘冪(例如： M NCO ＝2 N )。此外，項係指於累加器140之位元的數目。項係指NCO頻率控制輸入150。
NCO 110亦包含一相位誤差計算模組130。於一個實施例，相位誤差計算模組係耦接至累加器140且構成以接收該累加器140之輸出(例如：N－1)。針對於NCO時脈180之各個脈衝，相位誤差計算模組係構成以產生一個對應相位誤差。
特別而言，相位誤差計算模組130係產生一選擇輸入SCOMP 135，其代表NCO時脈脈衝(例如：N－1)之對應相位誤差。此選擇輸入係運用以產生一相位延遲，其施加至NCO時脈脈衝，藉以降低NCO時脈180之顫動。
於一個實施例，相位誤差計算模組130係構成以決定由累加器140所產生的NCO時脈脈衝(例如：N－1)之一相位誤差。相位誤差係藉由比較NCO時脈脈衝的實際相位與於可選擇頻率之一理想NCO時脈的一相位而決定，如將更完整描述於後。此外，相位誤差係於一個實施例為基於累加器140之累加值的部分位元，或根據另一個實施例為於累加器140之累加值與頻率控制輸入150的一組合。
於一個實施例，一延遲管線係引入在相位誤差計算模組之後。延遲管線係包含該時脈輸入之至少一個相位，且為均勻施加至輸出時脈190。於一個實施例，延遲管線係引入而允許相位誤差計算模組130以執行其計算。
相位平整化系統100亦包含一時脈相位可選擇延遲170，其為耦接至相位誤差計算模組130。時脈相位可選擇延遲170係構成以根據其對應相位誤差(例如：由相位誤差計算模組130所產生的選擇輸入)而調整該NCO時脈180之複數個NCO時脈脈衝各者，以產生於可選擇頻率之其具有降低顫動的一輸出時脈。特別而言，輸出時脈之領先邊緣係無須為必要對準於輸入時脈之領先邊緣。更明確而言，輸出時脈之邊緣係相位調整以更為接近於理想的輸出相位且無須為必要對準於輸入時脈之邊緣。
特別而言，NCO 110所產生之一NCO時脈脈衝的相位誤差係決定如後。於任何給定時間，累加器140之值係可考量以表示NCO時脈脈衝(例如：N－1)之相位於數位格式，如由下列的式(2)所表示：
於式(2)，A(t)係累加器140之瞬間值。由於NCO時脈180係累加器140之MSB，於一個實施例，此係可視作其為準確至180度解析度之真正相位的一總近似值。
由式(1)，累加器之遞增的正規化(normalized)相位變化係給定為下列的式(3)：
此係亦為相位誤差之上限，當一NCO時脈邊緣係出現時。於NCO時脈180之每個邊緣，對應的NCO時脈脈衝之正規化相位誤差係給定為下列的式(4)：
此外，於一個實施例，對應NCO時脈脈衝之實際相位亦可由累加器140之部分位元所決定。部分位元(AFRAC )係小於累加器140之MSB的所有值。實際相位係給定為下列的式(5)：
於一個實施例，實際相位係運用以移除由於NCO時脈180的邊緣之離散化所引起的相位誤差。特別而言，式(5)係表示正規化相位誤差，其為於理想時脈邊緣(例如：0度)與由NCO 110所產生的NCO時脈180之NCO時脈脈衝的實際相位之間的差異。此係正規化於NCO時脈頻率。然而，由於此相位誤差係由式(4)所限定，對於相位誤差之補償係僅為必要於此界限之內。如此，相位誤差係關於輸入時脈週期而表示為正規化的誤差於下列的式(6)：
圖3係時序圖300，其說明根據本發明一個實施例之系統100所產生的訊號之時序。舉例而言，圖3係說明時脈輸入訊號(CLKIN)310之時序。此外，實際NCO時脈(NCO CLK)330係顯示。於一個實施例，實際NCO CLK係類似於圖1之NCO時脈180。此外，圖3係亦說明其補償由NCO 110所產生的相位誤差之補償NCO時脈(NCO CLK)340。
特別而言，於式(6)所計算的相位誤差係說明於理想NCO CLK 320與NCO CLK 330的實際時脈脈衝之間的相位差異。舉例而言，差異係由ΦERRCLK 350所顯示。
於式(6)所計算之正規化的誤差(例如：ΦERRCLK 350)係代表於實際NCO時脈330的實際相位之一“落後(lag)”。此落後係出現，由於一零誤差係意指該實際NCO CLK 330的NCO時脈邊緣係確實出現在其應為理想具有於理想NCO CLK 320之處。如此，一正誤差係指出的是：自實際NCO CLK 330的實際NCO時脈邊緣係相較於理想為其等於式(6)所計算的相位誤差之一量而出現為稍晚。於一個實施例，欲補償於式(6)所計算的此相位誤差，必要為相加其為1減相位誤差之相位延遲，如於下列的式(7)所計算：
於式(7)所計算之補償的相位誤差係顯示為於圖3之ΦCOMP 360。
此外，如於圖3所示，NCO相位補償之相位延遲係可作成固定，如於下列的式(8)所示：
總相位ΦTOTAL 370係亦顯示於圖3而如為固定。如於式(8)所示，不論由NCO 110之離散化所引入的相位誤差為何，此相位誤差係藉由補償設計所移除以產生一固定的相位延遲而具有最小或無顫動。
轉而參考圖2，根據本發明的一個實施例之時脈相位可選擇延遲(CPSD)模組170的方塊圖係更詳細說明。CPSD模組170係基於由相位誤差計算模組所輸出的選擇輸入SCOMP 135而產生NCO時脈180之NCO時脈脈衝(例如：N－1)的相位延遲者。
CPSD模組170係產生於式(7)之相位補償。CPSD模組170係包含一延遲鎖定迴路(DLL,delay－locked loop)240，其為構成以接收輸入時脈160。特別而言，於一個實施例，DLL 240係鎖定輸入時脈160至L個相等相位。即，DLL係鎖定輸入時脈160，俾使輸入時脈160之週期Tckin 的L個相等相位係由緩衝器串245(如由緩衝器L所示)之延遲級所代表。
特別而言，輸入時脈160係由相位頻率偵測器(PFD,phase frequency detector)247與充電泵(CP,charge pump)249所連續鎖定。即，PFD 247係耦接至緩衝器串245且為構成以計算當該L個相等相位為不等於輸入時脈週期Tckin 的一差異誤差。再者，充電泵249係耦接至PFD 247且為構成以修正該差異，藉以鎖定該緩衝器串245至輸入時脈，產生於輸入時脈週期Tckin 的L個相等間距相位。
此外，CPSD模組170係包含一電壓控制延遲線路(VCDL,voltage controlled delay line)230，其為耦接至累加器140。VCDL 230係構成以接收NCO時脈180之複數個NCO時脈脈衝。此外，VCDL 230係構成以產生該輸入時脈週期Tckin 之L個相等相位。即，DLL 240係產生一受控制電壓245，以控制跨於緩衝器串235(於VCDL 230的緩衝器L所代表)之延遲級的電壓。
VCDL 230係具有於緩衝器串235之相同與匹配的延遲級，如同於DLL 240之緩衝器串245。如此，VCDL 230係形成一延遲線路，其延遲係確實等於一個輸入時脈週期Tckin ，且其相位係各者為由Tckin /L所代表。
CPSD模組170亦包含一多工器190，其為耦接至相位誤差計算模組130。多工器係構成以接收一輸入NCO時脈脈衝(例如：N－1)之對應相位誤差且基於該對應相位誤差以選擇一適當相位延遲。適當相位延遲係施加至該複數個NCO時脈脈衝之對應NCO時脈脈衝(例如：N－1)，以產生輸出時脈190。
特別而言，NCO時脈脈衝(例如：N－1)係通過VCDL 235而具有選擇自該選擇訊號SCOMP 135的適當相位延遲，如前所述。即，於一個實施例，多工器係選擇於緩衝器串235之適當的分接點，以相加適當的相位延遲至NCO時脈脈衝(例如：N－1)而降低顫動。
於一個實施例，由於存在一離散數目的相位選擇為可利用，式(7)之相位補償係修正於式(9)以產生SCOMP 135。
於式(9)，於一個實施例，SCOMP 係化整為最接近的整數值。如於圖2所看出，一較低值的SCOMP 係選擇一較大的相位延遲以實施式(7)之反比關係。於本發明之實施例，L係可變化以增加於緩衝器串235之延遲線路的相位分接(tap)數目，藉以滿足整體系統之顫動需求。
於另一個實施例，輸出時脈190係設計為無瑕疵(glitchless)。特別而言，選擇輸入SCOMP 係僅當VCDL緩衝器串235之所有元件為於相同值(例如：均為低)而改變。當多工器220係於此等條件下而為無瑕疵，於輸出時脈190之顫動係最小化，且於一個實施例為無瑕疵。
圖4係流程圖400，其說明根據本發明一個實施例之一種用於提供對於NCO時脈的相位平整化之方法。即，本實施例係最小化於NCO所產生之一輸出時脈的顫動。
於410，本實施例係產生於其為基於一輸入時脈的一可選擇頻率之複數個NCO時脈脈衝。特別而言，NCO 110係產生於可選擇頻率之複數個NCO時脈脈衝。該複數個NCO時脈脈衝之領先邊緣係對準於輸入時脈之領先邊緣。
更為特別而言，於輸入時脈之一領先邊緣，本實施例係總和一先前累加值與一頻率控制輸入以產生一目前累加值。目前累加值係包含其針對於由輸入時脈之下一個領先邊緣所引入的下一個週期之下一個先前累加值。
此外，本實施例係當先前累加值之一MSB為1而產生複數個NCO時脈脈衝之一NCO時脈脈衝。即，每當於圖1之累加器140的累加值之MSB係斷定一值1，累加器係產生一NCO時脈脈衝(例如：N－1)。
於420，本實施例係決定針對於複數個NCO時脈脈衝各者之一對應相位誤差。特別而言，相位誤差計算模組130係決定該相位誤差。相位誤差係藉由比較一對應NCO時脈脈衝的實際相位與於可選擇頻率之一理想NCO時脈的理想相位而計算。
特別而言，本實施例係基於先前累加值之部分位元與頻率控制輸入而決定NCO時脈脈衝之正規化的相位誤差。正規化的相位誤差係藉由自1相減該正規化的相位誤差而補償，以產生對應NCO時脈脈衝之對應相位誤差。
於430，本實施例係施加對應相位誤差至該複數個NCO時脈脈衝各者。特別而言，CPSD模組170係施加對應相位誤差以產生於可選擇頻率之一輸出時脈，以最小化顫動。特別而言，輸出時脈之領先邊緣係無須為必要對準於輸入時脈之領先邊緣。
特別而言，例如：於一VCDL，本實施例係形成其包含L個分接(tap)點之一種延遲線路，L個分接點係對應於輸入時脈之L個相等相位。即，例如：於其控制VCDL之一DLL，輸入時脈係鎖定至L個相等相位。在接收NCO時脈脈衝之後，本實施例係能夠選擇於延遲線路之一適當的分接點，基於對應的相位誤差，以施加一對應的相位延遲至對應的NCO時脈脈衝。然後，本實施例係能夠輸出其具有適當的相位延遲之對應NCO時脈脈衝而作為輸出時脈部分。
總之，流程圖400之方法係運用一CPSD模組170，其為由一DLL 240所作成，DLL 240係控制一VCDL 230。CPSD模組170係產生輸入時脈週期Tckin 之L個相等間距的延遲，輸入時脈週期係由CPSD模組170之一選擇輸入所選擇。適當延遲係基於每個NCO時脈輸出之NCO部分位元而選擇。CPSD模組之輸出係其延遲為i*Tckin 之輸出時脈，其中，i＝0,1,...,L－1。如此，於一個實施例，此係具有降低NCO時脈顫動為自Tckin 至Tckin /L之期望效應。
是以，本發明之種種實施例係揭示一種用於實行NCO輸出時脈相位平整化之系統及方法。本發明實施例係提供上述實現且進而提供以最小化由NCO所產生之一輸出時脈訊號的顫動。
總之，根據一些實施例，一種用於實行輸出時脈相位平整化之系統及方法係提出。一種相位平整化系統係描述且包括一數值控制振盪器(NCO)，其為構成以產生於基於一輸入時脈的一可選擇頻率之複數個NCO時脈脈衝。複數個NCO時脈脈衝之邊緣係對準於輸入時脈之邊緣。一種相位誤差計算模組係耦接至NCO，且為構成以產生其針對於複數個NCO時脈脈衝各者之一對應相位誤差。一種時脈相位可選擇延遲係耦接至相位誤差計算模組，且為構成以根據對應相位誤差而調整複數個NCO時脈脈衝各者，以產生於可選擇頻率之一輸出時脈，其為相位調整以更接近匹配一理想的輸出時脈相位。輸出時脈之邊緣係無須為必要對準於輸入時脈之邊緣。
於本發明之實施例，一種用於最小化由NCO所產生的時脈顫動之系統及方法係描述。儘管本發明係描述為連同於較佳實施例，瞭解的是：無意為限制本發明於此等實施例。反之，本發明係意圖以涵蓋其可納入於本發明之精神與範疇內的替代、修改與等效者，本發明之精神與範疇係如為由隨附申請專利範圍所界定。甚者，於本發明之詳細說明，諸多的特定細節係陳述，藉以提供本發明之徹底的瞭解。然而，熟悉此技藝人士係將知悉的是：本發明係可無需此等特定細節而實行。於其他實例，眾所週知的方法、程序、構件、與電路係並未詳細描述，以免為不必要模糊本發明之觀點。
圖1係根據本發明一個實施例之其能夠最小化於NCO輸出時脈的顫動之一種系統的方塊圖。
圖2係根據本發明一個實施例之圖1之時脈相位可選擇延遲模組的方塊圖。
圖3係時序圖，說明根據本發明一個實施例之圖1之NCO輸出時脈的相位延遲補償。
圖4係流程圖，說明根據本發明一個實施例之用於最小化於NCO輸出時脈的顫動之一種方法。
100．．．相位平整化系統
110．．．數值控制振盪器(NCO)
120．．．總和方塊
130．．．相位誤差計算模組
135．．．選擇輸入
140．．．累加器
150．．．頻率控制輸入
160．．．輸入時脈
170．．．時脈相位可選擇延遲(CPSD)模組
180．．．NCO時脈
190．．．輸出時脈
220．．．多工器
230．．．電壓控制延遲線路(VCDL)
235．．．VCDL緩衝器串
240．．．延遲鎖定迴路(DLL)
245．．．DLL緩衝器串
247．．．相位頻率偵測器(PFD)
249．．．充電泵(CP)
300．．．圖3之時序圖
310．．．時脈輸入訊號(CLKIN)
320．．．理想NCO時脈(NCO CLK)
330．．．實際NCO時脈(NCO CLK)
340．．．補償NCO時脈(NCO CLK)
350．．．相位誤差
360．．．補償相位誤差
370．．．總相位
400．．．圖4之流程圖
100．．．相位平整化系統
110．．．數值控制振盪器(NCO)
120．．．總和方塊
130．．．相位誤差計算模組
135．．．選擇輸入
140．．．累加器
150．．．頻率控制輸入
160．．．輸入時脈
170．．．時脈相位可選擇延遲(模組)
180．．．NCO時脈
190．．．輸出時脈

Claims (17)

  1. 一種相位平整化系統，包含：一數值控制振盪器(NCO)，構成以一可選擇頻率產生複數個NCO時脈脈衝，該可選擇頻率係根據一輸入時脈，其中，該複數個NCO時脈脈衝之邊緣係對準於該輸入時脈之邊緣；一相位誤差計算模組，耦接至該NCO，構成以產生其針對於該複數個NCO時脈脈衝各者之一對應相位誤差；及一時脈相位可選擇延遲，耦接至該相位誤差計算模組，其構成以根據該對應相位誤差而調整該複數個NCO時脈脈衝各者，以該可選擇頻率產生一輸出時脈，其中，該輸出時脈之邊緣係相位調整以更為接近於一理想的輸出相位且無須必要對準於該輸入時脈之該等邊緣，其中，該時脈相位可選擇延遲係包含：一延遲鎖定迴路(DLL)，構成以接收該輸入時脈且將該輸入時脈鎖定至L個相等相位；一電壓控制延遲線路(VCDL)，耦接至該累加器，構成以接收該複數個NCO時脈脈衝且產生該輸入時脈之該L個相等相位；及一多工器，耦接至該相位誤差計算模組，構成以接收該對應相位誤差且基於該對應相位誤差以選擇一適當相位延遲，其施加至該複數個NCO時脈脈衝之對應NCO時脈脈衝。
  2. 如申請專利範圍第1項之相位平整化系統，其中，該 NCO係包含：一累加器，構成以接收該輸入時脈且為於該輸入時脈之一邊緣而提供一累加值。
  3. 如申請專利範圍第2項之相位平整化系統，其中，該NCO更包含：一總和方塊，耦接至該累加器，且構成以一頻率控制輸入連續加總該累加器的諸值。
  4. 如申請專利範圍第3項之相位平整化系統，其中，該總和方塊係構成以於該輸入時脈之邊緣而加總該頻率控制輸入與該等累加值，產生下一個先前累加值以供儲存於該累加器。
  5. 如申請專利範圍第2項之相位平整化系統，其中，該累加器係構成以輸出該複數個NCO時脈脈衝之一NCO時脈脈衝。
  6. 如申請專利範圍第2項之相位平整化系統，其中，該相位誤差計算模組係構成以決定由該累加器所產生之一NCO時脈脈衝的一相位誤差，其係與該可選擇頻率之一理想NCO時脈比較，其中，該相位誤差係基於該累加器之該累加值的部分位元。
  7. 如申請專利範圍第1項之相位平整化系統，其中，該DLL係包含：一串L個緩衝器；一相位頻率偵測器(PFD)，其耦接至該串L個緩衝器，構成以當該L個相等相位不等於一輸入時脈週期時計算一差異誤差；及一充電泵，耦接至該PFD以修正該差異誤差，以將該 串L個緩衝器鎖定至該輸入時脈。
  8. 一種相位平整化系統，包含：一累加器，構成以接收一輸入時脈且於該輸入時脈之一邊緣而提供一累加值，其中，該累加器以可選擇頻率產生NCO時脈的一NCO時脈脈衝；一總計方塊，耦接至該累加器，且構成以加總該累加值與一頻率控制輸入，以產生下一個累加值以供儲存於該累加器；一相位誤差計算模組，耦接至該累加器，構成以產生其針對於該NCO時脈脈衝之一相位誤差；及一時脈相位可選擇延遲，耦接至該相位誤差計算模組，構成以根據該相位誤差而調整該NCO時脈脈衝，以該可選擇頻率產生一輸出時脈的一輸出時脈脈衝，其中，該輸出時脈之邊緣係經相位調整以更接近於一理想的輸出相位且無須必要對準於該輸入時脈之該等邊緣，其中，該時脈相位可選擇延遲係包含：一延遲鎖定迴路(DLL)，構成以接收該輸入時脈且將該輸入時脈鎖定至L個相等相位；一電壓控制延遲線路(VCDL)，耦接至該累加器，構成以接收該等NCO時脈脈衝且產生該輸入時脈之該L個相等相位；及一多工器，耦接至該相位誤差計算模組，構成以接收該相位誤差且基於該相位誤差以選擇一適當相位延遲，其為施加至該NCO時脈脈衝而作為該輸出時脈。
  9. 如申請專利範圍第8項之相位平整化系統，其中，該相位誤差計算模組係構成以基於該累加值的部分位元而決定該相位誤差。
  10. 如申請專利範圍第8項之相位平整化系統，其中，該累加器係基於該累加值之一個位元而產生該NCO時脈脈衝。
  11. 一種用於提供相位平整化之方法，包含：以一可選擇頻率產生基於一輸入時脈的複數個NCO時脈脈衝，其中，該複數個NCO時脈脈衝之領先邊緣係對準於該輸入時脈之領先邊緣；當相較於該可選擇頻率之一理想NCO時脈時，決定針對於該複數個NCO時脈脈衝各者之一對應相位誤差；及將該對應相位誤差施加至該複數個NCO時脈脈衝各者，以該可選擇頻率產生一輸出時脈，其中，該輸出時脈之該等領先邊緣係經相位調整以更為接近於該理想NCO時脈之一理想相位，且無須必要對準於該輸入時脈之該等領先邊緣，其中，該施加對應相位誤差之步驟係更包含：形成一延遲線路，包含對應於該輸入脈衝之L個相等相位的L個分接點；接收該NCO時脈脈衝；及基於該對應相位誤差，選擇一適當分接點，以施加一適當相位延遲至該NCO時脈脈衝。
  12. 如申請專利範圍第11項之方法，其中，該產生複數 個NCO時脈脈衝之步驟係包含：於該輸入時脈之一領先邊緣，總和一累加值與一頻率控制輸入，以產生下一個累加值；及儲存該下一個累加值。
  13. 如申請專利範圍第12項之方法，更包含：產生該複數個NCO時脈脈衝之一NCO時脈脈衝。
  14. 如申請專利範圍第12項之方法，其中，該決定對應相位誤差之步驟係包含：基於該累加值之部分位元，決定一NCO時脈脈衝之一正規化的相位誤差；及補償該正規化的相位誤差，藉由自1相減該正規化的相位誤差，以產生該對應相位誤差。
  15. 如申請專利範圍第11項之方法，更包含：接收該輸入時脈；及將該輸入時脈鎖定至L個相等相位。
  16. 如申請專利範圍第11項之方法，更包含：輸出具有該適當相位延遲之該NCO時脈脈衝，將其作為該輸出脈衝。
  17. 如申請專利範圍第11項之方法，其中，該選擇適當分接點之步驟係包含：當用以提供該L個分接點之電壓控制延遲線路(VCDL)的所有緩衝器具有相同值時，選擇該適當分接點。
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