TWI338365B - Non-volatile memory and manufacturing method and operating method thereof and circuit system including the non-volatile memory - Google Patents

Description

P950162 22261 twf.doc/n 九、發明說明： 【發明所屬之技術領織】 本發明是有關於·__>錄坐道μ _ 方法，特別是錢於及其製造方法與操作 操作方法。 _揮贿記㈣及造方法與 【先前技術】 非揮發性記憶體中的 (職_有可進行的二電;=可程式唯讀記憶體 動作，且存人之資料存人、讀取、抹除等 成為個人電腦 典型的可電抹除且ί 種記憶體元件。 層_2〇祕㈣哪娜之間的絕緣 」而Jl述可電抹除且可程式唯讀記憶體需要形成多 個多晶發層與多個氧化碎層。在製作過程中，會經過多道 光罩步驟’不但拉長製作流程，且耗費鮮的製造成本。 ，上述可電抹除且可程式唯讀記憶體在一個記憶胞中 只能夠儲存一位元之資料，雙層閘極也會佔去較多空間’ 不利於元件的積集化趨勢。 之後’業界提出了具有氮化物電荷陷入層的記憶體， 此&己憶胞結構係藉由將電荷陷入(trapping)於氮化矽的介 電層中’而儲存資料。雖然此種具有氮化物電荷陷入層之 &己憶體能夠在單一記憶胞中儲存二位元資料，然而這兩位 P9S0162 22261rwf.doc/n 元的資料容易互相影響，造成可靠度的下降，且其尚有電 荷保持力（endurance)不佳的問題。再加上現今對於元件積 集度的要求越來越高，亟需一種具有高元件積集度、高可 靠性的非揮發性記憶體。 【發明内容】 有鑑於此，依A?、本發明提供實施例之目的就是在提供 一種非揮發性記憶體，可以在單—記憶胞中儲存多個位^ 的資料。 依照本發明提供實施例之再一目的是提供—種非揮發 性記憶體的製造方法’湘多次自行對準的方式而形成可 在單一記憶胞中儲存多位元資料的非揮發性記憶體。 依照本發明提供實施例之又一目的是提供—種非揮發 性記憶體的操作方法’可⑽作單—記憶胞巾的多個位元。 本發明提出一種非揮發性記憶體，包括設置於基底上 之一記憶胞，此記憶胞包括第—單元、半導體層第二單 4雜區。第-單元包括第—閘極、第―電荷陷入層與 第，電荷陷人層’其t，第-電荷陷人層與第二電荷陷入 層设置於第一閘極兩側。半導體層設置於基底上，覆芸住 第-單元’且半導體層的橫向尺寸大於第—單元的橫=尺 寸:第"Γ單元設置於半導體層上，以半導體層為對稱軸， ，第一單元鏡像對稱。第二單元包括設置於半導體層上之 ，閘極，以及5又置於第一閘極兩側之第三電荷陷入層與 =四電荷陷人層。摻雜區設置於半導體層兩側，用以作為 第一早元與第二單元共用之源極/汲極區。 P950I62 22261twf.doc/n 依照本發明實施例所述之非揮發性記憶體，其中第一 %入層、第一電荷陷入層、第三電荷陷入層與第四電 荷入層的材質包括奈米結晶(nan〇Crysta丨）、組氧化層、 鈦酸锶層或铪氧化層。 依照本發明實施例所述之非揮發性記憶體，其中第一 電荷入層、第一電荷陷入層、第三電荷陷入層與第四電 荷陷入層的材質包括氮化石夕。 “依照本發明實施例所述之非揮發性記憶體，其中第一 電荷入層、第二電荷陷入層、第三電荷陷入層與第四電 荷陷入層的材質包括氧化矽/氮化矽/氧化矽(〇N〇)複合材 料。 ^依照本發明實施例所述之非揮發性記憶體，其中第一 單元位於基底中，且第一單元與基底之間設置有一層保護 層。 依照本發明實施例所述之非揮發性記憶體，其中基底 上設置有介電層，且第一單元設置於介電層中。 依照本發明實施例所述之非揮發性記憶體，更包括多 個記憶胞，於基底上排列成一行/列陣列。 依照本發明實施例所述之非揮發性記憶體，其中，同 —行上的這些記憶胞以鏡像對稱的方式鄰接設置。 依照本發明實施例所述之非揮發性記憶體，其中以鏡 像對稱的方式配置的相鄰二記憶胞，共用—個摻雜區。 依照本發明實施例所述之非揮發性記憶體，更包括多 數條底字元線、多數條頂t元線A多數條位元線。這些底 P950162 22261twf.d〇c/n 字元線在行方向上平行排列，連接同一行之這些記憶胞的 第一閘極條頂字元線在行方向上平行排列，連接同一 行之5己‘丨思胞的第二閘極；多條位元線在列方向上平行排 列’連接同一列之記憶胞的摻雜區。 依照本發明實施例所述之非揮發性記憶體，更包括一 詹穿随介電層，分別設置於第—單元與半導體層之間 二單元與半導體層之間。 依照本發明實施例所述之非揮發性記憶體，其中之穿 隧介電層包含一多層結構。 ' 依照本發明實施例所述之非揮發性記憶體，其中之多 層結構為一最底層氧化矽/中間層氮化矽/最上層氧化 (ΟΝΟ)的複合材料。 依照本發明實施例所述之非揮發性記憶體，1中在 合材料最底層的氧化料度為小於2奈米，例如是介於約 0‘5至2奈米，或是小於1 5奈米。 依照本發明實施例所述之非揮發性記憶體，1 合材料中間層的氮化赠度為小於2奈米，例如是介 1至2奈米。 、、 依照本發明實施例所述之非揮發性記憶體，

合材料最上㈣氧切厚度為小於2奈米，例如是 L5至2奈米。 U 本發明提出-種非揮發性記憶體的製造方法 是先提供基底。於基底上依序形成一絕緣層與―； 層。然後於基底上形成第—介電層，第—介電層具有一第 P950162 2226ltwf.doc/n 一開口 ’裸露出底導體層。接著於第—開 元，第-單元包括：第一電荷陷入層與第二電单 分別形成於第-開4側壁；以及第—服層’ 並且電性賴底導體層。繼祕基底上形人=’ 第二介電層具有第二開口，裸露出第-單it。’ 開口中形成第三介電層，覆蓋住第—單元。^ 中形成一半導體層，覆蓋住第—單元，且半導體 第-:元之橫向尺寸。接下來，於半導;= 成第-早兀’弟二單元包括：第二閘極，形成於 上’以及第三電荷陷人層與第四電荷陷人層， 二 第二明t之於半導體層兩側之中形成—摻雜^ 法，：ίί右例所述之非揮發性記憶體的製造方 於凹陷’且絕緣層與底導體層是依序形成 法，發，實Γ賴述之非揮發性記憶體的製造方 4 /、中弟早兀的形成方法例如是先於開口中 電荷陷入材料層、然後移除部分電荷陷人材料層f於^ ，壁分別形成第-電荷陷入層與第二電荷陷二：；且 底導體層。接著於開口中填滿第1二連接 法，㈣所述之非揮發性記憶體的製造方 二電於第-電荷陷入層與第 …、本發月貝〜例所述之非揮發性記,It體的製造方 1338365 P950162 22261 twf.doc/n 法’其中第二單元的形成方法例如是於先基底上形成第二 閘極，然後在基底上依序形成—層電荷陷入材料層。接著， 移除部分電相人材料層，分別於第二閘極兩側形成第三 電荷陷入層與第四電荷陷入層。 依照本發明實施例所述之非揮發性記憶體的製造方 法，更包括於形成第二閘極之前，於半導體層上形成一層 穿隧介電層。 0 依照本發明實施例所述之非揮發性記憶體的製造方 法’更包括於形成第三電荷陷入層與第四電荷陷入層之 刖’於弟一閘極兩側形成一層介電層。 依照本發明實施例所述之非揮發性記憶體的製造方 法，其中半導體層的形成方法包括磊晶橫向成長法 (Epitaxial Lateral Overgrowth)。 依知本發明實施例所述之非揮發性記憶體的製造方 法，其中於凹陷中依序形成絕緣層與底導體層，填滿凹陷 的方法例如是先於基底上依序形成一層絕緣材料層與一層 導體材料層，然後以基底為終止層，利用化學機械研磨法 移除部分絕緣材料層與導體材料層。 依照本發明實施例所述之非揮發性記憶體的製造方 法，其中第一電荷陷入層、第二電荷陷入層、第三電荷陷 入層與第四電荷陷入層的材質包括奈米結晶、钽氧化層、 欽酸錄層或給氧化層。 依照本發明實施例所述之非揮發性記憶體的製造方 法，其中第一電荷陷入層、第二電荷陷入層、第三電荷陷 P950I62 22261twf.doc/n 入層與第四電荷陷人層的材質包括氮化石夕。 亿…、本^明Μ知例所述之非揮發性記憶體的製 法思其中第—電荷陷人層、第二電荷陷人層、第^ ^與第四電荷陷人層的材質包括氧化石 化^ (ΟΝΟ)複合材料。 /孔化矽 依照本發明實施贿述之轉發性記憶體的製造方 法’更包括於第二單元上形成—層頂導體層，電性連接 二閘極。 本發明提出—種非揮發性記憶體㈣作方法，適用於 之記憶胞’記憶胞包括：第一單元，包括了 w甲。、弟一電荷陷入層與第二電荷陷入層，其中第一 入層ί第二電荷陷人層設置於第—閘極之兩侧；半 住第—單元；第二單元’設置於半導體層上， L抓ν \θ，與第—單元鏡像對稱，第二單元包 °又f於半？體層上之第二閘極 ’以及設置於第二閘極兩 貝一電荷陷入層與第四電荷陷入層；以及源極區與汲 ^二單置於第二單元兩側之半導體層中’用以作為 早兀/、第二單元共用之源極區與汲極區，其中，此操 作方法包括： Y。'化操作時，於第一閘極施加第一電壓，源極 區万&力π第二雷厭 四電壓，；中ίΤ區施加第三電壓’第二間極施加第 電壓與第四電ί::壓大於第二電壓:第二電壓大於第三 η ^使電荷進入第一電荷陷入層。 依知、本發明實施例所述之非揮發性記憶體的操作方 1338365 P950162 22261 twf.doc/n 法，其中進行程式化操__包括通電子仰醜! Hot Electron)注入模式。 其中第一電壓介於5〜10伏特⑽，第 〜6伏特之間’第三電壓與第四電壓為〇伏特。丨、 依照本發明實施崎述之麵發性錢體 法，更包括於進行抹除操作時：於第—閘極施加第五^ 源極區施加第六電壓，汲極區施加第七電壓，' 施加第八電壓’其中第五電壓小於第六電壓、第夂= 第八電壓’第六電壓高於第七電㈣“電壓=第 一電荷陷入層中的電荷。 ^钚除弟 =¾本發明實_所述之非料性記憶體的操作方 式’。八進仃抹除操作的機制包括價帶-導帶熱電洞注入模 去發明實施例所述之非揮發性記憶體的摔作方 法’其中第五電壓為負電壓，第六電壓為正錢吨作方 法，所述之非揮發性_的操作方 〜外伏特^ 特之間，第六f壓介於 ..Λ , 第七電壓與第八電壓為0伏特。 依知本發明實施例所述 法’更包括於進行嘈如品仇η±，竿七性°己U館的麵作方 源極區施加第十^ 7^ % .於第—閘極施加第九電度， 極施加第十區施加第十-電壓，於第二問 層的儲存狀態，。4 %壓，以讀取第1荷陷入 12 1338365 P950162 22261 twf.doc/n 依照本發明實施例所述之非揮發性記憶體的操作方 法，其中進行讀取操作的機制包括逆向讀取(reverse 模式。 依照本發明實施例所述之非揮發性記憶體的操作方 法，其中第九電壓介於3〜5伏特之間，第十一電壓介於i 〜2伏特之間，第十電壓與第十二電壓為〇伏特。

依照本發明實施例所述之非揮發性記憶體的操作方 ^，更包括：進行程式化操作時，於第一閘極施加第一電 壓，源極區施加第三電壓，汲極區施加第二電壓，第二閘 極施加第四電壓，利用通道熱電子注人模式，使電荷進入 第二電荷陷入層； —進行抹除操作時，於第一閘極施加第五電壓，源極區 施加第七電壓’汲極區施加第六電壓，於第二閘極施加第 八電壓’利用價帶-導帶熱電洞注人模式，抹除第二電荷陷 入層中的電荷；以及

^進行讀取操作時，於第一閘極施加第九電壓，源極區 =加第十—電壓，汲極區施加第十電壓，於第二閘極施加 ^二電壓，以逆向讀取的方式讀取第二電荷陷入層中 儲存狀態。 、依照本發明實施例所述之非揮發性記憶體的操作方 更包括：進行程式化操作時，於第一閘極施加第四電 墼，源極區施加第二電壓，汲極區施加第三電壓，於第二 閘，施加第一電壓，利用通道熱電子注入模式，使電荷進 入第三電荷陷入層； 13 1338365 P950162 22261twf.d〇c/] ^進行抹除操作時，於第一閘極施加第八電壓，源極區 1第六電麼’汲極區施加第七電壓，於第二閘極施加第 龟t利用彳貝帶_導帶熱電洞注入模式，抹除第三荷陷入 層中的電荷；以及 〇進行讀取操作時，於第一閘極施加第十二電壓，源極 加第十電壓，沒極區施加第^電壓，於第二閘極施 加第九電壓，以逆向讀取的方式讀取第三電荷陷入層中的 儲存狀態。 曰 依照本發明實施例所述之非揮發性記憶體的操作方 =，更包括：進行程式化操作時，於第一閘極施加第四電 壓’源極區施加第三電壓，汲極區施加第二電壓，於第二 問極施加第一電壓，利用通道熱電子注入模式，使電荷進 入第四電荷陷入層； 進行抹除操作時，於第一閘極施加第八電壓，源極區 施加第七電壓，汲極區施加第六電壓，於第二閘極施加第 五電壓’利用價帶-導帶熱電洞注入模式，將電洞注入於抹 除第四電荷陷入層中的電荷；以及 進行讀取操作時，於第一閘極施加第十二電壓，源極 區化加第十一電麼，沒極區施加第十電壓，於第二閉極施

加第九電壓’以逆向讀取的方式讀取第四電荷陷入層中的 儲存狀態。 B 本發明提出一種電路系統’包括非揮發性記憶體以及 電路。非揮發性記憶體包括多個記憶胞、多數條字元線與 多數條位元線。記憶胞排列成一行/列陣列，各記憶胞包括 14 1338365 P950I62 22261twf.doc/n 一第一單元 早導體層 第二 __ 單元與一摻雜區。第— 單元包括有第-閘極，以及設置於第一間極兩側之第 荷陷入層與第二電荷陷入層；半導體層設置於基底上 „元’且半導體層的橫向尺寸大於第一 二第，單元設置於半導體層上，以半導體層為對稱 ，，與r衫鏡像對稱’第二單元包括設置於半導體層 之弟-閘極，以及設置於第二閉極兩側之一第三 陷入層與-第四電荷陷人層。摻㈣設置 兩 單元與第二單元共用之源極‘ 3 Γ線，包^數條底字元線，在行方向上平行排列， ί的第1極，以及多數條頂字元 線在仃方向上平行排列，連接同—行 =多數條位元線’在列方向上平行排列，= =之=錢蘭摻雜區。電㈣祕至非揮發性記作 列解這些位元線之行解碼11，這些字元線之 -資料：二及t接至打解碼器之—資料輸入結構’其中 中。、…該㈣輸人結構儲存於該非揮發性記憶體 入芦依;本;!實施例所述之電路系統’其”-電荷陷 θ弟一電何陷入層、第二μ 層的材質包括;^ ν — 層與第四電荷陷入 或給氧化層 日日㈣噴购1)、12氧化層、鈦酸錄層 入層依Ϊ本ϋΓΓ述之電路系統，其中第—電荷陷 弟-电何陷入層、第三電荷陷入層與第四電荷陷入 15 1338365 P950162 22261 twf.doc/n 層的材質包括氣化石夕。 依照本發明實施例所述之電路系統，其中第一電荷陷 入層、第二電荷陷入層、第三電荷陷入層與第四電荷陷入 層的材質包括氧化矽/氮化矽/氧化矽(0N0)複合材料。 依照本發明實施例所述之電路系統，其中半導體層是 以 *&日日 & 向成長法（Epitaxial Lateral Overgrowth)所形成 的。

依照本發明實施例所述之電路系統，其中，同—行的 這些記憶胞以鏡像對稱的方式鄰接設置。 ^依照本發明實施例所述之電路系統，其中，以鏡像對 稱的方式配置的相鄰二記憶胞，共用摻雜區。 本發明利用自行對準的方式於閘極兩側形成了電荷陷 入層’並且以半導體層中之4參雜區作為上下兩個單元此用 的源極/祕區，形成—個具有高積集度的記憶胞，在^一 g胞中即可儲存多個位元的資料，符合現今高積集度的

此外 崎此航憶朗料㈣設置於閘 :側’因此’藉由在源極區、祕區 ==的電壓’可以报容易地程式化、抹除玆 提高其可紐與記㈣的表2相干__ ’可以 易懂為述和其他目的、特徵和優點能更明顯 下。文特舉貝施例’並配合所附圖式，作詳細說明如 16 1338365 P950162 22261twf.doc/n 【實施方式】 圖1A是繪示本發明一實施例之一種非揮發性記憶體 的結構剖面圖。圖1Β是繪示本發明另一實施例之一種非 揮發性記憶體的結構剖面圖。圖2是繪示本發明一實施例 之一種非揮發性記憶體的結構上視圖。 凊參照圖1Α與圖1Β，先以單一記憶胞Mc來說明本 發明提出之非揮發性記憶體。記憶胞Mc設置於基底1〇〇 上，由半導體層140、第一單元12〇、第二單元16〇與摻雜 區165所組成。 凊苓照圖1A，基底100例如是矽基底。第一單元12〇 包含^第一閘極130，以及設置於第—閘極13〇兩側的第 電荷陷入層122a與第二電荷陷入層122b。其中，第一 閘極〗30例如是摻雜多晶矽，而第一電荷陷入層】與第 —電荷陷入層122b的材質例如是氮化矽，或是氧化矽/氮 =矽、氧化矽/氮化矽、氧化矽(〇N〇,〇s〇)等的複合材料。 田然，第一電荷陷入層122a與第二電荷陷入層122b的材 質並不限於氮化⑦，也可以是其他能夠使電荷陷入於其中 之材貝，例如是奈米結晶(nan〇crysta丨）、鈕氧化層、鈦酸勰 層與铪氧化層等。 第—閘極130與第一電荷陷入層122a與第二電荷陷入 層122b之間，還可以設置有一層介 5。 的材質例如是氧切。 電詹 第—單元120例如是設置於基底1〇〇中，第—單元12〇 之第一問極130之間例如是設置有保護層ι17，將第一閘 17 P950162 22261twf.doc/n 極no與基底100隔離開來。在一實施例中，第一電荷陷 入層122a、第二電荷陷入層122b與基底100之間也可以 設置有一層保護層119,以避免電荷陷入層中所捕捉的電 荷進入基底100中。保護層117、保護層119的材質例如 是氧化石夕。 請參照圖1B，在另一實施例中，第一單元12〇還可以 是設置於基底100上之介電層115中。介電層115的材質 例如是氧化石夕。 請參照圖1A與圖1B，半導體層設置於基底1〇〇 上，覆蓋住第一單元120，其橫向尺寸大於第一單元12〇 的橫向尺寸。半導體層140例如是以磊晶橫向成長法 (Epitaxial Lateral Overgrowth)所形成的。第一單元 12〇 與 半導體層140之間還設置有一層穿隧介電層135，即設置 於半導體層140與第一閘極130之間。穿随介電層135可 以是單層或是多層的結構，其材質例如是氧化矽或是氧化 矽遺化矽、氧化矽/氮化矽、氧化矽(0N0,0S0)等的複合 材料，在複合材料最底層的氧化矽厚度為小於2奈米，在 一實施例中可以為約0.5至2奈米，在另一實施例中可以 小於1.5奈米，在複合材料中間層的氮化矽、氧化矽厚度 為小於2奈米，在一實施例中可以為約丨至2奈米，而在 複合材料最上層的氧化矽厚度為小於2奈米，在一實施例 中可以為約1.5至2奈米。 第二單元160設置於半導體層14〇上，以半導體層14〇 為對稱輪，與第-單^ 12G鏡像對稱。第二單元16〇曰包括 P950162 22261 twf.d〇c/n 了設置於半導體層140上的第二閘極145，以及設置於第 二閘極14 5兩側之第三電荷陷入層丨5 5 a與第四電荷陷入層 155b。 第二閘極145的材質例如是摻雜多晶矽、金屬矽化物 等導體材料。第三電荷陷入層155a與第四電荷陷入層155b 的材質例如是氮化矽、氧化矽/氮化矽、氧化矽/氮化矽氧 化矽(ΟΝΟ)複合材料，或是其他能夠使電荷陷入於其中之 材質，例如奈米結晶、氮氧化矽、氧化鈕、鈇酸鳃或 姶等。 請參照圖1Β，在另一實施例中，半導體層14〇可以是 叹置於介電層132中，將相鄰記憶胞之半導體層 隔絕開來。第二單元160兩側可以是設置有介電層163， 以便於後續字it線的形成。介電層132、介電層163的材 質例如是氧化石夕之類的介電材料。 …一請參照圖1A’第二單元160之第三電荷陷入層155&' 第一閘極145、第四電街陷入層155b底部與半導體層140 ，設置有一層穿隧介電層143。穿隧介電層143S可以 =單層或是多層的結構，其材質例如是氧切或是氧化石夕/ 二化矽、氧化石夕/氮化石夕、氧化石夕(〇N〇,〇s〇)等的 =^在複合材料最底層的氧化矽厚度為小於2奈米，在一 二知例中可以為約G.5至2奈米，在另—實施例中可以小 / 1.5奈米，在複合材料中間層的氮化石夕、氧化石夕厚度為 2奈米’在一實施例中可以為約…奈米，而在複 °材料最上層的氧化料度為小於2奈米，在―實施例中 1338365 P950162 22261twf.doc/n I以為約1.5至2奈来。且第二閘極145兩側壁與第三電 何陷入層155a、第四電荷陷人層155b之間例如是設置有 —層介電層153，介電層153的材質例如是氡化矽。 請參照圖1B ’在另—實施例中，穿隨介電層143例如 是設置於第二閘極145與半導體層14〇之間。而第三電荷 陷入層155a、第四電荷陷入層155b的側壁及底部，與^ 二閘極145、半導體層14〇之間，則設置有介電層153。呓 憶體的操作過程中，電荷可以經由介電層153 (尤其是電 荷陷入層IMa'IHb下方的部分）與穿隨介電層143 出電荷陷入層155a、15 5b。 π摻雜區165設置於半導體層14〇兩側，也就是位於第 =單=160與第一單元12〇兩側之半導體層14〇中，作為 第一單το 120與第二單元160共用之源極/汲極區。在—實 施例中，基底1〇〇例如是ρ型基底，摻雜區165例如是ς 雜有碟或石申的Ν型重摻雜區。 少 一亡述第一電荷陷入層ma、第二電荷陷入層mb、第 三電荷陷入層155a與第四電荷陷入層155b，分別可以儲 存資料。也就是說，在一個記憶胞1^(：之中，便可以儲疒 多個位元的資料。 子 請參照圖2，多個記憶胞MC在基底1〇〇上可以是排 列成行/列陣列。同-行（X方向）上的這些記憶胞Mc以 鏡像對稱的方式鄰接設置。這些相鄰二記憶胞MC可 共用摻雜區165。 在這個記憶胞陣列之中，還包括有多條底字元線 20 1338365 P950162 22261twf.doc/n BWU、BWL2、BWL3，多條頂字元線 TWU、TWL2、 TWL3，以及多條位元線BL1、BL2、BL3。 各底字元線BWL1、BWL2、BWL3連接同一行（χ 方向）之記憶胞MC的第一閘極130;各頂字元線丁^^以、 TWL2、TWL3連接同一行（X方向）之記憶胞MC的第二 閘極145 ;位元線BL1、BL2、BL3例如是藉由插夷175 則連接同一列（Y方向）之記憶胞MC的摻雜區165。

請參照圖1B，在一實施例中，底字元線11〇例如是設 置於與基底100與第一單元120之間，電性連接第一問極 130’且底字元線110與基底1〇〇之間還設置有—層絕緣層 105’使底字元線110與基底1〇0隔離。頂字元線17〇則言^ 置於弟一單元160上，與第二閘極145電性連接。底字元 線110與頂子元線170的材質例如是換雜多晶石夕、銘、銘 合金、金屬矽化物等導體材料。

在本實施例之非揮發性記憶體中，單一記憶胞内具有 四個電荷陷入層，而得以儲存多位元的資料，也就是二兒， 本發明之記憶胞可以在單位面積中儲存更多的資料疋= 於提高元件的積集度相當地有幫助。 这 力，由於冤 .η旧八乂罝於闸桠的兩側，因此 荷陷入層中的電荷不會有互相顿的問題，進 s己憶體的可靠度與電性表現。 本發明提出一種非揮發性記憶體的製造方法。 至圖3G是繪示本發明一實施例之一種 性^咅 製造流程剖關。其中 21 1338365 P950162 22261 twf, doc/n 者^圖^中H’線所繪示出來的製造流程剖面圖。而圖 則疋二著如圖2中Ιΐ-π’線所繪示出來的製造流程剖面圖。 0印參照圖3^1與圖3Α-2，本實施例之方法例如是先 提供基底200，基底200可以是石夕基底，且基底2〇〇中形 成有凹陷203。此凹陷203之形成方法例如是先於基底2〇〇 上形成—層圖案化光阻層（未繪示），然後移除部分基底 2〇〇，之後再移除圖案化光阻層而形成的。 承—接著，依序形成一層絕緣層2〇5與一層底導體層21〇, 覆盍住基底200’並且填滿凹陷2〇3。而後以化學機械研磨 法進行平坦化製程，移除基底2〇〇上的底導體層與絕 緣層205。 繼而，請參照圖3B’於底導體層21〇上形成一層介電 層a215。介電層215的材質例如是氧化矽，其形成方法例 如疋化學氣相沈積法。其後，於介制215中形成開口 2口’裸路出底導體層210。開^ 217例如是利用微影、蝕 刻製程而形成的。 再來’於基底200上依序形成—層電荷陷入材料層221 與層；I電材料層223。電荷陷入材料層221的材質例如 是氛化梦、奈米結晶、錄切、氧心、鈦祕或氧化 給等’能夠阻限電荷的材質，其形成方法例如是化學氣相 沈積法。介電材料層223的材質例如是氧化石夕，其形成方 法例如是化學氣相沈積法。 〜接下去，請參照圖3C ’移除部分介電材料層奶與電 何陷入層221，而於開口 217兩側壁形成電荷陷入層2仏、 22 1338365 P950162 22261 twf.doc/n 222b與介電層225 ’並且裸露出底導體層2I〇。移八 介電材料層223與電荷陷入層221的方法例如是乾式^ 法或是濕式㈣法。紐，㈣σ 217中填滿閘極21 連接底導體層210。形成閘極23〇的方法例如是於基底2㈧ •^形成-層共形的導體層（未繪示），導體層的^質例如 是摻雜多晶矽，然後利用化學機械研磨法等平坦化製程， 移除介電層215上的導體層。閘極23〇與電荷層 222a、222b組成了此記憶胞之第一單元22〇。 曰 繼之，請參照圖3D，於基底200上形成另—層介電屏 232。介電層232的材質例如是氧化矽，其形成方法例:^ 化學氣相沈積法。之後，於介電層232中形成另—個開: 2M ’裸露出第一單元22〇。開口 234的形成方法例如&二 衫钱刻製私。開口 234的橫向尺寸例如是大於第—單元22〇 的橫向尺寸，而裸露出介電層215。 而後’於開口 234中形成一層穿隧介電層235，穿隨 介電層235可以是單層或是多層的結構，其材質例如是氧 化矽或是氧化矽/氮化矽、氧化矽/氮化矽、氧化= (〇NO,〇SO)等的複合材料，其形成方法例如是化學氣相'六 積法’此方法形成的穿隧介電層235具有較佳的薄棋: 質。當然’這一層穿隧介電層235也可以是在形成開口之二 的時候’預留部分介電層232而形成之。 接著’於開口 234中填滿半導體層240。半導體層24〇 的材質例如是矽，其形成方法例如是磊晶橫向成長、去 (Epitaxial Lateral Overgrowth)。 23 1338365 P950162 22261twf.doc/n 然後，請參照圖3E，於基底2〇〇上形成一層 :43與閘極245。介電層243與閘極245的形成方法例如： (序於基底20G上形成介電材料層（未繪示）與間極= ^(未緣示）。然後利用微影钱刻技術，圖案化上述材料 =形成之。介電材料層可以是單層或是多層的結構，^ 材質例如是氧切或是氧切/氮化梦、氧切/氮化石/、 氧化矽(0N0,0S0)等的複合材料，其形成方法例 氣相沈積法；閘極材料層的材質例如是摻料轉 ίΓ:如ί利用化學氣相沈積法形成-層未摻雜多晶碎 2二:Π植入步驟以形成之’或者也可以採用臨場 植入4貝之方式’以化學氣相沈積法形成之。 之後’請參照圖3F，於基底上依 的介電材料層247與—層共形的電荷陷人材料層249 ; 電材料層247可以是單層或是多層的結構 ^ 氧化石夕U氧切/氮切、氧化 、^ 層249的材質例如是奈米結晶、氮化 二广材料如氧化残切、氧化魏化石夕 /乳化夕、乳化鈕、鈦酸鎇或氧化鈴等材 如是化學氣相沈積法。 、八域方細 八=Γί參照圖3G，移除部分電荷陷入材料層249 陷入層放、勝r/=52f的部分1成電荷 盛Λ 電層 問極245與電荷陷 入層 、，且成了此記憶胞之第二單元260。其中， 24 1338365 P950162 22261 twf.d〇c/n 介電層253 (尤其是電荷陷入層255a、⑽下方 與介電層243例如是作為第二單元遍之穿随介雷:了 操作的時候，電荷會經由這些介電層而穿:在 層255a、255b。 廷出电何陷入

接著，在半導體層240兩側之中形成摻雜區 雜區265例如是以碟離子、珅離子等N型摻質進行換: 入製程所形成的。摻雜區265位於第二單元鳩與第二 元220兩側之半導體層24〇中，可以作為第二开、'^早 第一單元220的源極/汲極區。 與 然後在基底200上形成介電層263與頂導體層 頂導體層270連接閘極245，作為記憶體之頂字元I 。 至於記憶體底部、連接閘極23G之底導體層21Q ^ 元憶體之底字元線之用。後續形成減、位元^〜 此記憶，至製程，為熟知本馳者賴知，於此不再資二: 本實施例中所提出之非揮發性記憶體的製造方a °

用自行對準方式與形成間隙壁的方法，於開極现兩側= f電荷陷入層222a、222b，於閘極245兩側形成電= 曰255a、255b。所形成之單—記憶胞多位元的結構 了記憶體在“上所需佔據的佈局空間，大 、了小 件的積集度。 一了凡 以下說明本發明之非揮發性記憶體的操作方法 至圖扣是繪示本發明一實施例之非揮發性記憶體 記憶胞之第-位元的操作方法示意圖。圖认至圖 不本發明-實施例之-種非揮發性記憶體，單—記,^'·曰 25 1338365 P950162 22261 twf.doc/n 第二位元的操作示意圖。圖6A至圖6C是繪示本發明一實 施例之一種非揮發性記憶體，單一記憶胞之第三位元的操 作示意圖。圖7A至圖7C是繪示本發明一實施例之一種非 揮發性s己憶體，單一記憶胞之第四位元的操作示意圖。圖 . 8是繪示本發明一實施例之一種非揮發性記憶體的電路簡 ,·. 圖。 本實施例中之記憶胞的結構與圖2相同，為了能夠凸 顯本實施例之記憶胞的操作方法，圖4A至圖4C、圖5A 至圖5C、圖6A至圖6C、圖7A至圖7C所示之記憶胞， 是擷取圖2中第一單元、第二單元、半導體層與摻雜區繪 製而成的。所使用的元件符號與圖2相同，此處便省略關 於§己憶胞結構之說明。特別注意的是，圖2之摻雜區165 於本實施例中，即分別標示為源極區16元與汲極區 165b。 請參照圖4A，進行程式化操作時，於閘極13〇施加電 , 壓’源極區165&施加電壓Vs，汲極區165b施加電 壓Vd，閘極〗45施加電壓vCg2。其中，電壓vCgi大於 • 賴Vs，電壓％大於電壓Vd與電壓Vcg2,利用通道熱 電子(Channel Hot Electron)注入模式’使電子進入電荷陷入 . 層122a之中，以於記憶胞中存入第一位元B1。在一實施 例中，電壓Vcgl例如是介於約5〜1〇伏特之間，較佳為8 ’ 伏特；電愿Vs例如是介於約3〜6伏特之間’較佳為4伏 特；^壓Vd與電壓Vcg2例如是〇伏特。 請參照圖4B ’進行抹除操作時，於問極13〇施加電壓 Vcgl ’源極區165a施加電壓Vs，汲極區165b施加電壓 26 1338365 P950162 2226 ] twf.doc/n

Vd ’閘極145施加電壓Vcg2。其中，電壓Vcgl小於電壓 Vs、Vd與電壓Vcg2’電壓Vs高於電壓刈與電壓Vcg2, 利用4貝页-導帶熱電洞（BTBHH，Band To Band Hot Hole ) ，入模式，將電洞注入電荷陷入層122a，抹除先前存入之 第一位元在一實施例中，電壓Vcgl例如是介於約_5 〜-10伏特之間，較佳為-8伏特；電壓Vs例如是介於約+3 〜+6伏特之間，較佳為+4伏特；電壓Vd與電壓Vcg2例 如是〇伏特。 請參照圖4C，進行讀取操作時，於閘極13〇施加電壓 Vcgl，源極區165a施加電壓Vs，汲極區]6外施加電壓 Vd，閘極145施加電壓Vcg2。其中，電壓Vcgl大於電壓 vd’電壓vd大於電壓％與電壓Veg2，以逆向讀取( read)的方式讀取電荷陷人層ma t第—位sBi的儲存狀 態。在一實施例中’電壓Vcgl例如是介於3〜5伏特之間， 較佳為3伏特；電壓Vd例如是介於丨〜2伏特之間，較佳 為1.6伏特；電壓Vs與電壓Vcg2例如是〇伏特。 “本發明之非揮發性記憶體在單一記憶胞中具有四個電 荷陷入層，分別用以儲存資/料，上述圖4八至圖忙說明了 電何陷入層122a中第—位元B1之程式化、抹除與讀取操 作的方法。而電荷陷人層122b中之第二位元B2、電荷陷 入層B5a中之第三位元B3,以及電荷陷入層15北中之第 四位兀B4的#作機制與上述第—位元B1讀作機制相 似’以下進一步說明之。 請參照圖5A至圖5C ’程式化、抹除與讀取於電荷陷 27 1338365 P950162 2226itwf.doc/n 入層122b中之第二位元B2的方法，與上述第—位元m 之細作的不同僅在於將施加於雜區165&之電壓與施加 於及極區165b之电壓相互調換，如此便能夠使電子或電洞 改而進入％荷人層122b而程式化、抹除與讀取第二位元 B2。 請參照圖6A至圖6C，電荷陷入層咖之第三位元 B3的操作方法與第一位元⑴之操作方法的不同則在於， 將施加於閘極145之電壓與施加於閘極13〇之電壓對調， 從而使得電子、電洞可以注入於電荷陷入層155a之中，進 行此第三位元B3之操作。 凊參,¾圖7A至圖7C，至於在操作電荷陷入層〗55b 之第四位元B4的時候，則是將操作第—位元β1時，施加 於閘極145之電壓與施加於閘極130之電壓對調，以及調 換細<加於源極區165a之電壓Vs與施加於汲極區i65b之 電壓Vd ’如此偏壓的施加下’便可以程式化、抹除與讀取 記憶胞之第四位元B4。 上述實施例說明了單一個記憶胞之操作方法，但這些 記憶胞也可以排列成行/列陣列之記憶體。此記憶體之上視 圖可參照圖1所示，圖8則繪示了此記憶體之電路簡圖。 请參照圖8 ’以^己憶胞MC之弟一位元b 1為例，在進 行程式化操作時，於底字元線BWL1施加電壓Vcgl，位 元線BL】施加電壓Vs ’位元線BL2施加電壓vd，頂字元 線TWL1施加電壓Vcg2。其中，電壓Vcgl大於電壓Vs， 電壓Vs大於電壓Vd與電壓Vcg2，利用通道熱電子 28 1338365 P950162 22261 twf.doc/π (Channel Hot E以她)注入模式，以於記憶胞Mc中存 -位元B】。在-實施例中，電麼㈣例如是介於5〜⑺ 伏特之間’較佳為8伏特；電壓Vs例如是介於3〜6伏 之間’較佳為4伏特；電壓Vd與電壓Vcg2例如是〇伏特。 進行抹除猶時，於底字⑽BWL1施力 位το線BL1施加電壓Vs’位元線BL2施加電壓刈，頂字 元線TWL1施加電壓Vcg2，電壓Vcgl小於電壓％、刈 與電壓Vcg2，電壓Vs高於電壓vd與電壓乂啦，利用價 帶-導帶熱電洞（BTBHH，BandT()BandHc)tHGle)注入模 式，抹除㈣存人之第—位元B卜在—實施例中，電壓 Vcgl例如是介於-5〜_1〇伏特之間，較佳為，8伏特電壓

Vs例如是介於+3〜+6伏特之間，較佳為+4伏特；電壓刈 與電壓Vcg2例如是〇伏特。 進行讀取操作時，於底字元線施加電壓Vcgl，位元線 BU施加電壓Vs ’位元線犯施加電壓Vd，頂字元線 TWL1施加電愿Vcg2 ’電壓Vcg】大於電壓vd，電壓vd 電壓Vs與電壓Vcg2，以逆向讀取(reverse read)的方 式讀取記憶胞MC之第-位元Bi的儲存狀態。在一實施 例中’電壓Vcgl例如是介於3〜5伏特之間，較佳為3伏 =’·電M Vd例如是介於卜2伏特之間’較佳為16伏特； 電壓Vs與電壓Vcg2例如是〇伏特。 ^至於記憶胞MC中第二位元至第四位元的操作方法， 熟知^技藝者當可由上述單一記憶胞中第二位元至第四位 兀的操作方法而推知，於此不贅述。 29 P950162 22261twf.doc/n no 乂 Π揮發性冗憶體的操作方法中’分別於閘極 、^和5、源極區16兄與源極區165b施加適當的偏 制電荷進行的方法，進而操作此記憶體，操 作上十分簡單。且由於電荷陷人層是設置於閘極的兩側， 因，’各錄TL的操作*會造絲此互相干擾，從而能夠 提高記憶體的可靠度與電性表現。 ，圖9疋繪示應用本發明一實施例的一個積體電路的簡 =電路方塊圖。電路990包括-齡於半導體基底之上， 單一記憶胞具有多位元之非揮發性記憶體（記憶胞陣列） 900。一個列解碼器（r〇w dec〇der)9i〇搞接至多條字元線 905，並沿著記憶胞陣列9〇〇中的各列而排列。一個行 解碼器（column decoder)920耦接至多條位元線915，這些 位元線915係沿著記憶胞陣列9〇〇中的各行而排列，並 用以從記憶胞陣列900中的多位元記憶胞讀取並程式 化資料。在匯流排960上會有位址供應給行解碼器920及 列解碼器910。在方塊(bl〇ck)930中的感應放大器及資料輸 入結構(sense amplifiers and data-in structures)，係經由匯流 排925而耗接至行解碼器920 資料會經由資料輸入線 (data-in line)933，從電路 990 上的輸入/輸出埠(input/output P〇rt) ’或是從電路990的其他内部或外部資料源，輸入於 方塊930中的資料輸入結構。在所述之實施例中，此電路 990可以包括其他電路’如泛用目的處理器、特定目的的 應用電路，或以非揮發性記憶體（記憶胞陣列）所支持 之整合模組。資料會經由資料輸出線(data-out line)935， 1338365 P950162 22261twf.doc/n 從方塊930 _的感測放大器，輸出至位於電路990上的輸 入/輸出埠’或是電路990的其他内部或外部資料目的地。 在本實施例中’使用偏壓配置狀態器（bias arrangement state machme)950的一控制器’控制了偏壓配置供應電壓 (bias arrangement supply voltages)940 的應用，例如讀取、

程式化、抹除、抹除確認與程式化確認電壓等。凡仅利 斋可使用習知之特定目的邏輯電路。在替代實施例中 此控制器包括一泛用目的處理器，係執行一電腦程式而 控制，元件之刼作。在又一實施例中，此控制器係使用 了特疋目的邏輯電路以及一泛用目的處理器之組合。 ml然本發明6以實施例揭露如上，然其並非用以限定 何所屬技術領域中具有通f知識者，在不脫離 神和範圍内，#可作些許之更動與潤飾，因此 保護範圍當視後附之巾請專利範圍所界定者為 【圖式簡單說明】

的結:二ί綠示本發明-實施例之-種非揮發性記憶體 圖1Β是繪示本發明另一實施 — 體的結構剖_。 ㉟轉發性錢 結構纷示本發明—實施例之—種非揮發性記憶體的 示之:二1!及圖3δ至圖3(}是沿著圖2中㈣* 灵靶例之一種非揮發性記憶體的製造流程剖 31 1338365 P950162 2226] twf.doc/n 面圖。 圖3A-2是沿著圖2中ΙΙ-ΙΓ線所繪示之本發明一實施 - 例之一種非揮發性記憶體的製造流程剖面圖。 、 圖4 Α至圖4 C是繪示本發明一實施例之—種非揮發性 . §己憶體，單一 s己憶胞之第一位元的操作示意圖。 ** 圖至圖5C是繪示本發明一實施例之—種非揮發性 記憶體，單一記憶胞之第二位元的操作示意圖。 圖6A至圖6C是繪示本發明一實施例之—種非揮發性 記憶體’單一記憶胞之第三位元的操作示意圖。 圖7A至圖7C是繪示本發明一實施例之—種非揮發性 記憶體，單一記憶胞之第四位元的操作示意圖。 圖8疋繪示本發明一實施例之一種非揮發性記憶體的 電路簡圖。 一 圖9是繪示應用本發明一實施例之一種積體電路之簡 化電路方塊圖。 * 【主要元件符號說明】 • 100、200 :基底 105、205 :絕緣層 110、BWU、BWL2、BWL3 :底字元線 170、TWU、TWL2、TWL3 :頂字元線 . 115、125、132、153、163、215、232、243、263 :介 電層 117、119 :保護層 120、220 :第一單元 32 1338365 P950162 22261 twf.doc/n 122a :第一電荷陷入層 122b :第二電荷陷入層 130 :第一閘極 135、143、235 :穿隧介電層 140 :半導體層 145 :第二閘極 155a :第三電荷陷入層 155b :第四電荷陷入層 160、260 :第二單元 165、265 :摻雜區 165a :源極區 16 5 b ·》及極區 175 :插塞 203 :凹陷 210 :底導體層 217、234 :開口 221、249 :電荷陷入材料層 222a、222b、255a、255b :電荷陷入層 223、247 :介電材料層 230、245 :閘極 240 :半導體層 270 :頂導體層 900 :非揮發性記憶體（記憶胞陣列） 905 :字元線 33 1338365 P950162 22261 twf.doc/n 910 :列解碼器 915、BL1、BL2、BL3 :位元線 920 :行解碼器 925、960 :匯流排 930 :方塊 933 ··資料輸入線 935 :資料輸出線 940 :偏壓配置供應電壓 950 :偏壓配置狀態器 990 :電路 MC :記憶胞

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Claims (1)

1338365 P950162 22261Uvf.doc/n 十、申請專利範圍： 1. 一種非揮發性記憶體，包括： •. 一記憶胞，設置於一基底上，包括： 一第一單元，包括： • 一第一閘極；以及 ·* 一第一電荷陷入層與一第二電荷陷入芦，訊 置於該第一閘極兩側； 曰 m ^ 一半導體層，設置於該基底上，覆蓋住該第—單 兀，且該半導體層的橫向尺寸大於該第-單元的橫向尺寸； 一第二單元，設置於該半導體層上，以該半導體 層為對稱軸，與該第—單元鏡像對稱’該第二單元包括： 一第二閘極，設置於該半導體層上；以及 一第三電荷陷入層與一第四電荷陷入層，設 置於該弟二閘極兩側；以及 —摻雜區，設置於該半導體層兩側，用以作為該 • 第一單元與該第二單元共用之源極/汲極區。 • 2.如申請專利範圍第1項所述之非揮發性記憶體，其 中該第一電荷陷入層、該第二電荷陷入層、該第三電荷^ 入層與該第四電荷陷入層的材質包括皁 ^ • 小 小 、'、〇 曰曰 (nanocrystal)、鈕氧化層、鈦酸锶層或銓氧化層。 . 3.如申請專利範圍第1項所述之非揮發性記憶體，其 中該第一電荷陷入層、該第二電荷陷入層、該第三電荷陷 入層與該第四電荷陷入層的材質包括氮化矽。 4’如申凊專利範圍第1項所述之非揮發性記憶體，其 35 1338365 P950162 22261twf.doc/n 中該第一電荷陷入層、該第二電荷陷入層、該第三電荷陷 入層與該第四電荷陷入層的材質包括氧化矽/氮化矽/氧化 石夕(ΟΝΟ)複合材料。 5. 如申請專利範圍第1項所述之非揮發性記憶體，其 中該第一單元設置於於該基底中，且該第一單元與該基底 之間設置有一保護層。 6. 如申請專利範圍第1項所述之非揮發性記憶體，其 中該基底上設置有一介電層，且該第一單元設置於該介電 層中。 7. 如申請專利範圍第1項所述之非揮發性記憶體，更 包括多個該記憶胞，於該基底上排列成一行/列陣列。 8. 如申請專利範圍第7項所述之非揮發性記憶體，其 中’同一行上的該些記憶胞以鏡像對稱的方式鄰接設置。 9. 如申請專利範圍第8項所述之非揮發性記憶體，其 中以鏡像對稱的方式配置的相鄰二記憶胞1共用該摻雜區。 10. 如申請專利範圍第7項所述之非揮發性記憶體’ 更包括： 多數條底子元線，在行方向上平行排列，連接同一行 之該些記憶胞的該第一閘極； 多數條頂字元線，在行方向上爭行排列，連接同一行 之該些記憶胞的該第二閘極；以及 多數條位元緣，在列方向上平行排列，連接同一列之 該些記憶胞的該摻雜區。 11. 如申請專利範圍第1項所述之非揮發性記憶體， 36 1338365 P950162 22261 twf.doc/n 更包括一穿隧介電層，分別設置於該第—單元與該半導體 層之間和該第二單元與該半導體層之間。 I2.如申请專利範圍第π項所述之非揮發性記憶 體，其中該穿隧介電層包含一多層結構。 13·如申请專利範圍第12項所述之非揮發性記憶 體’其中該多層結構為—最底層氧化⑼巾間層氮化石夕/最 上層氧化石夕(ΟΝΟ)的複合材料。

_ 14.如申請專利範圍第13項所述之非揮發性記憶 體’其中在該複合材料最底層的氧化矽厚度為小於2奈米。 15. #申請專利範圍帛13項所述之非揮發性記憶 —，其中在該複合材料最底層的氧化矽厚度介於約至 2奈米。 · 16. #申請專利範圍帛13項所述之非揮發性記憶 ，其中在該複合材料最底層的氧化矽厚度為小於15太 米。. 、·不

17. 如申請專利範圍第13項所述之非揮發性記憶 體，其中在該複合材料中間層的氮化矽厚度為小於2奈米。 —18·如申明專利範圍第13項所述之非揮發性記憶 體，其中在該複合材料中間層的氮化矽厚度介於約1至2 奈米。 19·如申請專利範圍第13項所述之非揮發性圮 體，其中在該複合材料最上層的氧化矽厚度為小於2;米二 2〇·如申請專利範圍第13項所述之非揮發性 =己 粗，其中在該複合材料最上層的氧化矽厚度介於約丨5 ^ 37 1338365 P950162 22261twf.doc/n 2奈米。 21. 一種非揮發性記憶體的製造方法，包括： 提供一基底； 於該基底上依序形成一絕緣層與一底導體層； 於該基底上形成一第一介電層，該第一介電層具有一 第一開口，裸露出該底導體層； 於該第一開口中形成一第一單元，該第一單元包括： 一第一電荷陷入層與一第二電荷陷入層，分別形 成於該第一開口兩側壁；以及 一第一閘極，填滿該開口，並且電性連接該底導 體層； 於該基底上形成一第二介電層，該第二介電層具有一 第二開口，裸露出該第一單元； 於該第二開口中形成一第三介電層，覆蓋住該第一單 元； 於該第二開口中形成一半導體層，覆蓋住該第一單 元，且該半導體層的橫向尺寸大於該第一單元之橫向尺寸； 於該半導體層上形成一第二單元，該第二單元包括： 一第二閘極，形成於該半導體層上；以及 一第三電荷陷入層與一第四電荷陷入層，分別形 成於該第二閘極兩側；以及 於該該半導體層兩側之中形成一摻雜區。 22. 如申請專利範圍第21項所述之非揮發性記憶體 的製造方法，其中該基底具有一凹陷，且該絕緣層與該底 38 1338365 P950162 22261twf.d〇c/n 導體層是依序形成於該凹陷中，填滿該凹陷。 23. 如申請專利範圍第21項所述之非揮發性 .的製造方法，其找第-單元的職方法包括：°㈣ 於該開口中形成一電荷陷入材料層； 雜部分該電荷陷人㈣層，於關壁分別形 '· 《該第—電荷陷人層與該第二電荷陷人層，裸露出部分該 底導體層；以及 χ 於該開口中填滿該第一閘極，連接該底導體層。 24. 如申請專利範圍第23項所述之非揮發ς記愤體 的製造方法，更包括於形成該第一閘極之前，於該第二電 荷陷入層與該第二電荷陷入層之側壁形成一介電層。 25. 如申請專利範圍第21項所述之非揮發ς記憶體 的製造方法，其中該第二單元的形成方法包括： 於該基底上形成該第二閘極； 於該基底上形成一電荷陷入材料層；以及 ，移除部分該電荷陷入材料層，分別於該第二問極兩側 • 形成該第三電荷陷入層與該第四電荷陷入層。 ,26.如申請專利範圍第25項所述之非揮發性記憶體 . Α製造方法’更包括於形成該第二閘極之前，於該半導㊉ 層上形成一穿隧介電層。 .範圍第25項所述之非揮發性記憶體 的k方法，更包括於形成該第三電荷陷入層與該第四電 荷陷入層之前，於該第二閘極兩側形成—介電層。 28.如申請專利範圍第21項所述之非揮發性記憶體 39 P950162 22261 twf.doc/n 的製造方法，其中該半導體層的形成方法包括磊晶橫向成 長法(Epitaxial Latwal Overgrowth) 〇 29.如申請專利範圍第21項所述之非揮發性記憔體 的製造方法，其中於該凹陷中依序形成該絕緣層與該底導 體層，填滿該凹陷的方法包括： — 於該基底上依序形成一絕緣材料層與一導體材料層； 以及 曰， 以該基底為終止g，利用該化學機械研磨法移除部分 該絕緣材料層與該導體材料層。 3〇.如申請專利範圍第21項所述之非揮發性記憶體 的製造方法’其中該第一電荷陷入層、該第二電荷陷入層、 該第三電荷陷入層與該第四電荷陷入層的材質包括奈米結 晶、组氧化層、鈦酸錄層或給氧化層。 31. 如申請專利範圍第21項所述之非揮發性記憶體 的衣k方法’其中該第一電荷陷入層、該第二電荷陷入層、 該第三電荷陷人層與該第四電荷陷人層的材質包括氮化 石夕。 32. 如申請專利範圍第21項所述之非揮發性記憶體 的製造方法’其中該第—電荷陷人層、該第二電荷陷入層、 該第三電荷陷人層與該第四電荷陷人層的材質包括氧化石夕 /氮化矽/氧化矽(0N0)複合材料。 ,33.如申清專利範圍第21項所述之非揮發性記憶體 的衣以方法，更包括於該第二單元上形成一頂導體層，電 性連接該第二閘極。 1338365 P950162 22261twf.d〇c/n 34. —種非揮發性記憶體的操作方法，適用於設置在 一基底上之一記憶胞，該記憶胞包括：一第一單元，包括 一第一閘極、一第一電荷陷入層與一第二電荷陷入層，其 中該第一電荷陷入層與該第二電荷陷入層設置於該第一閘 極之兩側；一半導體層’覆蓋住該第一單元；第二單元， 設置於該半導體層上，以該半導體層為對稱軸，與該第— 單元鏡像對稱，該第二單元包括設置於該半導體層上之一 第二閘極，以及設置於該第二閘極兩側之一第三電荷陷入 層與一第四電荷陷入層；以及—源極區與一汲極區，分別 设置於該第二單元兩側之該半導體層中，用以作為該第一 單元與該第二單元共用之該源極區與該沒極區，其中，該 操作方法包括： 進行程式化操作時，於該第一閘極施加一第一電壓， 該源極區施加一第二電壓，該汲極區施加一第三電壓，該 第二閘極施加一第四電壓，其中該第一電壓大於該第二電 壓，該第二電壓大於該第三電壓與該第四電壓，使電荷進 入該弟'一電荷陷入層。 35. 如申。月專利範圍第34項所述之非揮發性記憶體 的#作方法’其巾進行程式化操作的機制包括通道熱電子 (Channel Hot Electron)注入模式。 36. 如申請專利範圍第34項所述之非揮發性記憶體 的操作方法’其巾該第—電壓介於5〜1Q傾之間，該第 二電壓介於3〜6伏特之間，該第三電壓與該第四電壓為〇 获拉。 41 P950162 2226 丨 twf.doc/n P950162 2226 丨 twf.doc/n 42. 如甲έ月寻利範圍望4 ^ κ 、. 的操作方法，其t進行心*。、所述之轉發性記憶體 (reverse read)模式。…只操作的機制包括逆向讀取 43.如申清專利範圍證j ^ 、、 的操作方法，其巾該第切、所权非揮發性記憶體 -電壓介於1〜2伏特之門^3〜5伏特之間，該第十 〇伏特。 間’該第十電壓與該第十二電壓為 的操:方ί申更第34項所述之非揮發性記憶體 該源於該第-閘極施加該第-電壓， 第二閘極施加該第四電壓:力:第二電壓’該 電荷進入該第二電荷陷^層利用通道熱電子注入模式，使 、祕^抹除操作時’於^第一閘極施加-第五電壓，該 源極區施加一第七♦厫 ^电&唸 第二閘極施加-第祕區施加—第六電壓，於該 式，抹除該第二’湘㈣·導帶熱電洞注入模 —>矛电何陷入層中的電荷；以及 开極取才:作日守’於該第一閘極施加一第九電壓’該 加-第十—電壓，該汲極區施加 邊弟二閘極施加—篦 , 第-雷a 十一電壓，以逆向讀取的方式讀取該 45 t :的儲存狀態。 的操:方：申圍第34項所述之非揮發性記憶體 、—""'化操作時，於該第一閘極施加該第四電壓， 43 P950162 22261twf.doc/n 該ί極區施加該第二電壓，該汲極區施減第三電壓，於 邊弟二閘極施加該第—電壓，利用通道熱電子注入模式， 使電荷進入該第三電荷陷入層； 進行抹除操作時，於該^一開極施加一第八電壓，該 ^極區施加—第六電壓’該祕區施加-第七電壓，於該 閘極施加-第五電壓，_價帶·導帶熱電洞注入模 式’抹除該第三荷陷入層中的電荷；以及 進行讀取操作時，於該第—閘極施加__第十二電壓， 該源極區〜加-第十電壓，紐極區施加—第十—電壓， :::?極鈀加—第九電壓，以逆向讀取的方式讀取該 弟二電何陷入層中的儲存狀態。 的操：法如申項所述之 進行程式化操作時，於該第—閘極施加該第四電壓， f極區施加該第三電壓，紐極區施加該第二電壓，於 閘極施加該第—電壓，通道熱電子注入模式，、 使電何進入該第四電荷陷入層； 進行抹除操作時，於該第一閘極施加一第 施加-第七電壓，紐極區施加—第六電壓，』 疒2施加—第五電壓，利用價帶-導帶熱電洞注; ^ :洞注入於該抹除該第四電荷陷入層中的電荷；以 進行讀取操作時， 該源極區施加一第十一 於該第一閘極施加一第十二電壓 電壓，該汲極區施加一第十電壓 44 1338365 P950162 22261twf.doc/n 於該第二閘極施加一第九電壓，以逆向讀取的方式讀取該 第四電荷陷入層中的儲存狀態。 47. —種電路系統，包括： 一非揮發性記憶體，包括：

多個記憶胞，排列成一行/列陣列，各該記憶胞 括一Ϊ7單元、一半導體層、-第二單元與-摻雜區，該 第二早7L包括-第-閘極，以及設置於該第—閘極兩側之 -第-電荷陷人層與-第二電荷陷人層；辭導體層設置 於該基底上，覆蓋住該第—單元，且該半導體層的橫向尺 寸大於該第-單㈣橫向尺寸；該第二單元設置於該半導 體f上。/以半‘體層為對稱轴，與該第—單元鏡像對稱， 該第二單元包括設置於該半導體層上之一第二閘極，以及 設置於該第二閘極兩側之—第三電荷陷人層與—第四電荷 =入^且該_區設胁料導體層兩側，用以作為該 第一單几與該第二單元共用之源極/汲極區；

多數條字元線，包括：多數絲字元線，在行方 向上平仃排列’連接同—行之該些記憶胞的該第—間極， 以及夕數條頂子元線，在行方向上平行排列，連接同—行 之該些記憶胞的該第二閘極；以及 多數條位7L線，在列方向上平行排列，連接同一 列之該些記憶胞的該摻雜區；以及 —電路’ _接至該非揮發性記憶體，包括： 一行解碼器，耦接該些位元線； 一列解碼器，耗接該些字元線；以及 45 1338365 P950162 2226Jtwf.doc/n -貝料輸入結構，轉接至該行解碼哭 該弟-電何陷入層、該第二電荷陷入 ：令 層與該第四電荷陷入層的材質…電= (臟0crystal)、组氧化層、鈦酸銷層或給氧化層。〜曰 …49.⑹申請專利範圍第47項所述之電路系統， 遠第-電荷陷人層、該第二電荷陷人層、該第三^ 層與該第四電荷陷人層的材質包括氮_。 上#50.，申請專利範圍第47項所述之電路系統，其中 該第-，荷陷人層、該第二電荷陷人屬、該第三電荷^入 層與遠第四電荷陷入層的材質包括氧化矽/氮化矽/氧化矽 (ΟΝΟ)複合材料。 51·如申請專利範圍第47項所述之電路系統，其中 δ玄半‘體層是以蟲晶橫向成長法（Epitaxial Lateral Overgrowth)所形成的。

52. 如申請專利範圍第47項所述之電路系統，其中， 同一行的該些記憶胞以鏡像對稱的方式鄰接設置。 53. 如申請專利範圍第47項所述之電路系統，其中， 以鏡像對稱的方式配置的相鄰二記憶胞，共用該摻雜區。 46