TWI337005B - High-speed latching technique and application to frequency dividers - Google Patents

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九、發明說明： I：發明所屬之技術領域3 發明領域 本發明是關於一種高速閂鎖技術及分頻器應用。 【先前技術3 發明背景 無線系統之一緊要的構件是頻率合成器或pll(鎖相迴 路）。該合成器產生所需的L0(局部振盪器）信號以執行頻率 轉移。依據該無線系統之頻率規劃，該L0的頻率可以是與 RF頻率可比較的。例如在UWB系統中，該L0所需的頻率可· 高達6GHz。預定標器（prescaier)取得一l〇之高頻輸出且將 該應用頻率分成一較低值。如果該預定標器無法對該應用 頻率進行適當地分頻，則該預定標器電路將成為該整個系 統的薄弱環節。 為了理解一分頻器之重要層面’讓我們考量一 rf ic製 造產率。在該製造產率的製程變數中’接收器增益、NF(雜 訊指數）、輸出發射器功率及線性可能變化相當大。在這些 情況下，只要該合成器仍然處於鎖定狀態，則終端使用者 仍可以建立一通訊鏈結。然而，該系統可能遭受效能方面 的降級。因此’該系統可以操作並起作用’儘管其可能操 作不佳。 如果該合成器效能降級且在該整個製程中根本沒有鎖 定，則該產率損失可能是完全徹底的。將沒有任何部分是 可得的。因此’該典型系統設計者的目標是要確保該合成 器不成為該系統之操作中的一限制因素。可以在該製程中 限制帶寬的該合成器之緊要部分就是該預定標器或分頻 裔:=是除了產生該高頻L0的電路以外的積體電路内必須 以最向頻率操作的電路元件。 5 —典型的合成器由-相位檢測器、-電荷幫n 路渡波器、-vco(壓控振遺器）、一預定標器及可程式化的 分頻器、组成。由於該相位檢測器、電荷幫浦、迴路滤波器 及可程式化的分頻器出現在該預定標器或分頻器之後，所 以這些元件總是以較低頻率操作。因此，該預定標器或分 1〇頻器是最緊要的方塊，且需要是盡可能可靠的以確保其高 頻操作。 一習知的預定標器之典型設計是由利用cML(電流模 式邏輯)技術設計而成的高速閂鎖器及正反器組成。設計者 將決定在最壞情況中所需的速度。在這些情況下，該設計 15者將在電路内設定電流。最大輸出擺幅由電阻(如果一電阻 器負載被使用）及該偏壓電流決定。在一設計優秀的電路 中，下降緣處的時間常數由該偏壓電流及該CML邏輯的輸 出電容決定。對於上升緣而言，RC時間常數（由電阻負載及 輸出電容決定)應該快到足以對下一級的電容進行充電。因 20 為該RC時間常數決定上升時間，這去除了由於裝置互導所 造成的效能降級。依據該技術，電容負載可以使一設計可 變但典型地保持一些不變。出現這種情況是因為該裝置必 須大到足以在該操作頻率處提供增益’但並未大到使其電 容減慢該電路。 6 <5 1337005 因此，需要允許在該預定標器之設計中有更大的彈 性，從而允許該預定標器更實際地以較高頻率操作。此外， 如上面所指出的，該電容負載及該預定標器之習知設計的 裝置大小限制了該設計的彈性。此說明書中所描述之發明 5 技術克服了目前習知的預定標器設計之這些及其他缺點。 【發明内容】 發明概要 該預定標器是一包含CML邏輯元件的分頻器，該等 CML邏輯元件包括一第一及第二差動放大器及/或交叉耦 10 合閂鎖器。本發明技術能夠在一設計者的控制下動態地調 整被施加到該預定標器的電流。LO的高頻時鐘信號產生兩 個邏輯狀態中之一個：一感測狀態及一保持狀態。當被施 加到該預定標器的時鐘信號處於感測狀態中時，該第一差 動放大器中的電流被設定到一最大值。這增加了該第一差 15 動放大器的帶寬並將其設定到一高位準。該信號在該第一 差動放大器内被感測或被擷取到。 當被施加到該預定標器的時鐘信號處於保持狀態中 時，該第一差動放大器内的信號被施加到該第一交又耦合 閂鎖器，該第一交又耦合閂鎖器將該信號保持在該第一閂 20 鎖器内。在此間隔期間，該第一差動放大器中的電流被減 少到最小，而到該第一交叉耦合閂鎖器的電流被設定為一 最大值。類似地，該第二放大器及第二閂鎖器被以一類似 的方式來操作，以確保該兩個閂鎖器作為一主/從正反器執 行。當被與一習知的固定偏壓電流相比時，兩負載内（差動 7 1337005 放大器及交又耦合閂鎖器）的該電流之動態定標將該分頻 器的速度提高了兩倍。或者當被與一習知的固定偏壓電流 相比時，該預定標器内的總平均電流可被減少一半。 _· 為了執行該電流之動態定標’ VCO輸出被一組反向器 . 5緩衝。這些相同的反向器被用以直接調整該等電流的動態 值。在習知的電路内移除掉習知的NMOS裝置去除了該 CML預定標器中的一門控延遲。第二，該等本發明的預定 φ 標器電路根據一電流注入/擷取技術操作。與驅動整個習知 之預定標器的一大緩衝器相比，一組小匹配反向器可被用 10以在該整個預定標器内獨立驅動每一電流切換電路（放大 器或交又耦合閂鎖器）。此外’該等小匹配反向器的延遲可 被視為是可忽略的’因為從一效能觀點來看，這些反向器 擴展了該VCO可及之範圍。因此，這些反向器的延遲不會 影響該電路之效能。最後，動態電流定標提供該設計者在 ' 15該設計中的額外彈性，以在被施加到該負載的最大電流與 • 實現最大效能之間做取捨。 圖式簡單說明 第la圖描述一使用一除以N的分頻之方塊的pLL(鎖相 迴路）。 2〇 第113圖更詳細地顯示該除以N的分頻之方塊的内容。 第2a圖說明一主從閂鎖器之方塊圖。 第2b圖說明一 Μ/S正反器的符號。 第3a圖顯示一被組配為一分頻器的M/s正反器。 第3b圖描述該Μ/S正反分頻器之時序波形。 8 1337005 第4圖說明一 2/3雙模預定標器。 第5a圖顯示一包含一上部負載、一電流調整器及一串 聯MOS開關的電流支路。 第5 b圖說明該電流調整器被一 Ν Μ Ο S電流源取代之後 5 的該電流支路。 第5c圖顯示一包含一下部負載、一電流調整器及一串 聯MOS開關的電流支路。 第5d圖說明該電流調整器被一 PMOS電流源取代之後 的該電流支路。 10 第6a圖顯示一差動放大器之方塊圖。 第6b圖描述被包含於第6a圖之該方塊圖之内的電路元件。 第6c圖顯示一交又耦合閂鎖器之方塊圖。 第6d圖顯示被包含於第6c圖之該方塊圖之内的電路元件。 第7圖描述一先前技術的閂鎖器電路。 15 第8圖說明一先前技術的閂鎖器電路之一第二版本。 第9圖描述一先前技術的主/從正反器。 第10a圖說明根據本發明的具有位於頂部之該負載的 電流切換電路。 第10b圖描述根據本發明以可切換的電流調整器來取 20 代第10a圖中的該反向器。 第11a圖說明根據本發明的具有位於底部之該負載的 電流切換電路。 第lib圖描述根據本發明以可切換的電流調整器來取 代第11a圖中的該反向器。 9 第12a圖說明根據本發明的具有位於頂部之該負載與 被致能之該下部可城的t流調整器线電㈣換電路 的電流。 第12b圖描述根據本發明的具有位於頂部之該負載與 被致能之該上部可切換的電流調整器之該電流切換電路中 的電流。 第13圖顯示根據本發明的一電流切換閂鎖裝置，其中 該差動放大H處於—感職態而該交又輕合問鎖器處於一 鬆弛狀態。 ' 第14a圖說明根據本發明的一電流切換閂鎖裝置，其中 該差動放大H處於—鬆弛狀態而該交又耗合⑽器處於一 保持狀態。 ^ 第Hb圖&述根據本發明aLC共振儲能電路來取代該 差動放大器之電阻負载。 第15a圖說明一具有一重置信號的主從問鎖器之方塊圖。 第15b圖說明一具有一重置信號的正反器的符號。 第16圖描述根據本發明的被插入到該電流切換電路中 的重置方塊。 ' 第17圖顯不根據本發明的被組配為一主/從正反器的 二個電流切換閂鎖裝置。 第圖”"員示根據本發明的被組配為一分頻器裝置的二 個電流切換閂鎖裝置。 【實施方式】 較佳實施例之詳細說明 一PLL Μ在第la圖中被說明。參考時鐘信號被施加到 卽點1 -2處。相位及頻率檢測器（PFD)將此信號與除以n的分 頰1-6之輸出1-7做比較。迴路濾波器1-4濾波該信號且將其 施加到壓控振盪器（VCO) 1 -5中。該VCO之輸出丨_9被施加到 方塊1-6中且被除以N或N+1，其中該通道選擇控制丨_8決定 該除以N的分頻1-6是除以N還是N+1。該電路中緊要的頻率 元件是該除以N的分頻1-6而，且需要改良此方塊之操作頻 率的技術。 第1 b圖說明該除以N的分頻方塊1 -6的細節。它是一“脈 衝吞嚥(pulse-swallow)分頻器’’電路。預定標器M〇取得該 VCO輸出，且將該合成信號施加到程式計數器1_11及脈衝 吞°燕分頻器1-12。該預定標器1-10依據模數控制信號將該輸 入除以N+1或N。該程式計數器卜11總是除以p，而該呑嚥 計數器M2除以S，其中S可以依據該通道選擇信號1_8的值 從1變化到通道之最大數目。 第2a圖說明一主/從方塊圖2-1。主閂鎖器2-2被耦接到 從閂鎖器2-3。到此方塊圖的輸入是D及D(其中“万”表示D 的逆化）而輸出是Q及ρ。在第2b圖中，一Μ/S正反器2-5之 —單一符號2-4被指出。 第3a圖說明一利用該μ/S正反器2-5的除二的分頻方塊 圖3-1。要注意該FF(正反器）的兩個回授路徑都包含一個逆 化。也就是說該Q輸出被施加到該万輸入。同樣要注意此FF 2-5使用均衡輸入及均衡輸出’其中均衡的意味著一信號及 其信號的產生。該FF的時序圖3_3被顯示於第3b圖中。該被 1337005 施加的時鐘信號在3-4中被指示出，且該資料引頭產生信號 3二’,亥信號3_5以該時鐘信號的—半頻率操作。該π及茂 信號典型地具有-正弦波形，但在第％圖中被顯示為整齊 勻稱的數位信號以簡化該圖式。 5 —雙模預定標器4·1被顯示於第4圖中。其由二個被一 公用時鐘信號F,n 4-6控制時鐘的FF 4_4及4 5所組成。兩個 FF的D輸人都包含—及閘4_2及4_3。_模式信號4_8被施加 到該及開4·3之輸入中的一個。該預定標器4·1之輸出是F〇ut 4 7田該模式仏號4-8為低位準時，該上面的FF被組配以 10除以二。當該模式信號為高位準時，兩個FF被串聯且除以 三。該預定標器之其他變化是可能的；例如8/9、16/17等等。 此外，數個2/3預定標器可以被串聯以達到一較寬範圍的分 頻器值。如先前所提及的，該預定標器4_i是一合成器中用 以實現高頻操作的一緊要元件。此電路方塊4_丨之操作中任 15何關於實現一較高頻率操作的改良都有助於產生—較可靠 的系統。 第5a圖說明一現行堆疊5-卜該現行堆疊5_丨包含—負載 5-5、一時鐘開關5_6及電流調整器5-7的一串聯連結。該現 行堆疊5-1由該等節點5-2及5-8提供電力。到該負栽5_5的輸 20入被描述為5-3而輸出為5-4。根據該電路所想要的操作，被 施加到裝置5-6之閘極的時鐘信號可以是一CK或—茂_ 號。第5b圖描述電路5-9’其中該調整器5-7符號被一電流槽 NM〇S裝置5-10所取代，該電流槽NMOS裝置5-1〇由〜信號 biasn控制。第5c圖描述一第二現行堆疊5-11 ’其中該負載 12

S 1337005 5-14位於底部。具有一電流調整器5_12及一時鐘開關5-13。 第5d圖顯示電路5_丨5，其中以一電流源pM〇S裝置5-16取代 該調整器。 第6a圖描述一差動放大器負載5_5之一方塊圖6_1。該負 5載具有輸入5-3及一組輸出5_4。節點6-2連接到先前所述之 該現行堆疊《第6b圖說明一差動放大器電路6-3之一版本， 該電路6-3利用了一對不同的m〇s裝置6-6及6-7 ’且具有利 用電阻負載6-4及6-5形成的一内部負載。該整個電路6-3被 稱為該現行堆疊的一負載。該負載内部具有兩個電阻負載 10 6-4及6-5。由於該等電阻負載提供一負載給每一MOS裝置 時’該電路6-3載入該現行堆疊，所以這些電阻負載6-4及6-5 不會與該負載5-5相混淆。同樣要注意該等MOS裝置可以被 BJT或任何可比較的主動裝置所取代。 第6c圖顯示一交又耦合閂鎖器負載6·9之方塊圖6-8。要 15 注意遠等輸入5-3及輸出5 -4被短路連接在一起。因此一交又 耦合閂鎖器的輸入及輸出術語是可交換的。該交又耦合閂 鎖器之一電路圖6-10在第6d圖中被說明。該交叉耗合結構 由兩個彼此交叉耦合的MOS裝置6-11及6-12所組成。此結 構賦予該閂鎖器記憶能力以守住並保持一資料值。 20 一習知的CML(電流模式邏輯）閂鎖器電路7-1被描述於 第7圖中。其由一耦接到一交又耦合閂鎖器的差動負載電路 所組成。此外，每一電路被耦接到一由一時鐘CK及—反時 鐘茂信號所控制的MOS開關7-2及7-3。最後，由偏壓作號 控制的該裝置7-4控制電流。由於該等各種元件被串聯於電 13 1537005 =源之間’所以每-it件都降-部分被施加電壓。因此 該等輪出節點5-4處的電壓擺幅僅僅在幾百毫伏的範圍 擺動 中

次 第二，因為該總電路維持裝置7-4所控制的一恆定電 机’所以電流引導被用於產生該電壓擺幅。第三，在此小 電麼軸被施加到該等輸人5·3之後，該t路必須能夠將其 掏取出來。此類型的邏輯被稱為CML邏輯且能夠以高頻執 然而’如將馬上被顯示的，此電路可利用本發明技術 被改良以實現較高頻率的操作。

苐8圖顯示一CML電路之一第二版本8_丨，其中第7圖之 1〇 2偏壓7-4被一電阻器8-2所取代。除此以外，該電路像以前 一樣執行且去除了產生該偏壓信號控制的需要。 第9圖說明一習知的CML Μ/S正反器9_1。該等主從部 分由相同的電路結構組成。在該主要部分，差動放大器被 時鐘CK所控制的裝置9-2控制時鐘而交又耦合閂鎖器被時 15鐘^所控制的裝置9-3控制時鐘。在該從屬部分，差動放大 器被時鐘CX所控制的裝置9-4控制時鐘而交叉耦合閂鎖器 被時鐘CK所控制的裝置9-5控制時鐘。因此，當被與該等施 加到該等9-2及9-3裝置的時鐘做比較時，該等到該等9_4及 9-5裝置的時鐘被反轉。 第10a圖顯示本發明的電流切換電路1 1。堆疊由該負 栽5-5及電流調整器5-7所組成。該第1〇a圖與第5&圖之比較 顯示該串聯裝置5-6已從該堆疊中被移除。因此，在第1〇a 圖之該堆叠中頂部空間被改良。第二，第5a圖利用一被施 加的電壓及致能裝置5-6來啟動該堆疊5_丨。因此，裝置5_6 14 1337005 之該閘極電容可能使該電路的操作減慢。第三，該裝置5-6 只能夠致能或去能該堆疊，其中該電流由該電流調整器5-7 所控制；該裝置5-6不能輕易改變該堆疊中的電流值。第 四，第〗Oa圖中的反向器10-3直接引入/擷取電流到/自該堆 5 疊10-1。因此，本發明技術是一動態定標電流增強技術。 另外，該等引入到/擷取自該堆疊的電流之量值可藉由按大 小排列該時鐘信號10 - 2所驅動的該反向器10 - 3中的裝置而 被控制。因此，本發明技術能夠提高該堆疊之效能，且可 以利用本發明的電流切換電路10 -1潛在地提而 一電路的梯 10 作頻率。 第10b圖說明該反向器10-3被一對可切換的電流調整 器所取代時的堆疊10-4。該上部調整器10-6具有一開關 10-5，而該下部調整器10-7具有一對應開關10-8。當該上部 開關10-5被時鐘信號10-2致能時，該下部開關10-8被去能， 15 反之亦然。儘管該反向器已被利用僅僅兩個可切換的電流 調整器所取代，但是額外的元件可被添加到該反向器。例 如，一個三態開關可被串聯式耦接到可切換的電流調整器 中之任一個或兩個。同樣地，一額外的電流調整器可被串 聯耦接以更準確地控制該電流。例如，此添加的MOS門控 20 可被該偏壓信號控制。 第11 a圖顯示本發明的電流切換電路11 -1。堆疊由該位 於底部的負載5-14及電流調整器5-12所組成。該第11a圖與 第5c圖之比較顯示該串聯裝置5-13已從該堆疊中被移除。 因此，在第11a圖之該堆疊中頂部空間被改良。第二，第5c 15 1337005 圖利用一被施加的電壓及致能裝置5-13來啟動該堆疊 5-11。如前所述，裝置5-13之該閘極電容可能使該電路的操 作減慢。第三，該裝置5-13只能夠致能或去能該堆疊，其 中由該電流調整器5-12控制該電流；該裝置5-13不能輕易改 5 變該堆疊中的電流值。第四，第11a圖中的反向器10-3直接 引入/擷取電流到/自該堆疊11-1。因此，本發明技術是一動 態定標電流增強技術。另外，該等引入到/擷取自該堆疊的 電流之量值可藉由按大小排列該時鐘信號10-2所驅動的該 反向器10-3中的裝置而被控制。因此，本發明技術能夠提 10 高該堆疊之效能，且可以利用本發明的電流切換電路11-1 潛在地提高一電路的操作頻率，該電流切換電路11-1將該 負載放置於該堆疊的底部。 第lib圖說明該反向器10-3被一對可切換的電流調整 器所取代時的堆疊11-2。該上部調整器10-6具有一開關 15 10-5，而該下部調整器10-7具有一對應開關10-8。當該上部

開關10-5被時鐘信號10-2致能時，該下部開關10-8被去能， 反之亦然。 第12a圖描述本發明的電流切換電路12-1 ’其中該反向 器將電流12-6汲入地。在此該時鐘信號10-2的狀態被假設為 20 高位準。該等電流12-4、12-5及12-6的量值是相等的。類似 地，該等電流12-2及12-3的量值相等。要注意該電流調整器 5-7汲入電流12-3。因此，流經該負載的總電流是電流12-4 與12-2的總和。因此，如果該負載正在感測一信號，則此 較大電流可被用以增加該放大器的敏感度。 16 1337005 第12b圖描述本發明的電流切換電路丨2_7，其中該反向 器獲取來自上部電位源的電流12·8。在此該時鐘信號1() 2 的狀態被假設為低位準。該等電流12-8、12_9及12_1〇的量 值是相等的。類似地’該等電流12-2及12-3的量值相等。要 5注意該電流調整器5-7汲入電流12-3及12· 1 〇。然而，談電节 調整器5-7將限制此支路中的電流。由於有兩個電流ΐ2_ι〇 及12-3，所以該兩個電流之總和將等於5_7所調整之電流。 例如該電流12-10可被設計為大於該電流12_3。因此，此發 明技術能夠在該被施加的時鐘信號10-2之兩種狀態下控制 10流經該負載的總電流。第5a圖中所指出的該習知的電路不 能在該時鐘之兩種狀態下控制或調整流經該負載的電流。 因此，如果該負載正在感測一信號，則一較大電流可被用 以增加該放大器的敏感度並提高其效能。_旦該信號被糊 取，則該流經該負載的電流可被減少。 15 第13圖說明被用於一電流切換閂鎖裝置13 -1以擷取一 信號的新本發明技術。一差動放大器被柄接到一交又搞合 閂鎖器。流經該放大器的電流是電流12-4及12-2的總和。因 此，使得該放大器更敏感並提高了效能。同時，流經該閂 鎖器的電流13-2藉由引入來自該被控制時鐘的該反向器的 2〇 電流12-10而被減少。因此，該閂鎖器可以被輕易地複寫， 且由於流經該閂鎖器的電流已被減少而在效能方面提供一 改良。此外，被施加到該電流切換閂鎖裝置13-1的均衡差 動CK及茂信號由該VCO產生。該VCO是一同時產生CK及 茂的均衡電路。 17 1337005 第14a圖說明與第13圖所示相同的電路，除了該等時鐘 信號的值已被反轉。在此情況中，該電流切換閂鎖裝置14-1 保持或擷取一信號。流經放大器的電流是電流13-2的總 和。因此，使得該放大器較不敏感。同時，該流經該閂鎖 5 器的電流12-4及12-2藉由引入來自第二被控制時鐘的反向 器的電流12-6而被增加。因此，該交又耦合閂鎖器閂鎖並 保持該被施加的資料，且由於流經該閂鎖器的電流已被增 加而在效能方面提供一改良。 第14b圖描述一與第14a圖所示類似的電路14-2，除了 10 該電路之内部電阻負載已被共振電路所取代，該共振電路 由電容器14-3及電感14-4組成。此共振電路負載被說明為一 並聯儲能電路，但也可以是一串聯儲能電路。此外，該電 感可以是有損耗的。除此之外，所有該等剩餘的已標識元 件與第14a圖的那些元件共用相同的描述。 15 第15a圖描述一被耦接到一從閂鎖器15-3的主閂鎖器 15-2之方塊圖15-1。兩個閂鎖器都具有一重置信號。第15b 圖中的Μ/S正反器15-4由符號15-5說明。這是一個可重置的 FF。具有一重置方塊16-2的本發明的電流切換閂鎖裝置之 電路圖16-1被提供在第16圖中。該重置信號可以將該閂鎖 20 器初始化到一已知狀態。這是該技術中已知的幾種可初始 化該電路的方法之一。 第17圖顯示用於被組配為一主/從正反器17-1的二個電 流切換閂鎖裝置的本發明技術。要注意該第一裝置被反向 器17-2及17-3控制時鐘。它們的輸入分別被CK及反控制時 18 1337005 鐘。該第二裝置被反向器17_4及17-5控制時鐘。它們的輸入 分別被灰及CK控制時鐘。與一個單一的大緩衝器或反向器 驅動整個習知的預定標器相比較’一組小匹配反向器被用 以在利用這些Μ/S正反器所形成的整個預定標器内獨立地 5 驅動每一電流切換電路。 最後，一分頻器裝置18-1(除以二)在第18圖中被說明。 主閃鎖器被搞接到由一 Μ/S正反器構成的從問鎖器，且該裝 置的輸出18-2及18-3被回授到該主閂鎖器之輸入。回授路徑 被表示為18-4及18-5。每一路徑中的反轉總數是奇數，以確 10 保發生分頻操作。 幾個額外的情況被陳述以較好地理解本發明；儘管如 此’這並非一詳細列表，而僅僅提供對各種附加的設計可 能性的一較好的展望。例如，該等各種附圖中的某些信號 線被顯示為單端信號線。實際上，許多信號是差動的，专 15味著事實上至少有兩條信號線。一電流切換電路包含一負 載’該負載可包括一CML放大器或CML交又耦合閂鎖器。 另外’該放大器之電阻負載可以被一共振LC電路取代。 ^s 注意該高速閂鎖技術及其在分頻器中的應用都使用了該電 流切換電路技術。 20 該交又耦合閂鎖器之輸入信號及輸出信號也共用相同 的引頭。在一情況中，一外部激勵被施加到該等y頭，致 使該閂鎖器複寫其内容並將該激勵儲存在該閂鎖器内。在 一第二情況中，該交叉耦合閂鎖器提供儲存在該交又輕人 閂鎖器中的該激勵的值，作為一輸出信號。 19 1337005 此外，該等電位源是供應電源，諸如VDD、vss，或 任何其他提供-來源並沒入電流且提供電力給該電路的供 應。該交又耦合閂鎖器及差動放大器也可以包含一重置信 號，以將一閂鎖器中的值初始化到一已知狀態。這些 5電路可產生一小電壓擺幅，或藉由變化該電路中的電流而 被調整以實現期望的效能。同樣地，某些預定標器可略過 (bypass)該等串聯耦接的電流切換閂鎖裝置之一部分。這意 味著該迴路的這個部分有效地從該電路移除。 該反向器可由一個習知的反向器、一個三態反向器或 10 一電流控制反向器組成。該可切換的電流調整器可利用少 至一個MOS裝置來被形成，其中該切換藉由致能該m〇S裝 置之閘極而被提供。或該可切換的電流調整器可包含一個 三態裝置以去能該反向器。最後，該可切換的電流調整器 可由一與該習知的反向器串聯耦接的電流調整裝置組成。 15 即它可以在一額外的致能信號或偏壓信號所控制的每一接 腳中包含多於一個的可切換的電流源。此外，一電流調整 器可包含一電流槽、一電流負載、一可切換的電流槽，及 一可切換的電流源而沒有減少本發明之基本原理。該電流 切換電路之元件可被反映為該偏壓調整電流調整器。當與 20該電流堆疊中的該電流槽/源相比較時，該等反向器中的調 整器在個數上可被定標為—個、少於一個或大於一個。本 技術在效能及功率減少方面也有優勢。其他變化對於該領 域中具有通常知識者而言將容易明白。 最後’該差動放大器具有分離的輸入及輸出，而該交 20 丄 jj /υυ；) 又耗合關H將料輸人及輸W合成公共線1差動放 大減父又輪相鎖器在該技術中是眾所周知的。兮等附 圖中所不之大部分節點並未顯示出電容器（為了簡化）’可理 解該减巾具有通常知識者將瞭解此簡化有助於較好地理 解本發明。 【圖式簡單說明】

第ail十田述一使用一除以N的分頻之方塊的pa(鎖相 迴路）。 第關更詳細地顯示該除以_分頻之方塊的内容。 第2a圖說明—主從㈣器之方塊圖。 第2b圖說明一m/S正反器的符號。 第3a圖顯示一被組配為—分頻器的M/s正反器。 第3b圖描述該m/S正反分頻器之時序波形。 第4圖說明一 2/3雙模預定標器。 第5a圖顯示一包含一上部負載、一電流調整器及一串 聯MOS開關的電流支路。 第5 b圖說明該電流調整器被一 n μ 〇 S電流源取代之後 的該電流支路。 第5c圖顯示一包含一下部負載、一電流調整器及一串 2〇 聯MOS開關的電流支路。 第5d圖說明該電流調整器被一 PMOS電流源取代之後 的該電流支路。 第6a圖顯示一差動放大器之方塊圖。 第6b圖描述被包含於第6a圖之該方塊圖之内的電路元件。 21 1337005 第6c圖顯示一交又耦合閂鎖器之方塊圖。 第6d圖顯示被包含於第6c圖之該方塊圖之内的電路元件。 第7圖描述一先前技術的閂鎖器電路。 第8圖說明一先前技術的閂鎖器電路之一第二版本。 5 第9圖描述一先前技術的主/從正反器。 第10a圖說明根據本發明的具有位於頂部之該負載的 電流切換電路。 第10b圖描述根據本發明以可切換的電流調整器來取 代第10a圖中的該反向器。 10 第11a圖說明根據本發明的具有位於底部之該負載的 電流切換電路。 第lib圖描述根據本發明以可切換的電流調整器來取 代第11a圖中的該反向器。 第12a圖說明根據本發明的具有位於頂部之該負載與 15 被致能之該下部可切換的電流調整器之該電流切換電路中 的電流。 第12b圖描述根據本發明的具有位於頂部之該負載與 被致能之該上部可切換的電流調整器之該電流切換電路中 的電流。 20 第13圖顯示根據本發明的一電流切換閂鎖裝置，其中 該差動放大器處於一感測狀態而該交叉耦合閂鎖器處於一 鬆弛狀態。 第14a圖說明根據本發明的一電流切換閂鎖裝置，其中 該差動放大器處於一鬆弛狀態而該交叉耦合閂鎖器處於一 (5 > 22 1337005 保持狀態。 第14b圖描述根據本發明以LC共振儲能電路來取代該 差動放大器之電阻負載。 第15a圖說明一具有一重置信號的主從閂鎖器之方塊圖。 5 第15b圖說明一具有一重置信號的Μ/S正反器的符號。 第16圖描述根據本發明的被插入到該電流切換電路中 的重置方塊。 第17圖顯示根據本發明的被組配為一主/從正反器的 二個電流切換閂鎖裝置。 10 第18圖顯示根據本發明的被組配為一分頻器裝置的二 個電流切換閂鎖裝置。 【主要元件符號說明】 丨:：S ) 5-5，5-14".負載 12-7...電流切換電路 5-7，5-12…電流調整器 13-1，1Φ1〜1Φ2...電流切換閂 10-1...電流切換電路 鎖裝置 10-2··.時鐘信號 電容器 10-3...反向器 14·4...電感 HM，11-2...堆疊 16-1...電路圖 10-5，10-8...開關 16-2...重置信號 10-6...上部調整器 17-1…主/從正反器 10-7...下部調整器 17-2〜17-5...反向器 11-卜12-1...電流切換電路 18-1...分頻裝置 12-2 〜12-6，12-8 〜12-10， 18-2 〜18-3...輸出 13-2. .·電流 18*4〜18-5...回授通路 23

Claims (1)

1337005 十、申請專利範圍： 1. 一種電流切換電路，包含： 一被耦接到一第一節點及一第二節點之負載； 一被耦接到該第二節點及一第三節點之電流調整器； 5 一被耦接到該第二節點的一反向器之輸出；以及 一被耦接到該反向器之一輸入的時鐘信號。 2. 如申請專利範圍第1項所述之電路，更包含： 一被耦接到該第一節點的第一電位源；以及 一被耦接到該第三節點的第二電位源。 10 3.如申請專利範圍第1項所述之電路，其中 該時鐘信號之一第一邏輯位準迫使該負載進入一 第一操作狀態；以及 該時鐘信號之一第二邏輯位準迫使該負載進入一 第二操作狀態。 15 4.如申請專利範圍第1項所述之電路，更包含： 一用以將一被保持在該負載中的值初始化到一已 知狀態的重置信號。 5. 如申請專利範圍第1項所述之電路，其中 該負載包括一選取自一由一差動放大器與一交叉 20 耦合閂鎖器所組成之群組的電路。 6. 如申請專利範圍第5項所述之電路，其中 該負載之一内部負載包括一選取自一由一電阻器 與一電容電感（LC)共振電路所組成之群組的電路。 7. 如申請專利範圍第1項所述之電路，其中 (5 ) 24 1337005 該時鐘信號調整該負載之一操作特性。 8.如申請專利範圍第7項所述之電路，其中 該操作特性包括一選取自一由一功率消耗降低、效 能增強及雜訊降低所組成之群組的參數。 5 9.如申請專利範圍第1項所述之電路，其中該反向器包含： 一被耦接在該第一與第二節點之間的第一可切換 的電流調整器；以及 一被耦接在該第二與第三節點之間的第二可切換 的電流調整器；其中 10 該時鐘信號致能該第一或第二可切換的電流調整器。 10.如申請專利範圍第9項所述之電路，其中 該電流切換電路包括選取自一群組的裝置，該群組 由金屬氧化物半導體(MOS)電晶體、互補式金屬氧化物 半導體(CMOS)電晶體及雙極性接面電晶體(BJT)所組成。 15 11.如申請專利範圍第10項所述之電路，其中 該電流調整器之裝置是該第二可切換的電流調整 器之裝置的一已定標版本。 12. 如申請專利範圍第10項所述之電路，其中 該第一可切換的電流調整器之裝置是該第二可切 20 換的電流調整器之裝置的一已定標版本。 13. —種電流切換閂鎖裝置，包含： 至少二電流切換電路；其中 一電流切換電路包含： 一被耦接到一第一節點及一第二節點之 25 1337005 負載； 一被耦接到該第二節點及一第三節點之 電流調整器； 一被耦接到該第二節點的一反向器之輸出； 5 —被搞接到該反向器之一輸入的時鐘信 號；以及 該第一電流切換電路之一負載包含： 一差動放大器； 至少一輸入信號； ίο 至少一輸出信號；以及 該第二電流切換電路之一負載包含： 一交叉耦合閂鎖器；以及 至少一輸出信號；藉此 該差動放大器之輸出信號被耦接到該交叉耦合閂 15 鎖器之輸出信號。 14. 如申請專利範圍第13項所述之裝置，其中 該第二電流切換電路之該時鐘信號與該第一電流 切換電路之該時鐘信號實質上相位相差180° ; 該第一電流切換電路之該時鐘信號的一第一邏輯 20 位準迫使該差動放大器進入一感測狀態；以及 該第一電流切換電路之該時鐘信號的一第二邏輯 位準迫使該交又耦合閂鎖器進入一保持狀態。 15. 如申請專利範圍第14項所述之裝置，其中 該感測狀態放大耦接到該差動放大器的輸入信號 < 5 > 26 1337005 之一值；以及 該保持狀態將該輸出信號之值閃鎖在該交叉耦合 閂鎖器中。 16. 如申請專利範圍第13項所述之裝置，其中 5 該等複數個電流切換電路包括選取自一群組的裝 置，該群組由MOS電晶體、CMOS電晶體及BJT電晶體 所組成。 17. 如申請專利範圍第13項所述之裝置，更包含： 一被耦接到該電流切換電路之第一節點的第一電 10 位源；以及 一被耦接到該電流切換電路之第三節點的第二電 位源。 18. 如申請專利範圍第13項所述之裝置，更包含： 一用以將一被保持在該第一及第二電流切換電路 15 之負載中的值初始化到一已知狀態的重置信號。 19. 一種分頻器裝置，包含： 一輸入端及一輸出端； 一電流切換電路，包含： 一被耦接到一第一節點及一第二節點之負載； 20 一被耦接到該第二節點及一第三節點之電流 調整器； 一被耦接到該第二節點的一反向器之輸出； 一被耦接到該反向器之一輸入的時鐘信號； 該負載具有一輸入埠及一輸出埠；以及 27 1337005 一電流切換閂鎖裝置，包含： 至少二電流切換電路；其中 該第一電流切換電路之負載包含一差動放大器； 該第二電流切換電路之負載包含一交叉耦合 5 閂鎖器； 該差動放大器之輸出埠被耦接到該交又耦合 閂鎖器之輸入埠； 該差動放大器之輸入埠被麵接到該輸入端； 該交叉耦合閃鎖器之輸出埠被耦接到該輸出 10 端；以及 複數個電流切換閂鎖裝置被串聯耦接而形成一閉 迴路；其中 該最後的電流切換閂鎖裝置之輸出端被耦接到該 第一電流切換閂鎖裝置之輸入端。 15 20.如申請專利範圍第19項所述之裝置，其中 該第一電流切換閂鎖裝置之該時鐘信號與該第二 電流切換閂鎖裝置之該時鐘信號是不同相位的；其中 該第一時鐘信號的一第一邏輯位準迫使該第一電 流切換閂鎖裝置進入一擷取狀態；以及 20 該第一時鐘信號的一第二邏輯位準迫使該第二電 流切換閂鎖裝置進入一保持狀態。 21. 如申請專利範圍第20項所述之裝置，其中 該不同相位實質上是相位相差180°。 22. 如申請專利範圍第19項所述之裝置，其中 28 一被產生於該閉迴路中的頻率低於該時鐘信號之 一被施加的頻率。 23. 如申請專利範圍第19項所述之裝置，其中 該閉迴路包含奇數個反轉。 24. 如申請專利範圍第19項所述之裝置，更包含： 複數個輸出信號；其中 該等輸出信號被耦接到形成該閉迴路的複數個節點。 25. 如申請專利範圍第19項所述之裝置，更包含： 一被耦接到該電流切換電路之第一節點的第一電 位源；以及 一被耦接到該電流切換電路之第三節點的第二電 位源。 26. 如申請專利範圍第19項所述之裝置，更包含： 一通道選擇控制；其中 該通道選擇控制之一第一狀態略過被串聯耦接而 形成一第二閉迴路的該等電流切換閂鎖裝置之一部 分；以及 該通道選擇控制之一第二狀態通達所有被串聯耦 接而形成該閉迴路的該等電流切換閂鎖裝置。 27. 如申請專利範圍第26項所述之裝置，更包含： 複數個輸出信號； 該通道選擇控制之第一狀態產生該等輸出信號的 一頻率輸出；以及 該通道選擇控制之第二狀態降低該等輸出信號的 頻率輸出。