TWI336565B - Delay-locked loop and delay-locked loop detector - Google Patents

Description

1336565 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種延遲鎖定迴路，且特別g 一種包含數位電路之延遲鎖定迴路。 疋關於 【先前技術】

隨著半導體製程的進步，VLSI電路的操作頻率已大 增加。因此’電子設傷需要升級他們的操作頻率，: 不斷進步的半導體製程。舉例來說，超高速系統電路，如 無線手機、光纖鏈接、微處理器以及系統級晶片 均已達到GHz的水平。 ’ 由於需要將大量的電路整合在一個晶片上，故時脈信 號需要廣泛地分佈於整個晶片的各個電路，如此一來將會 產生時脈偏移的現象，如，當一輸入時脈信號驅動晶片， 由於時脈信號所經過的路徑長短不―，因此輸人時脈作號 與晶片内料脈信號之間，以及晶片内部數個時脈信號: 間會存在-個不確定的延遲時間，稱為時脈偏移⑷讀 skew)，此一時脈偏移現象會導致晶片的工作不正確。 為了使系統晶片上的所有時脈同步化以解決此一時脈 偏移問題，鎖相迴路（PLL)與延遲鎖定迴路（肌）中已 應用在許多超高速電路與系統。 第1圖係繪不-傳統延遲鎖定迴路方塊圖。延遲鎖定 迴路包括-個電壓控制延遲線1G7、相位檢測器igi、迴路 慮波器105，以及電祷幫浦（Charge pump)l〇3。相位檢測器 1336565 101檢測輸入時脈信號與内部時脈信號之間的相位差。迴路 濾波器105通常包括一電容，此一電容係由電荷幫浦1〇3 來控制充放電。迴路濾波器105的功能用來減少高頻噪音， 並提供一個直流信號給電壓控制延遲線107。相位檢測器 - 101輸出的遲滯信號UP和領先信號DN輸入至電荷幫浦 1〇3,提供電荷幫浦103以及迴路濾波器1〇5依據來產生控 ' 制電壓VCTL ’此控制電壓VCTL係用來控制延遲線1〇7。 9 當輸出時脈信號被鎖定’VCTL會是常數且電壓控制延 遲線107具有最佳延遲時間以及最佳路徑，來使輸入時脈 信號與數個内部時脈信號同步。 然而在這傳統的延遲鎖定迴路當中，過高的供應電壓 或是時脈信號不正常的顫動會導致控制電壓VCTL超過合 理電壓值，且此一超過合理值的控制電壓VCTL無法重回 正常電壓範圍，使得延遲鎖定迴路會死鎖在錯誤頻率，也 就是說延遲鎖定迴路無法產生正確頻率的時脈信號，這將 • 導致整體電路無法正確工作。 因此’需要一個新的延遲鎖定迴路和一價測電路，能 夠辨識延遲鎖定迴路是否死鎖，並改正這個死鎖狀態。 【發明内容】 因此本發明之一方面提供一種延遲鎖定迴路读測器， 此一偵測器能夠辨識延遲鎖定迴路是否死鎖，並改正這個 死鎖狀態。 根據本發明之一實施例，延遲鎖定迴路偵測器偵測延 1336565 遲鎖定迴路之控制電壓，此一控制電壓係為延遲鎖定迴路 產生輸出時脈信號之依據。此偵測器包括電壓债測器、開 關以及計數器。電壓偵測器偵測控制電壓，開關將控制電 • 壓傳遞至電壓偵測器，計數器則計數一預定時間，並在預 - 定時間之後導通開關，以將控制電壓傳遞至電壓偵測器。 本發明之另一方面提供一種延遲鎖定迴路，此一延遲 鎖定迴路能夠辨識是否發生死鎖，並改正這個死鎖狀態。 • 根據本發明之另一實施例，延遲鎖定迴路包括一延遲 電路、電壓偵測器、一開關以及一計數器。電壓偵測器偵 測控制電壓’延遲電路依據此控制電壓所控制之延遲時間 產生一輸出時脈信號。開關將控制電壓傳遞至電壓偵測 器，計數器則計數一預定時間，並在預定時間之後導通開 關’以將控制電壓傳遞至電壓偵測器。 上述實施例之延遲鎖定迴路以及延遲鎖定迴路彳貞測 器’能夠辨識延遲鎖定迴路是否死鎖，若死鎖發生時，則 • 重置延遲鎖定迴路來重新鎖定時脈信號，因此可避免延遲 鎖定迴路因死鎖而無法正確地鎖定時脈信號。 【實施方式】 晴參照第2圖，其係緣示本發明一實施例之延遲鎖定 迴路（Delay-Locked Loop)及其偵測器方塊圖。延遲鎖定迴 路偵測器203偵測延遲鎖定迴路2〇1之控制電壓vc丁L， 此控制電壓VCTL係控制一延遲時間來調整輸出之時脈信 號。延遲鎖定迴路偵測器203包括電壓偵測器205、開關 1336565 209以及計數器（counter)207。計數器207計數一預定時間， 並在此預定時間之後導通開關209，以將控制電壓VCTL 傳遞至電壓偵測器205，使電壓偵測器205得以偵測控制電 愿VCTL。電壓偵測器205檢測控制電壓VCTL的電壓準位 - 是否超出合理範圍。如果控制電壓VCTL超出合理範圍， ' 例如控制電壓VCTL的電壓準位大於1.5 v或小於〇.5v，則 電壓偵測器205會重置（reset)計數器207,使計數器207重 • 新計數’同時重置延遲鎖定迴路201，使延遲鎖定迴路重新 鎖定輸出時脈信號CKO[l:N]。 因為延遲鎖定迴路201需要一段預定時間來進行初始 化並產生輸出時脈信號CKO[ 1 :N]，在此段預定時間内延遲 鎖定迴路201所輸出之控制信號VCTL並不穩定，因此計 數器207在此段預定時間内會使開關209呈現開路狀態， 以停止將控制電壓VCTL傳遞至電壓偵測器2〇5。例如計數 器207會在開始的1000個時脈週期内使開關2〇9呈現開路 • 狀態，等待延遲鎖定迴路201完成初始化並產生輸出時脈 信號CKO[l :N]之後’才導通開關209以傳遞控制信號VCTL 至電壓偵測器205。 請參照第3圖，其繪示本發明一實施例之延遲鎖定迴 路之電壓偵測器。電壓偵測器205包括第一電壓準位偵測 器331以及第二電壓準位偵測器333 ,以分別在控制電壓 VCTL大於第-電壓準位或小於第二電壓準位時重置延遲 鎖定迴路，以重新鎖定輸出時脈信號。第一電壓準位偵測 g 331以及第二電壓準位债測器333之輸出則電性連接反

S 1336565 及閘（NAND GATE)335以及其後的緩衝器337。缓衝器337 輸出镇測結果’此一偵測結果會在控制電壓VCTL的電壓 準位超出合理範圍時重置延遲鎖定迴路以及計數器。 請參照第4 A圖’其係繪示本發明一實施例之第一電壓 準位偵測盗電路圖。第一電壓準位偵測器3 3 1偵測控制電 壓VCTL是否大於第一電壓準位（如15伏特”第一電壓準 - 位偵測器33 1包括第一電晶體301、第二電晶體303，第一 # 一極體形式電晶體305、第二二極體形式電晶體307以及第 一緩衝區309,此第一緩衝區3〇9通常由兩個反相器311 串接而成。 第一電晶體301通常為PMOS電晶體，此第一電晶體 301之第一源汲極電性連接至供應電壓VDD，閘極則接收 控制電壓VCTL。第二電晶體303通常為NMOS，此第二電 晶體303之第一源汲極電性連接至第一電晶體3〇1之第二 源/及極’第二電晶體303之閘極亦接收控制電壓VCTL。第 • 一二極體形式電晶體305之第一源汲極以及閘極電性連接 第一電晶體303之第二源汲極。第二二極體形式電晶體3〇7 之第一源汲極以及閘極則電性連接至第一二極體形式電晶 體305之第二源汲極，此第二二極體形式電晶體3〇7之第 二源汲極則接地。 當控制電壓VCTL大於第一電壓準位（通常為} 5伏特） 時’電晶體303、305、3〇7導通，使第一緩衝區3〇9輸出 邏輯0,來重置延遲鎖定迴路以及計數器。第一電壓準位之 電壓值可以透過改變第一二極體形式電晶體3〇5以及第二 9

Claims (1)

1336565 ρ^Γ^ΓΤΤ；~ - *;'月铉修正本 I ______ j 修正日期：2010/06/10 十、申請專利範圍： 1. 一種延遲鎖定迴路偵測器，係偵測一延遲鎖定迴路之 一控制電壓’其中該延遲鎖定迴路依據由該控制電壓所控 制之一延遲時間產生一輸出時脈信號，該延遲鎖定迴路偵 測器包含： 一電壓偵測器，以偵測該控制電壓； 一開關’以將該控制電壓傳遞至該電壓偵測器；以及 一計數器’計數一預定時間，並在該預定時間之後導 通該開關’以將該控制電壓傳遞至該電壓偵測器。 2. 如申請專利範圍第1項所述之延遲鎖定迴路偵測 器’其中該電壓偵測器包含一第一電壓準位偵測器，以在 該控制電壓大於一第一電壓準位時重置該延遲鎖定迴路， 以重新鎖定該輸出時脈信號。 3 ·如申請專利範圍第2項所述之延遲鎖定迴路偵測 器’其中當該控制電壓大於該第一電壓準位時，該計數器 被重置以重新計數該預定時間，且該開關呈現開路以停止 傳遞該控制電壓β 4.如申請專利範園第2項所述之延遲鎖定迴路偵測 器’其中該第一電壓準位偵測器包含： 一第一電晶體，該第一電晶禮之一第一源没極電性連 接至一供應電壓’該第一電晶體之一閘極則接收該控制電 15 1336565 修正日期：2010/06/10 壓； 一第一·電BB體’該第一電晶體之一第一源汲極電性連 接至該第一電晶體之一第二源液極，該第二電晶體之一閘 極則接收該控制電壓； 一第一二極體形式電晶體，該第一二極體形式電晶體 之一第一源汲極以及一閘極電性連接至該第二電晶體之一 第二源汲極；以及 一第二二極體形式電晶體，該第二二極體形式電晶體 之一第一源汲極以及一閘極電性連接至該第一二極體形式 電晶體之一第二源汲極，該第二二極體形式電晶體之一第 二源汲極則接地。 。5.如申請專利範圍第4項所述之延遲鎖定迴路偵測 器’其中該第-電壓準位伯測器更包含一缓衝器電性連接 至該第一電晶體之該第二源汲極。 。。6·如申請專利範圍第2項所述之延遲鎖定迴路偵測 Z該電壓偵測器更包含一第二電壓準位债測器，以在該 工制電塵小於一第二電屋準位時重置該延遲鎖定迴路以 重新鎖定該輸出時脈信號。 如申明專利範圍第6項所述之延遲鎖定迴路偵測 、中該第二電壓準位偵測器包含： 第 極體形式電晶體，該第三二極體形式電晶體 1336565 修正曰期：2010/06/10 之一第一源汲極電性連接至一供應電壓； 一第四二極體形式電晶體，該第四二極體形式電晶體 之一第一源汲極電性連接至該第三二極體形式電晶體之一 第二源汲極以及一閘極； 一第二電晶體，該第三電晶體之一第一源汲極電性連 接至該第四二極體形式電晶體之一第二源汲極以及一閘 極’該第二電晶體之一閘極則接收該控制電壓；以及 一第四電晶體’該第四電晶體之一第一源没極電性連 接該第三電晶體之一第二源汲極，該第四電晶體之一閘桉 接收該控制電壓，該第四電晶體之一第二源汲極則接地； 以及 一反相器’電性連接該第三電晶體之該第二源汲極以 及該第四電晶體之該第一源汲極。 8· —種延遲鎖定迴路，包含： 一延遲電路，依據一控制電壓所控制之一延遲時間產 生一輸出時脈信號； 一電壓偵測器’以偵測該控制電壓； 一開關’以將該控制電壓傳遞至該電壓偵測器；以及 一計數器，計數一預定時間，並在該預定時間之後導 通該開關，以將該控制電壓傳遞至該電壓偵測器。 9.如申請專利範圍第8項所述之延遲鎖定迴路，更包 含： 1336565 修正日期：2010/06/10 一相位偵測器，依據一輸入時脈信號與一回授時脈信 號之相位差以產生一遲滞信號以及一領先信號；以及 一轉換器，將該遲滯信號以及該領先信號轉換為該控 制電壓。 10. 如申請專利範圍第8項所述之延遲鎖定迴路，其 中該電壓偵測器包含一第一電壓準位偵測器.，以在該控制 電壓大於一第一電壓準位時重置該延遲鎖定迴路，以重新 鎖定該輸出時脈信號。 11. 如申請專利範圍第10項所述之延遲鎖定迴路其 中當該控制電壓大於該第一電壓準位時，該計數器被重置 以重新計數該預定時間，且該開關呈現開路以停止傳遞該 控制電壓。 12.如申請專利範圍第1〇項所述之延遲鎖定迴路該 電壓谓測器更包含_第二電壓準位_器，以在該控制電 壓小於一第二電壓準位時重置該延遲鎖定迴路，以重新鎖 疋該輸出時脈信號。 Π·如申請專利範圍第12項所述之延遲鎖定迴路，其 中當該控制電壓小於該第二電料位時，該計數器被重置 以重新計數該預定時間，且該開關呈現開路以停止傳遞誃 控制電壓。 〜 18