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TWI334141B - Clock receiver, and the related semiconductor memory module and correction method - Google Patents

Clock receiver, and the related semiconductor memory module and correction method Download PDF

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TWI334141B
TWI334141B TW096115463A TW96115463A TWI334141B TW I334141 B TWI334141 B TW I334141B TW 096115463 A TW096115463 A TW 096115463A TW 96115463 A TW96115463 A TW 96115463A TW I334141 B TWI334141 B TW I334141B
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unit
offset
clock
transistor
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TW096115463A
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Wen Chang Cheng
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Nanya Technology Corp
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Priority to US11/970,987 priority patent/US7724055B2/en
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Description

1334141 九、發明說明： 【發明所屬之技術領域】 本發明有關於半導體電路，特別有關一種時脈接收器 月b夠自動地杈正互補的時脈信號之工作週期不一致所導 . 致的相位偏移。 【先前技術】 一般而言，動態隨機存取記憶體（DRAM)會使用一接 • 收器接受來自外外部電路之一對互補的時脈信號（例如： VCLK與/VCLK)，而藉以產生一主時脈信號（例如：MCLK) 供内部電路使用。然而，由於元件不匹配、溫度或其它因 素’將會使得互補的時脈信號(VCLK與/VCLK)之工作週 期會產生不一致的情況。 如第1A圖所示’時脈vcLK的工作周期（duty cycle) 大於/VCLK的工作周期，將會使得兩時脈信號分別於時 間tl與t3產生交叉點（cross points)CP3與CP4，而未在預 定時間t2與t4產生交又點CP1與CP2。換言之，兩時脈 ® 信號交叉的時間由於工作週期不一致而被提前。相反地， 如第1B圖中所示，當時脈VCLK的工作周期（duty cycle) 小於/VCLK的工作周期，將會使得兩時脈信號交叉的時 間由於工作週期不一致而被延後。換言之，接收器會產生 具有失真（distortion)之時脈信號MCLK”，而不是預定之 時脈信號MCLK。因此，主時脈信號MCLK與MCLK”將 會具有相位偏移，而影響到内部電路中時脈信號之邊限 (margin) 〇
Client’s Docket N〇.:95055 TTss Docket No:0548-A50967-TW/Final/Dennis/ 5 【發明内容】 以接單元，用 及一校正單元，用q貞71卫產生一弟一時脈信號；以 否產生偏移，產生互補的時脈信號之交又點是 號之轉態(toggling)。 、、，σ果，並藉以調整該第一時脈信 本發明亦提供—種丰墓 用以接收-對互補的時脈二:松二包時脈產生器， -核心邏輯單元，用以產生-主時脈信號；以及 料信號。時脈產生器制=脈信號與資 用以細對互補t字^：:號;以及一校正單元， ㈣gling WX便產生；主時：信號广脈^號之轉態 脈4發IT::?校正方法，包括根據-對互補的時 之;;點是否:i:s;脈: 疋企屋生偏#夕’產生一债測結果；根據該價測結 ’生-組偏壓電廢；以及根據該組偏壓電I : =時脈信號之轉態㈤ggling)，以便產生—第二時脈= ^了讓本發明之上述和其他目的、特徵、和優點能更
曰颁易懂，下文特舉一較佳實施例，並配合所附圖示， 詳細說明如下： F 【實施方式】 第2圖所示係為本發明之一時脈接收器之一實施例。
Client’s Docket No -95055 TT's Docket No:0548-A50967-TW/Final^ennis/ ( L334141 ' 如圖所示，時脈接收器100係包括一接收單元10用以接 收一互補的時脈信號VCLK與/VCLK並產生一時脈信號 MCLK”以及一校正單元20，用以偵測時脈信號VCLK與 • /VCLK之交叉點是否產生偏移，調整時脈信號MCLK”的 . 轉態（toggling)，以便輸出一主時脈信號MCLK。校正單 元20包括一偏移偵測單元30、一偏壓產生單元40以及 一相位調整單元50。舉例而言，時脈接收器100係可設 置於一半導體晶片中，但不限定於此。 接收單元10係用以接收時脈信號VCLK與斤CLK， 用以產生一對應之時脈信號MCLK”。舉例而言，接收單 元10係可為一接收器，當時脈信號VCLK之準位高於時 脈信號/VCLK之準位時，使得其所輸出之時脈信號 MCLK”為高準位。反言之，當時脈信號VCLK之準位低 於時脈信號/VCLK之準位時，使得其所輸出之時脈信號 MCLK”為低準位。除此之外，接收單元10亦可為一反相 接收器，意即脈信號VCLK之準位高於時脈信號/VCLK 之準位時，使得其所輸出之時脈信號MCLK”為低準位， • 而當時脈信號VCLK之準位低於時脈信號/VCLK之準位 時，使得其所輸出之時脈信號MCLK”為高準位。 偏移偵測單元30用以偵測出時脈信號VCLK與 /VCLK工作週期之偏移（offset)，並輸出一偵測結果 SDR。偏壓產生單元40，用以根據來自偏移偵測單元30 之偵測結果，產生對應之一組偏壓電壓SB。 相位調整單元50，用以根據來自偏壓產生單元40之 偏壓電壓SB，調整時脈信號MCLK”之轉態，以便輸出主 時脈信號MCLK。
Clients Docket No.:95055 7 TTss Docket No:0548-A50967-TW/FinaI/Dennis/ 1.334141 舉例而言，當偏移偵測單元30偵測出互補的時脈信 號VCLK與/VCLK工作週期之偏移（offset)而造成交叉點 提前時，相位調整單元50會根據偏壓產生單元40之偏壓 • 電壓SB，延遲時脈信號MCLK”的轉態，以避免由於造成 . 交叉點提前所導係之失真。反言之，當偏移彳貞測單元3 0 偵測出互補時脈信號VCLK與/VCLK工作週期之偏移 (offset)而造成交叉點延後時，相位調整單元50會根據偏 壓產生單元40之偏壓電壓SB，提前時脈信號MCLK”的 _ 轉態，以避免由於造成交叉點提前所導係之失真。 第3圖所示係為本發明之一偏移偵測單元之一實.施 例。如圖所示，偏移偵測單元30包括兩個偵測單元12與 14，其中偵測單元12包括兩電流源16A與16B、電晶體 P0與N0以及電容器C0。電流源16A係耦接於電源電壓 Vdd與電晶體P0之間，電流源16B係耦接於接地電壓 GND之間，而電容器C0係耦接於節點NDA與接地電壓 GND之間。電晶體P0係耦接於電流源16A與節點NDA 之間，電晶體N0係耦接於電流源16B與節點NDA之間， • 並且電晶體P0與N0之控制端分別耦接時脈信號/VCLK 與VCLK。於此實施例中，節點NDA上的電壓作為偵測 結果SDR。 偵測單元14包括兩電流源16C與16D以及電晶體 P1〜P3與N1〜N3。電晶體P1係耦接於電源電壓Vdd與節 點NDA之間，且電晶體N1係耦接於節點NDA與接地電 壓GND之間。電晶體P2包括一第一端耦接至電源電壓 Vdd、一第二端耦接至電晶體N2，以及一控制端耦接至電 晶體P1之控制端和電晶體N2。電晶體N2具有一第一端 δ
Client’s Docket No.:95055 TT^ Docket No:0548-A50967-TW/Final/Dennis/ 1334141 耦接電流源16C、一控制端耦接掎脈信號斤CLK，以及一 第二端轉接電晶體P1與P2之摸制端，並且電流源16C 係搞接於電晶體N2與接地電歷之間。電流源16D係耦接 於電源電壓Vdd與電晶體p3之問’而電晶體P3包括一 第一端耦接電流源16D、一第二端耦接電晶體N3，以及 一控制端執接時脈信號VCLK。電晶體N3係包括一第一 端耦接接地電壓GND、一第二端耦接電晶體P3之第二端 和電晶體之閘極，以及一控制端耦接至其第二端。
當時脈信號VCLK與/VCLK分別為高準位與低準位 日守，彳貞測早元12會被致能，雨以侦測互補的時脈信號 VCLK與/VCLK是否因為工作遞期之偏移（offset)而造成 交叉點提前或延後，而偵測單元14會由於電晶體N2與 P3被截止而禁能（disabled)。 此時’若時脈信號/VCLK的:ί·作周期（duty cycle)小於 時脈信號VCLK的工作周期，電晶體NO被導通的時間長 於電晶體P0，因此電容器C〇將會被放電使得節點NDA 上的電壓下降。在此情況下，彳貞測單元12會偵測出時脈 信號VCLK與/VCLK係由於工作週期之偏移而造成提前 交叉。 反言之，若時脈信號/VCLK的工作周期大於時脈信號 VCLK的工作周期，電晶體p〇被導通的時間長於電晶體 NO，因此電容器C0將會被充電夜得節點NDA上的電壓 上升。在此情況下，偵測單元12會偵測出時脈信號VCLK 與斤CLK由於工作週期之偏移而造成延後交叉。
Client’s Docket No. :95055 TT^ Docket No:0548-A50967-TW/Final/Dennis/ UJ4141 與/vCLK ’是否因為工作週期之偏移而造成交叉點 刖或延後，而偵測單元12會由於電晶體N0 0 止而禁能。 饿 此時，若時脈信號/VCLK的工作周期小於時脈信號 勺》作周期’電晶體P3被導通的時間長於電晶體 一，因此節點NDa上的電壓下降。在此情況下，偵測單 兀12會偵測出時脈信號VCLK與/VCLK由於工作週期之 偏移而造成提前交叉。 J心
反°之’右時脈信號/VCLK的工作周期大於時脈信號 的作周期’電晶體Ν2被導通的時間長於電晶體
Pi因此使得節點丽上的電壓上升。在此情況下，偵 /則單兀12會偵測出時脈信號VCLK與/VCLK由於工作週 期之偏移而造成延後交叉。 乍、 、—換言之’偏移偵測單元30藉由節點NDA上的電壓來 ^定互補時脈信號VCLK與/VCLK工作週期之偏移以及 父又點（cross p〇i叫是被提前還是延後。 第4圖所示係為本發明之一偏移偵測單元之一實施 =所不’偏壓產生單元4。包括-比較器C0M1以 曰日體P4〜P6*N4〜N6。比較器c〇mi係具有一第一 ::端2節點耐、一第二彻一參考電壓爾， ^ ^ 接電晶體P4〜P5與W〜N6之控制端。電 曰=:Ξ:於電源電壓_與電晶體N4之間，而電 :體P5係耦接於電源電壓與節點腿之間。電晶 體P6係耦接於電源電壓Vdd與電晶㈣之間，並且豆 没極與閘極相互連接用以輸出—偏a電壓Μ_。 電晶體N4係耦接於接地電愚GND與電晶體p4之
Client’s Docket No,:95055 TT^ Docket No:0548-A50967-TW/Final/Dennis/ 10 丄謂141 間，並且其汲極與閘極相互連接用以輸出一偏壓電壓 bias-n。電晶體N5係耦接於接電電壓gND與電晶體p6
之間，而電晶體Νό係耦接於接地電壓gnD與節點NDA • 之間。 . 舉例而言，當偵測結果SDR即節點NDA上的電壓低 於參考電壓REF時，比較器COM 1之輸出端上的電壓VB 會為下降。因此，電晶體P5充電（pull high)的能力會增 加，流經電晶體P4的電流In亦會增加，因而電晶體N4 % 閘極上的電壓（即偏壓電壓bias-n)亦跟著上升。同時，電 晶體N6放電(puii i〇w)的能力會降低，流經電晶體N5的 電流Ip亦會減少，因而電晶體p6閘極上的電壓（即偏壓 電壓bias-p)亦跟著上升。 相反地，當節點VDA上的電壓高於參考電壓ref 時’比較器C0M1之輸出端上的電壓VB會為上升。因此， 電晶體P5充電（pUll high)的能力會降低，流經電晶體p4 的電流In亦會減少，因而電晶體N4閘極上的電壓（即偏 壓電壓bias_n)亦跟著下降。同時，電晶體N6放電（pull low) * 的能力會增加，流經電晶體P6的電流IP亦會增加，因而 電晶體P6閘極上的電壓（即偏壓電壓bias-p)亦跟著下降。 總而言之’當偏移偵測單元3〇中之節點NDA上的電 Μ下降日τγ ’偏壓產生早元40之偏壓電壓bias-p與bias-n 皆會上升’但偏移偵測單元30中之節點NDA上的電壓上 升時’偏壓產生單元40之偏壓電壓bias-p與bias-n皆會 下降。換言之’偏壓產生單元40會根據偏移偵測單元3〇 中之節點NDA上的電壓，產生對應之偏壓電壓bias_p與 bias-n。在本實施例中，偏壓電壓bias-p與bias-n係作為
Client’s Docket No.:95055 TT^ Docket No:0548-A50967-TW/Final/Dennis/ 11 1.334141 第2圖中之偏壓電壓SB。 舉例而言，在時脈信號/VCLK的工作周期（duty cycle) 小於時脈信號VCLK的工作周期時，偏移偵測單元30中 • 之節點NDA上的電壓下降時，偏壓產生單元40之偏壓電 . 壓bias-p與bias-n皆會上升。當時脈信號/VCLK的工作 周期（duty cycle)大於時脈信號VCLK的工作周期時，偏移 偵測單元30中之節點NDA上的電壓上升時，偏壓產生單 元40之偏壓電壓bias-p與bias-n皆會下降。 第5圖所示係為本發明之一相位調整單元之一實施 例。如圖所示，相位調整單元5 0包括反相器IN V1與電 晶體P7〜P8與N7〜N8。反相器INV1之輸入端係耦接接收 單元10之輸出端，且其輸出端係耦接至電晶體P8與N7 之控制端。電晶體P7係耦接於電源電壓Vdd與電晶體P8 之間’且具有一控制端輕接偏壓電壓bias-p ^電晶體P8 與N7係構成一反相器，其第一端係用以輸出主時脈信號 MCLK，且其第二端分別耦接電晶體P7與N8。電晶體 N8係粞接於電晶體N7與接地電壓GND之間，並具有一 ® 控制端輕接偏壓電壓bias-n。 舉例而言，當時脈信號VCLK之準位高於時脈信號 /VCLK之準位時，時脈信號MCLK”會變成高準位，而時 脈信號CLK2會變成低準位，因此主時脈信號MCLK會 變成高準位。反言之，當時脈信號VCLK之準位低於時脈 信號/VCLK之準位時，時脈信號MCLK”會變成低準位， 而時脈信號CLK1會變成高準位，因此主時脈信號MCLK 會變成低準位。 於本實施例中，相位調整單元50係用以根據偏壓電
Client’s Docket No.:95055 12 TT's Docket No:0548-A50967-TW/Final/Dennis/ 1334141 壓bias~p與bias-n’將時脈信號VCLK 與/vclk交又所產 生之轉態（例如上升緣或下降緣）往前移或往後移，以便輪 出具有準確相位之主時脈信號]VICLK。 ^ 舉例而s，當偏壓電壓bias-p與bias-n皆上升時，電 晶體P7充電（pull high)的能力會下降，並且電晶體電晶體 N8放電（puii i〇w)的能力會增加。於此情況下，相位調整 單7L 50可用以延後產生一時脈信號之上升緣，或提前產 生一時脈信號之下降緣。反言之，當偏壓電壓bias_p與 bias-n皆下降時，電晶體P7充電（pull high)的能力會增 加，並且電晶體電晶體N8放電（pUii i〇w)的能力會降低。 於此情況下，相位調整單元5〇可用以延後產生一時脈信 號之下降緣，或提前產生一時脈信號之上升緣。 情況一：上升緣延後 當時脈信號VCLK與/VCLK分別為高準位與低準 位，且日τ脈k號/VCLK的工作周期（duty cycle)小於時脈信 號VCLK的工作周期時，節點NDA上的電壓會下降，換 言之偵測單元12會偵測出時脈信號VCLK與/VCLK由於 工作週期之偏移而造成提前於時間t3提前交叉，而非預 定之時間t4，如第1A圖中所示。 當節點NDA上的電壓（即偵測結果SDR)低於參考電 壓REF時，偏壓產生單元40所產生之偏壓電壓bias_p與 bias-n都會上升，故電晶體P7充電（puUhigh)的能力會下 降。因此當時脈信號VCLK之準位高於/VCLK之準位時， 相位調整單元50會比較慢產生主時脈信號MCLK之上升 緣。舉例而言，時間t3上之上升緣將會被延遲至預定的 時間t4上產生。
Client’s Docket No. :95055 TTss Docket No:0548-A50967-TW/Final/Dennis/ 13 凡二：下降緣延後 % Hi η
^脈信號VCLK與/VCLK分別為低準位與高準 ’脈信號/VCLK的工作周期小於時脈信號VCLK 均期，節點ND A上的電壓會下降。換言之偵測單 測出時脈信號VCLK與WCLK由於工作週期之 中戶二騎於時間U交又，而非預定之時間t2，如第1A 壤反％ NDA上的電壓（即偵測結果SDR)低於參考電 bias、n ^ ’偏壓產生單元40所產生之偏壓電壓bias-p與 下降。^下降’故電晶體N8放電（pull down)的能力會 時，相因此當時脈信號VCLK之準位低於/VCLK之準位 下降緣&调整單元50會比較慢產生主時脈信號MCLK之 定&昧。舉例而言，時間U上之下升緣將會被延後至預 弋的：間t2上產生。 ^〉兄三：上升緣提前 位，田=脈信號VCLK與/VCLK分別為高準位與低準 的工it盼脈信號/VCLK的工作周期大於時脈信號VCLK 周期時，節點NDA上的電壓會上升，換言之偵測 ^ 12會偵測出時脈信號VCLK與/VCLK由於工作週期 移而造成延後於時間tl4提前交又，而非預定之時間 UJ ’如第1B圖中所示。 田節點NDA上的電壓（即偵測結果SDR)高於參考電 L REF %·，偏塵產生單a 4〇所產生之偏壓電壓與 —.η都會下降，故電晶體Ρ7充電㈣i high)的能力會上 升因此=脈VCLK之準位高於/VCLK之準位時， 相位。周I單元50冒比較快產生主時脈信號mclk之上升
Client’s Docket N〇.:95055 TTas Docket No:0548-A50967-TW/Final/Dennis/ 14 1334141 緣。舉例而言’時間tl4上之上升緣將會被提前至預定的 時間tl3上產生。 情況四：下降緣提前 • 當時脈信號VCLK與Λ/CLK分別為低準位與高準 • 位’且時脈信號/VCLK的工作周期大於時脈信號VCLK 的工作周期，節點NDA上的電壓會上升。換言之偵測單 元12會偵測出時脈信號vcLK與/VCLK由於工作週期之 偏移而延後於時間U2交又，而非預定之時間til，如第 _ 1B圖中所示。 當節點NDA上的電壓（即偵測結果SDR)高於參考電 壓REF時，偏壓產生單元40所產生之偏壓電壓bias-p與 bias-n都會上升，故電晶體N8放電（pull down)的能力會 上升降。因此當時脈信號VCLK之準位低於AVCLK之準 位時’相位調整單元50會比較快產生主時脈信號MCLK 之下降緣。舉例而言’時間112上之下升緣將會被提前至 預定的時間til上產生。 下列表一係用以說明相位調整單元50之動作與時脈 鲁 信號VCLK、/VCLK和偏壓電壓bias-p與bias-n之關係。 偏塵電壓bias-p與 bias-n皆上升 VCLK為高準位 /VCLK為低準位 上升緣延後 VCLK為低準位 /VCLK為高準位 下降緣提前 偏壓電壓bias-p與 bias-n皆上升 VCLK為高準位 /VCLK為低準位 上升緣提前 VCLK為低準位 /VCLK為高準位 下降緣延後 表一 因此，由於時脈信號VCLK與/VCLK間工作週期不
Clients Docket N〇.:95055 ., TT5s Docket No:0548-A50967-TW/Final/Dennis/ 1' 1334141 • 一致所造成之交又點偏移，將可以被自動地校正而不會影 響到内部電路中時脈信號之邊限（margin)。在某些實施例 中，偏移偵測單元30亦可以只包括偵測單元12與14中 之一者。 _ 第6圖係為本發明中一半導體記憶模組之一實施例。 如圖所示，半導體記憶模組200係包括一時脈接收器100 以及一核心邏輯單元110。舉例而言，半導體記憶模組200 可為一動態隨機存取記憶體，但不限定於此。在此實施例 中，時脈產生器100係接收互補的時脈信號VCLK與 ® /VCLK，用以產生一主時脈信號MCLK供應至核心邏輯 單元220，而核心邏輯單元220至少包括一時脈控制器 (timing controller)l 12、一資料驅動器114、一閘極驅動器 116、一記憶胞陣列118。舉例而言，時序控制器112係 根據主脈信號MCLK，輸出對應之控制時脈信號與資料信 號至資料驅動器230與閘極驅動器240。資料驅動器230 與閘極驅動器240係用以存取記憶胞陣列250中之記憶胞 所儲存之資料。 • 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟知技藝者，在不脫離本發明之精神和 範圍内，當可作些許更動與潤飾，因此本發明之保護範圍 當視後附之申請專利範圍所界定者為準。
Client's Docket No.:95055 TT!s Docket No:0548-A50967-TW/FinaI/Dennis/ 16 丄划4141 【圖式簡單說明】 第1A圖係顯不時脈信號VCLK與大於/VCLK由於工 作周期不一致而提前交叉。 第1B圖係顯不時脈信號VCLK與大於avcLK由於工 作周期不一致而延後交又。
，2圖所示係為本發明之一時脈接收器之一實施例。 第3圖所示係為本發明之一偏移偵測單元之一實施例。 第4圖所示係為本發明之一偏移偵測單元之一實施例。 第5圖所示係為本發明之一相位調整單元之一實施例。 第6圖係為本發明中一半導體記憶模組之一實施例。 【主要元件符號說明】 12 ' 14 :偵測單元； 30 :偏移偵測單元； 50 :相位調整單元； 110 :核心邏輯單元； 114 :資料驅動器； 118 :記憶胞陣列； SDR :偵測結果； Vdd :電源電壓； 16A〜16D :電流源； C〇 :電容器； 10 :接收單元； 20 .校正單元； 40 :偏壓產生單元； 100 :時脈接收器； 112 :時脈控制器； 116 :閘極驅動器； 200 :半導體記憶體模組； SB、bias-n、bias-p :偏壓 GND :接地電壓； P1〜P8、N1〜N8 :電晶體； 那八：節點； COM1 :比較器； 仰：電壓； REF:參考電壓；
In、Ip :電流； CP1〜CP4 :交又點； VCLK、/VQJC、MCLK、MCLK”、CLK1 :時脈信號。
Client’s Docket N〇.:95055 TT;s Docket No:0548-A50967-TW/Final/Dennis/ 17

Claims (1)

  1. 丄 334141 _„ 、第96出463號申請專利麵修正本日期：99年8月i3日 十、申請專利範圍： 1.一種時脈接收器，包括： ★ 一接收單元，用以接收一對互補的時脈信號，並產生 -第-時脈信號’其中該第一時.脈信號為—單端信號；以 及 θ 一校正單元，用以偵測該對互補的時脈信號之交又點 ^否產生偏移，產生一偵測結果，並藉以調整該第一時脈 信號之轉態（toggling)，其中該校正單元包括：
    了偏移偵測單元，用以偵測該對互補的時脈信號之交 又點是否產生偏移，並產生該偵測結果； 一偏壓產生單元，用以根據該偵測結果，產生一组 壓電壓；以及 ' 一相位調整單元，用以根據該組偏壓電壓，調整該第 —時脈信號之轉態，其中該接收單元與該偏移偵測單^為 兩獨立之單元，並且皆直接地接收該對互補的時脈信號。 2. 如申請專利範圍第1項所述之時脈接收器，坌中气 : 目位調整單元係包括一第一導電型之一第一電晶體與二 一導電型之一第二電晶體，並根據該組偏壓電壓調整該 第—電晶體與該第二電晶體導通能力。 〆 3. 如申請專利範圍第〗項所述之時脈接收器，其中該 相位調整單元係根據該組偏壓電壓選擇性地延 該第一時脈信號之一上升緣或一下降緣。 —· 4·一種半導體記憶模組，包括： 時脈產生器，用以接收一對互補的時脈信號，產生 一主時脈信號，包括： 一接收單元，用以接收一對互補的時脈信號，並產生 1334141 修正曰期· 99年8月13日 時脈信號為一單端信號；以 .第96115463號申請專利範圍修正本 • 一第一時脈信號，其中該第一 及 θ 一校正單元’用以偵測該對互補的時脈信號之交又點 ^否產生偏移’產生-偵測結果，並藉以調整該第一時脈 信號之轉態（togging)，以便產生該主時脈信號；以及 一核心邏輯單元，用以根據該主時脈信號而輸出對應 之控制時脈信號與資料信號，其中該校正單元包括：〜 了偏移偵測單元，用以偵測該對互補的時脈信號之交 籲又點是否產生偏移，並產生該偵測結果； 一偏壓產生單元，用以根據該偵測結果， 壓電壓；以及 厘王、、且偏 一相位調整單元，用以根據該組偏壓電壓，調整該第 時脈仏號之轉態，其中該接收單元與該偏移偵測單元為 兩獨立之單元’並且皆直接地接收該對互補的時脈信號： 5]如申請專利範圍第4項所述之半導體記憶模^其 中該半導體記憶模組係為一半導體記憶裝置。 八 6:如中請專利範圍第5項所述之半導體記憶模組，其 中該半導體記憶裝置係為一動態隨機存取記憶體。’、 7.如申請專利範圍第4項所述之半導體記憶模組， 5玄相位調整單元係包括一第一導電型之一第一雷曰辦 盘一筮-遒而w 牙电日日體 ⑼ί 型之—第二電晶體，並根據該組偏壓電壓調 王^弟一電晶體與該第二電晶體導通能力。 8·如申請專利範圍第4項所述之半導體記憶模組，其 =二調整單元係根據該組偏壓電壓選擇性地延遲： 杈剛邊第一時脈信號之一上升緣或一下降緣。 9.一種校正方法，包括： 1334141 :第96115463號申請專利範圍修正本 修正日期：99年8月13日 藉由一接收單元直接地接收一對互補的時脈信號，並 根據該對互補的時脈信號，產生一第一時脈信號，其中該 第一時脈信號為一單端信號； 藉由一偏移偵測單元直接地接收該對互補的時脈信 號，並偵測該對互補的時脈信號之交又點是否產生偏移， 產生一偵測結果，其中該接收單元與該偏移偵測單元為兩 獨立之單元； 根據該偵測結果，產生一組偏壓電壓；以及
    根據該組偏壓電壓，調整該第一時脈信號之轉態 (toggling) ’以便產生一第二時脈信號。 上1〇.如申請專利範圍第9項所述之校正方法，其中該 忒第時脈信號之轉態（toggling)係藉由改變至少一雷曰 體之導通能力而調整。 電日日 一 11·如申請專利範圍第10項所述之校正方法，其中該 號之一上升緣或一下降緣係根據該組偏壓Ϊ 壓選擇性地被延遲或被提前。
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