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TWI333741B - Differential comparator - Google Patents

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TWI333741B
TWI333741B TW096134951A TW96134951A TWI333741B TW I333741 B TWI333741 B TW I333741B TW 096134951 A TW096134951 A TW 096134951A TW 96134951 A TW96134951 A TW 96134951A TW I333741 B TWI333741 B TW I333741B
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transistor
signal
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transistors
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Tsung Yi Su
Kuo Chan Huang
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Himax Tech Ltd
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    • H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation

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Description

1333741 九、發明說明： 【發明所屬之技術領域】 【0001】本發__類_體，尤其是有關於具有低補偏電 壓(VOLTAGE OFFSET)之比較器。 【先前技術】 [0002】f 1 ®躺示-種包括_電容之比㈣。有㈣電馳 提供至該比較器’其中第-對電壓是VIP115與彻19，分別代 表正輸入電壓及貞輸人電壓。第二對電壓是VRP丨16及聰帽， 分別代表正參考輸人電壓及負參考輸人電壓1容12G及16係用 來接收輸人訊號。-NM〇S電晶體118接受相位χ訊號117，並 且電性連接至VRP U6及電容12G之—端119。__刪沉電晶體 111接受相位I訊號117,並電性耦合至及電容16之一端 110。-相位II訊號113亦被提供至該比較_，用以控制刪〇s 電晶體114及NMOS電晶體112。NM0S電晶體i 14係電性連接 至vn>m及端點119。nm〇s電晶體112係紐連接至娜19 及端點110。NMOS電晶體122，其係受相位J訊號123控制並 提供共模電壓121至電容120之輸出端i24。此外，電晶 體125 ’其係受相位I訊號13控制，並提供共模電壓(Vcm) 14至 電谷16之輸出端15。輸出端124及15係電性連接至一正反琴 (LATCH)U ’該正反器11並提供一輪幻2。此輸出㈣顯示輸 入訊號間之比較結果。典型而言，-具有正峨之正反器係用來 1333741 鎖定輪出端124及15之電壓差。有兩步驟提供以控制相位以號 123、13、117，與17 ’以及相位π訊號113。在相位j之期間， 輸出端m及15係接收上述共模電壓。端點119及11〇則分職 收正參考輸入電壓VRP II6及負參考輸入電壓VRN 1S。在相位 Π之期間，開關(NMOS電晶體)114及112係被啟動，即電晶體導 -通。兩輸入電壓vn^VIN繼而分別被傳送至端點出及u〇。 _ 因此’如果VIP 115及VIN 19間之電壓差大於_ 116及VRN 18 間之電壓差，輸出12即處於高狀態。舉例而言，如果yip】Η、
VlNl9>VRP116^VRN18^^3V.2V.5V^4V0i，,im 出端15會具有-2.5V之電壓，而輸出端124會具有_2V之電壓。 ' .輸出端124之電壓較輸出端15之電壓高出0.5V，此值係等於公式 • [O^p-vinmvrp-VRN)]之計算結果。 _3]第1圖之範例係使用許多電容。此意味著此範例牵涉到較 φ 複雜之製造步驟，換言之，牽涉到昂貴的混合模式製程。 [〇〇〇4]第2圖係顯示由τ· R Ch0與ρ· R· Gray於其所發表之一標 題名為「一種10b，20MSSamPle/s、35mW之管線式架構之類比數 位轉換器（“A l〇b，20 Mssample/s、35mW 之 pipeline 趟
Converter”)」（發佈於 IEEE JSSC、VOL 30、No. 3, Mar· 1995)之論 文中所提出之一種比較器。此論文在此係納作參考文件。此比較 器係包括數個MOS電晶體，並運用一種動態交又耦合反相器正反 器(Crossed-coupled inverter latch)以消除穩態功率消耗。此動態比 1333741 車父益係使用一正回授正反器，其1 其中該正回授正反器係包括
電壓VIN 26及正輸入電壓νιρ 214。 。此外，一 PEV訊號23係電 性連接至PMQS電晶體22及217喊之祕，以及亦電性連接至 NMOS電晶體24及216之閘極，用以在比較器開始估算之前，重 置正反器。 【0005] —電晶體鏈係包括循序串接之pM〇s電晶體電 .晶體24、NM0S電晶體25以及NMOS電晶體27。一電源連接線 .21係連接至PM〇S電晶體22。一接地端28係連接至NMOS電晶 體27之源極。另一電晶體鏈係包括循序串接之pM〇s電晶體 # 221、麵⑽電晶體24、NMOS電晶體25以及NM0S電晶體29。 電源連接線21係連接至PM0S電晶體221。接地端28係連接至 NM0S電晶體29之源極。 [0006】一電晶體鏈係包括循序串接之PM0S電晶體217、 電晶體216、NM0S電晶體215以及NMOS電晶體213。接地端 28係連接至NM0S電晶體213之源極。另一電晶體鍵係包括循序 串接之PM0S電晶體218、NMOS電晶體216、NMOS電晶體215 以及NM0S電晶體212。電源連接線21係連接至PMOS電晶體 1333741 218。接地端28係連接至nm〇S電晶體212之源極。當上述之pEV 訊號處於低狀態時.，PM〇S電晶體22及217係導通。電源連接線 21係提供電流至Gp 219及（^ 22(^NMOS電晶體216及24在 此低狀態期間則被切斷。沒有電流經過NMOS電晶體25、27及 29所構成之路經、或經過電晶體215、212及213構成之 路徑而Ά漏至接地端28。如Cho等人所發表之參考文件中所提 及’ NMOS電晶體213、212、29及27全部偏壓於三極區(Tri〇de ® region)。電導G1及G2因此分別為 【0007】gi =縿^(观-灿)+^(隱_版），其中版係代表電晶 體之臨界電壓(Threshold Voltage)、母係代表電晶體之物理特性相 關常數，以及Wl、W2及L係電晶體之尺寸。 【0008】σ2 =縿⑽’其中⑽係代表nmos電晶 # 體之臨界電壓(Threshold Voltage)、初係代表電晶體之物理特性相 關常數，以及Wl、W2及L係電晶體之尺寸。 [0009]比較器於差動輸入超過比較器之臨界電壓時，係轉換其狀 態。比較器之臨界電壓可利用下式表示： \0Q10] Vin(thresho!d) = · Vref 其中 Vin = VIP - VIN 以反 Vref = VIU* - VRN。 1333741 【0011]第2圖所示之比較器係藉由一種動態方式來節省功率消 耗。具本領域之技術者皆能明白製程變動及尺寸不匹配均會導致 這種典型的交叉耦合反相器正反器具有較大之補偏電壓。 [0012】於Bremer所發表之一篇標題為「大共模範圍之閃控比較器 (Strobed comparator for a large common mode range”)」之美國專利 (案號為5,668,486)當中，係描述到一種具有大共模範圍之比較器。 φ 此篇專利在此並納作參考文件。此種比較器係採用了一種高幅折 疊疊串(High-swing folded-cascade)架構以達到動態範圍之增大。藉 由使用一種折疊疊串設計，可以獲得寬廣之動態操作範圍。然而， 這種設計需要使用正常型及加強型兩種電晶體，導致製程複雜化 •-並且增加了製造成本。更者，這種設計同樣遭遇到上述之偏移及 . 不匹配之問題。 [0013】於Goldblatt所發表之一篇標題為「高速動態正反器比較器 鲁（“High Speed Dynamic Latch Comparator”）」之美國專利（案號 ό，144,231)當中’係描述到-種比較器電路設計。此篇專利在此並 納作參考文件。-具有下拉裝置之額外差動放Α||係電_ 合至第2圖中之GN 220及GP 219。這些下拉敦置加速了正回授 機制並增加了比較操作。在此篇專利之揭露内容中，電壓誤差主 要導因於電流差異。而此電流差異係與閘極臨界電壓(Vt)及電納 (susceptance)(B)相關。此電流誤差可由下式導出： 1333741 【實施方式】 [0018]第3 ®係顯示本發賴提供之—種具有低補偏電壓之比較 器之一實施例。該比較器係接收一由一輸入訊號νιρ及一參考訊 號VRP所構成之第一差動訊號，以及接收一由一輸入訊號VJN及 -參考訊號VRN所構成之第二差動訊號。此兩差動訊號之比較結 果會於輸出端GP或GN上以訊號VOUT或VOUTB表示。
【0019】5亥比較器係包括(1)—正回授正反器，其包括兩對正反器電 b曰體，其中一對係包括pm〇s電晶體319及NMOS電晶體312， 而另一對則包括PMOS電晶體33及；NMOS電晶體38 ; (2)第一對
輸入電晶體315及313 ;⑶第二對輸入電晶體37及39。正反器電 晶體319及312之閘極係輕合至上述之輸出端gn，以及正反器電 晶體33及38之閘極係柄合至輸出端。正反器電晶體312之沒 極係連接至輸入電晶體315及314之源極，而正反器電晶體之 沒極係連接至輸入電晶體39及37之源極。正反電晶體312及％ 之源極係共同接地。輸入電晶體315及313之閘極係接收上述第 一差動訊號當中之輸入訊號VIP以及第上述二差動訊號當中之| 考訊號VRN ’而輸入電晶體37及39之閘極則分別接收上述第二 差動訊號當中之輸入訊諱VIN以及上述第一差動訊號當中之參考 訊號VRP。具本領域之通常技術者應當明暸每_ M〇s電晶體之 源極及汲極可互相交換。 .
13 1333741 其中及⑽係代表電晶體之輸出電阻；係代表電晶體之電導 (conductance) ; μ係代表汲極至源極之電阻；以及標號2係意指 NMOS電晶體315，以及標號1係意指電晶體312。 【0026】因此’ NMOS電晶體315之有效互導(Transconductance)係 由下式給定： [0027] Gm{effective) =-Ϊ- 1 \ + GmRds\ 其中標號1係意指NMOS電晶體312以及Gm係NMOS電晶體315 之互導。 [0028] 根據上式，NMOS電晶體315能獲得較為線性之特性以彌 補製程上之變動。NMOS電晶體315及312亦形成一負回授。當 流通NMOS電晶體315之電流過大時，NM〇s電晶體315之源極 電壓上升而對電流造成阻力，藉此獲得一優於習知技術電路結構 之線性特性。 [0029] 第4圖係顯示輸出端GN及GP上之輸出電訊號之模擬結 果。根據本發明之一實施例，當時序控制訊號PEV在一重置相位 期間進入低狀態時，輸出端GN及GP上之輸出訊號會被充電至一 高電壓。當時序控制訊號PEV於一估算相位期間進入高狀態時， 第3圖所提及之PMOS電晶體32及318被切斷，以及NMOS電 晶體35及317係導通。在此同時，由於輸出端GN及GP上之輪 出訊號為高電壓，因此NMOS電晶體312及38導通。 1333741 [0033] vtrp^ =Vgs2-Vgs\=: \^L + Vt2- β + νη \β2 ifil 其中阶/?係代表此之臨界電壓’啦係代表閘極及源極間之電壓 差’ ί係代表電晶體通道所流經電流；Fjf係代表電晶體之臨界電壓； Θ係代表電晶體物理特性之相關常數；以及標號i及2係分別意指 NM〇S電晶體315及36。 [0034】反之，當正輸入電壓νιρ 316由正值降至零時，亦存在一 負值之下跳脫點(L〇wer Trip p〇int)。這些正值上跳脫點及負值下跳 脫點乃決定比較器何時轉換其狀態。這種正回授避免了自然界雜 訊或耦合所造成之雜訊。在此說明書中，所列出之公式係用來說 明本發明’而非用以獲得嚴格之圖像或限制本發明之範圍。 【0035】第5圖係用以說明本發明比較器之改善情況。當裝置不匹 配之比例增加時，可觀察到補偏電壓之情況。曲線51係顯示第2 圖之習知技術所使用之比較器的補偏電壓，以及曲線52係顯示本 發明比較器之補偏電壓。當不匹配之比例由百分之二增長為百分 之五時’本發明所提出之比較器之補偏電壓僅約為習知技術之補 偏電壓之1/6倍。當裝置‘不匹配之比例達百分之五時，本發明所提 出之比較器的補偏電壓僅約為20mV。然而當裝置不匹配之比例達 百分之五時’習知技術之補偏電壓高達120mV之多。 18 [0036】雖然本發明已以較佳^ 本發明，任何熟習此技藝者， 當可作些許之更動與潤飾， 請專利範圍所界定者為準。 實施例揭露如上，财並_以限定 在不脫離本發明之精神和範圍内， 因此本發明之保護範圍當視後附之申 【圖式簡單說明】 、功能以及實施例，皆可以從上述 【0037]根據本發明的各種特點 詳細說明，朗時參考所關式响較佳之_，料圖式係包 [0038]第1圖係顯示-傳統比較器，其具有複數個電容； [0039】第2圖係顯示一傳統比較器，其具有一正回授正反器； 【0040]第3圖係顯示本發明所提供之一具有低補偏電壓之比較器 之一實施例； [0041】第4圖係顯示第3圖所示之比較器之模擬結果；以及 [0042]第5圖係一比較第2圖及第3圖所示比較器之功能之示音 圖。
I 【主要元件符號說明】 11〜正反器 12〜輸出 13〜相位I訊號 14〜共模電壓 1333741
15〜輸出端 17〜相位I訊號 19〜VIN(負輸入電壓） 112〜NMOS電晶體 114〜NMOS電晶體 116-VRP(正參考輸入電屋） 118〜NMOS電晶體 120〜電容 122〜NMOS電晶體 21〜相位I訊號 23〜PEV訊號 25〜NMOS電晶體 27〜NMOS電晶體 29〜NMOS電晶體 211〜VRN(負參考輪入電壓) 213〜NMOS電晶體 215〜NMOS電晶體 217〜卩]^08電晶體 219〜GP(輸出端） 221〜NMOS電晶體 32〜PMOS電晶體 16〜電容 I8〜VRN(負參考輸入電壓） 111〜NMOS電晶體 113〜相位II訊號 115〜\^(正輸入電壓） 117〜相位I訊號 119〜電容之端點 121〜共模電壓 123〜相位I訊號 22〜PMOS電晶體 24〜NMOS電晶體 26〜VIN(負輸入電壓） 28〜接地端 210〜VRP(正參考輸入電壓) 212〜NMOS電晶體 214〜\^(正輸入電壓） 216〜NMOS電晶體 218〜PMOS電晶體 220〜GN(輸出端） 31〜電源連接線 33〜PMOS電晶體 20 1333741 34-PEV(時序控制訊號) 36〜NMOS電晶體 38〜漏03電晶體 311〜接地連接線 313〜輸入電晶體 35-NMOS電晶體 37〜輸入電晶體 39〜輸入電晶體 312〜NMOS電晶體 314〜輸入電晶體(NMOS電晶 體） 315〜輸入電晶體〇^[〇8電晶 316〜¥圯(正輸入電壓) 體） 317〜NMOS電晶體 319〜?1^[〇8電晶體 321〜輸入 323〜NAND 閘 325〜輸入 421〜GN(輸出端） GP〜輸出端 Vcm〜共模電壓 VIP〜正輸入電壓 VOUT-輸出 VRP〜正參考輸入電壓 318〜PMOS電晶體 3.20〜輸入 322〜NAND 閘 324〜輸入 420〜GP(輸出端） GN〜輸出端 PEV〜時序控制訊號 〜負輸入電壓 VOUB〜輸出 VRN〜負參考輸入電壓 21

Claims (1)

1333741 * . « * 中華民國發明專利申請第09613495丨號 無割線之申請專利範圍替換本 中華民國99年5月>5日送呈 I «Μ·» 十、申請專利範圍： .:種差統較H’其接收兩個差動訊號並產生一比較結 果。亥比較結果係以一輸出訊號表示，該輸出訊號係位於兩個 輸出端當中之-上’該兩輸出穩分職於兩個電流路徑上， 該差動比較器係包括： 兩對正反⑨電晶體，分別設置於該兩電流路徑上，其中該 等電流路徑當巾之—上之鮮正反㈣晶體之閘極係共同麵合 至另-電流路徑上而介於該等正反器電晶體之間之該輸出端； 以及 兩對輸入電晶體，分別設置於該兩電流路徑上，其中該等 電流路徑當巾之-上之該等輸人t晶體之_係分別接收該等 差動訊號當巾之-之—輸人訊號以及另—差動訊號之—參考訊 號； 其中母一輸入電晶體係設置於其所位於之電流路徑上之 °亥輸出端以及該等正反器電晶體當中之一之間。 2. 如申請專利範圍第1項之差動比較器，其中於每一對正反 益電晶體内’其中之-之正反器電晶體係NMOS電晶體，以及 另正反态電晶體係pm〇S電晶體。 3. 如申請專利範圍第2項之差動比較器，其中該等輸入電晶 體係NMOS電晶體。 4·如申請專利範圍第1項之差動比較器，更包括兩個第一開 22 丄:533741 , ·，， * · ... 關，其中每一該第一開關係設置於該等電流路徑當中之一上之 該輸出端及該等輸入電晶體之間。 之 5. 如申請專利範圍第4項之差動比較器，更包括兩個第二門 關，其中每—該第二開關係設置於該等電流路徑當中之一上之 該等正反器電晶體當中之一的汲極及源極之間。 6. 如申請專利範圍第5項之差動比較器，其中於該差動比較 器之一估算相位期間，該第一開關係導通且該第二開關係切 斷，以及於該差動比較器之一重置相位期間，該第一開關係切 斷且該第二開關係導通。 7. 如申請專利範圍第1項之差動比較器，更包括一具有兩 • NAND閘之正反器電路’其中每一 NAND閘係具有第一輸入耦 • 合至§亥尋輸出端當中之一，以及具有第二輸入輕合至另一 NAND閘之一輸出端。
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