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TWI331755B - Memory hub tester interface and method for use thereof - Google Patents

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Publication number
TWI331755B
TWI331755B TW094117287A TW94117287A TWI331755B TW I331755 B TWI331755 B TW I331755B TW 094117287 A TW094117287 A TW 094117287A TW 94117287 A TW94117287 A TW 94117287A TW I331755 B TWI331755 B TW I331755B
Authority
TW
Taiwan
Prior art keywords
test
memory
data
address
memory device
Prior art date
Application number
TW094117287A
Other languages
English (en)
Other versions
TW200615944A (en
Inventor
Joseph M Jeddeloh
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of TW200615944A publication Critical patent/TW200615944A/zh
Application granted granted Critical
Publication of TWI331755B publication Critical patent/TWI331755B/zh

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

1331755 九、發明說明： 【發明所屬之技術領域】 • 本發明係關於用於測試記憶體裝置之系統及方法，且更 . 特定言之，本發明係關於經由一系統橋接器以能夠使用相 對低速之測試器來測試較高速之記憶體裝置的測試記憶體 裝置之系統及方法。 【先前技術】 • 電腦系統使用諸如動態隨機存取記憶體（"dram")裝置 之記憶體裝置來儲存由處理器存取之資料。此等記憶體裝 置在電腦系統中通常用作系統記憶體◦在一典型電腦系統 中，處理器經由一處理器匯流排及一記憶體控制器來與系 統記憶體通信。通常排列於具有多個記憶體裝置之記憶體 杈組中之系統記憶體之記憶體裝置，經由一記憶體匯流排 耦接至記憶體控制器。處理器發佈一記憶體請求，其包括 一諸如讀取命令之記憶體命令及一位址，該位址表示將自 • 其讀取資料或指令之位置。記憶體控制器使用命令及位址 來產生適^之命令讯號以及列位址及行位址，其經由記憶 體匯流排應用於系統記憶體。回應於該等命令及位址，資 料在系統記憶體與處理器之間傳送。記憶體控制器通常為 系統控制器之-部分，其亦包括用於將處理器匯流排搞接 至諸如PCI匯流排之擴充匯流排的匯流排橋接器電路。 在記憶體系統中，需要高的f料頻寬。通t，由於記憶 體控制器序列資料以記憶體裝置所允許之最快速度傳至系 統記憶體或自系統記憶體傳送，所以頻寬限制與記憶體控 J01999.doc ^31755 制器無關。一已採用之增加頻寬的方法，為增加將記憶體 控制器耦接至記憶體裝置之記憶體資料匯流排的速度。因 此’可在較少時間内經記憶體資料匯流排移動相同之資訊 量。然而，儘管增加了記憶體資料匯流排速度，但並未產 生相應之頻寬增加。資料匯流排速度與頻寬之間的非線性 關係之一原因為記憶體裝置自身内部之硬體限制。即記憶 體控制器必須將所有記憶體命令排程進入記憶體裝置，從 • 而出現（honor·)了硬體限制。儘管可藉由設計記憶體裝置來 在某種程度上減小此等硬體限制，但因為減小硬體限制通 常增加了記憶體裝置之成本、功率及/或尺寸（所有此等均為 不良之替代方案），所以必須進行妥協。因此，給定此等約 束，儘管對於記憶體裝置而言易於以不斷增大之速率移動 運轉良好，之通信流量，例如進入記憶體裝置之同一頁面 之後續通信流量，但對於記憶體裝置而言難以處理諸如在 記憶體裝置之不同頁面或組之間跳動的"運轉不佳之通信 • 流量"。結果，記憶體資料匯流排頻寬之增加沒有得到相^ 的資訊頻寬之增加。 除了處理器與記憶體裝置之間的有限頻寬外，電腦系統 之效能亦受限於反應時間問題，其增加了自系統記憶體裝 置讀取資料所需之時間。更具體言之，當記憶體裝置讀取 命令耦接至諸如同步DRAM("SDRAM")裝置之系統記憶體 裝置時，僅在數個時脈週期之延遲後自SDRAM裝置輸出讀 取資料。因此，儘管SDRAM裝置可以高資料速率同步輸出 叢發資料，但在初始提供資料中之延遲可顯著降低使用該 I01999.doc 1331755 等SDRAM裝置之電腦系統的操作速《。增力口記憶體資料匯 流排速度可用於幫助減輕反應時間問題。然而，如同頻寬， ，大體上由於先前所討論之相同原因，記憶體資料匯流排速 度之增加沒有得到反應時間之線性減少。 儘官增加記憶體資料匯流排速度在某種程度上已成功增 加了頻寬及減小了反應時間，但由於使用此方法而引發了 其它問題。舉例而言，由於傳統上僅在記憶體控制器與記 鲁憶體模組所塞入之記憶體插槽之間存在導線，所以隨著記 憶體資料匯流排之速度增加，需要減少記憶體匯流排上之 載入以保持訊號完整性。已採用若干方法來調節記憶體資 料匯流排速度之增加。舉例而言，減少記憶體插槽之數目； 增加記憶體模組上之緩衝電路以便將足夠的控制訊號之扇 出提供至記憶體模組上的記憶體裝置；及由於在單一記憶 體裝置介面上之記憶體模組連接器太少而在記憶體模組上 提供多個記憶體裝置介面。然而，此等習知方法之有效性 • 為有限的。為何在過去使用此等技術之一原因為使用此等 技術係具有成本效益的。然而，當在每個介面中僅可插入 一記憶體模組時，向每一需要之記憶體插槽添加一獨立記 憶體介面變得太昂貴。換言之，其將系統控制器封裝推出 曰用品範圍而推進奢侈品範圍，因此大大地增加了成本。 一允許以成本有效之方式增加記憶體資料匯流排速度的 新近方法為使用經由記憶體集線器耦接至處理器之多個記 憶體裝置。圖1所示之電腦系統i 00使用一記憶體集線器架 構。電腦系統1〇〇包括用於進行多種計算功能之處理器 I01999.doc 1331755 1 04 ’諸如執行特定軟體以進行具體計算或工作。處理器！ 04 包括一通常包括一位址匯流排、一控制匯流排及一資料匯 流排之處理器匯流排〗〇6。處理器匯流排j 〇6通常耦接至通 常為靜態隨機存取記憶體（"SRAM”）之快取記憶體1〇8。最 後，處理器匯流排106耦接至一有時亦稱作匯流排橋接器之 系統控制器110。系統控制器11〇充當多種其它組件與處理 器之通信路徑。舉例而言，如圖〗所示，系統控制器ιι〇 包括一通常耦接至一圖形控制器丨12之圖形埠，該圖形控制 器112接著耦接至一視訊端子114。系統控制器ιι〇亦耦接至 諸如鍵盤或滑鼠之一或多個輸入裝置118，以允許操作者與 電腦系統110建立介面。通常，電腦系統1〇〇亦包括經由系 統控制IIU_接至處理器104之一或多個輸出裝置12〇，諸 :印表機。-或多個資料儲存裝置124通常亦經由系統控制 器110麵接至處王里器104以允許處理器104儲存或操取來自 内部或外部儲存媒體（未圖示）之資料。典型儲存裝置124之 實例包括硬碟及軟碟、卡式錄音/影帶及緊密光碟唯讀記憶 體（CD-ROM)。 系'統控制器110包括一搞接至處理器104之記憶體集線器 控制器128。系統控制器110經高速雙向或單向系統控制器/ 集線器介面134進-步搞接至若干記憶體模組130an。通 常，記憶體模組I30a-n以，點對點或菊鍵架構之方式來相 接’從而記憶體模組130a-n彼此串聯連接。因此，以菊鏈 之方式’系統控制器m搞接至第—記憶體模組i3〇a，同時 第-記憶體模組】施連接至第二記憶體模組】地，且 I01999.doc I331755 記憶體模組nob耦接至第三記憶體模組〗3〇c等等。每一吃 憶體模組130a-n包括一記憶體集.線器140,其麵接至系統控 ; 制器/集線器介面134且經由共同展示為匯流排150之= ‘令 '位址及資料匯流排進一步耦接許多記憶體裝置“己 憶體集線器丨40在記憶體集線器控制器〗28與記憶體裝置 148之間有效地投送記憶體請求及回應。 記憶體模組130a-n上之記憶體裝置148通常能夠以高時 φ 脈頻率操作以便有助於整個記憶體系統之相對高速操: 因此，使用此架構之電腦系統亦可使用高速系統控制器/集 線器介面134來補充記憶體裝置148之高時脈速度。另外’，' 藉由基於記憶體集線器之系統，可在系統控制器/集線器介 面134上維持訊號完整性，因為訊號通常經由多個記憶體集 線器140傳輸至記憶體集線器控制器128及自後者傳輸。此 外’此架構亦易於提供擴充系統記憶體而無需關注諸如在 習知記憶體匯流排架構中所發生的隨著添加更多之記憶體 • 模組而來的訊號品質降級。 應瞭解，測試記憶體模組130a_n之記憶體裝置148通常需 要使用可調節記憶體裝置148操作所處之高時脈頻率的測 «4裝備。即將測試器、測試介面裝備及其類似物設計為在 記憶體裝置148上進行各種測試以判定裝置在典型操作條 件下之功能性。舉例而言，測試器應能夠產生具有足夠訊 號精確度的諸如命令、位址及資料訊號的之測試訊號且至 少以記憶體裝置148操作所處之速度以便進行有意義的測 试。另外，測試器應較佳能夠分析用於操作中之記憶體裝 IOI999.doc 48的各種態樣之相對時序容限，其通常需要測試器以高 體裝置148所操作之時脈頻率的時脈頻率操作。儘管 ^ ^裝備可購侍但購買此裝備之經濟成本通常很高。 〜叹疋中極大增加了負_，其中需要多個測試裝備以 寺足夠之生產置。因&，若抑制測試裝備之成本，則將 U記憶體裝置之測試品質或將損害生產輸出，兩者皆非 解决方法。因此，需要提供替代方法來測試記憶體 裝置之系統及方法。 【發明内容】 —根據本發明之—態樣之記憶體集線器包括—記憶體$ 式橋接态電路，該記憶體測試橋接器電路具有一測試器乂 面’經由其回應於一測試時脈訊號而接收測試命令封包； =該記憶體測試橋接器電路進—步具有—㈣至該測試著 介面之記憶體介面’經由該記憶體介面回應於一記憶體時 脈訊號而料應於—測試命令封包之記㈣命令提供至至 少-記憶體裝置。該記憶體集線器進—步包括 憶體測試橋接器電路之錯誤偵測電路，以回應於一記憶體 命令而比較由記憶體測試橋接器電路接收之預期資料盘自 該記憶體裝置返回的讀取資料，該錯誤_電路可回應於 該比較而操作以產生表示讀取眘祖β 座玍衣不項取貝科疋否匹配預期資料之通 過/失敗資料。 在本發明之另一態樣中，提供一種用於測試記憶體们 之方法’其包括：回應於-具有-測試時脈頻率之測試& 脈訊號而將來自-载器之測試命令封⑼接H隐骨 J0I999.doc 1331755 集線器；根據該等測試命令封包在記憶體集線器中產生記 憶體裝置命令、位址及資料訊號；及回應於—具有一記憶 體裝置時脈頻率之記憶體裝置時脈訊號而將來自該記憶體 集線器之記憶體裝置命令、位址及資料訊號耦接至一處於 測試狀態下之記憶體裝置。 【實施方式】 圖2說明一根據本發明之一實施例的記憶體裝置測試配 φ 置2〇〇。該項技術中已知之習知測試器202經由一測試器/記 憶體集線器匯流排204耦接至一記憶體集線器2丨〇。測試器/ s己憶體集線器匯流排2〇4包括一耦接至集線器21〇之上行鏈 路匯流排208，經由該上行鏈路匯流排2〇8將測試命令封包 提供至記憶體集線器2 1 〇，且該匯流排2〇4進一步包括一測 試控制匯流排206 ’經由其可控制及監視測試，且經由其可 獲得測試結果。記憶體集線器經由各自記憶體匯流排 220a-h耦接至複數個記憶體裝置2 12a_h。如將於下文更詳盡 • 地捂述，由測試器202提供至記憶體集線器2丨〇之測試命令 封包包括用於進行測試記憶體裝置212a_h之資訊’諸如記 憶體命令、測試位址、測試資料及其類似物。儘管記憶體 集線器210在圖2中展示為經由各自記憶體匯流排22〇a_h耦 接至每一記憶體裝置212a-h，但應瞭解記憶體集線器21〇與 記憶體裝置212a-h亦可經由一共用記憶體匯流排（未圖示） 來耦接。記憶體匯流排220a-h包括用於在記憶體集線器2 j 〇 與记憶體裝置2 12a-h之間耦接記憶體位址、記憶體命令及 資料之訊號線。 IOI999.doc 1331755 如將於下文更詳盡地說明，記憶體集線器210充當測試器 202與記憶體裝置2l2a-h之間的”測試橋接器"。以此方式， 最大運作操作時脈頻率小於記憶體裝置212a-h之操作時脈 頻率的測試器仍可用於在記憶體裝置212a-h之操作時脈頻 率下測試記憶體裝置212a-h。通常，測試器202驅動測試模 式至多種程度’且記憶體集線器210驅動耦接至記憶體裝置 212a-h之高速介面電子設備。
圖3說明記憶體集線器300之一部分。記憶體集線器3〇〇 可由圖2所示之記憶體集線器21〇取代。一多工器3〇2耦接至 上行鏈路匯流排208，該上行鏈路208在圖3中展示為具有一 第一上行鏈路LINKINO 208a及一第二上行鏈路LINKIN1
208b。多工器302在上行鏈路2〇8a與208b之間選擇以耦接至 記憶體集線器測試命令匯流排3〇4。耦接至記憶體集線器測 試命令匯流排3 0 4的有測試命令鎖存器3丨〇、測試位址鎖存 器3 12及測試位址作業碼鎖存器314與測試資料鎖存器 及測試資料作業碼鎖存器318。鎖存器31〇、312、314、316、 318為習知的，且如將於下文更詳盡地說明，該等鎖存器鎖 存自測試器202提供至記憶體集線器21〇之測試命令封包之 各種訊號（圖2)。 一耦接至測試位址鎖存器312之測試位址算術邏輯單元 (ALU)324根據由測試位址竹堂 ' m址作菜碼鎖存器3 M鎖存之測試位 址作業碼來對測試位址$行算術及邏輯運算 將更詳盡地說明’將測試位址作業碼提供至 。如將於下文 記憶體集線器 300以作為測試命令封
包之一部分。在指示測試位址ALU 10J999.doc 324對先則浪j 6式位址ALU運算所得之測試位址進行運算的 清況下，測4位址ALU 324之輸出經由多工器33〇返回耦接 至利。式位址鎖存器312 »測試位址鎖存器312、測試位址作 業碼鎖存器314、測試位址ALU 324及多工器㈣通常界定__ 測試位址產生器340。記憶體集線器210進一步包括一耦接 至測試資料鎖存器316之測試資料ALU似以根據由測試資 料作業碼鎖存器3 1 8鎖存之測試資料作業碼對測試資料進 行算術及㈣運算。如詩下文更詳盡地說明，將測試資 料作業碼提供至記憶體集線器3〇〇以作為測試命令封包之 邛刀。在指示測試資料ALU 326對先前測試資料ALU運算 所得之測試資料進行運算的情況下，測試資料ALU 326之輸 出經由多工器332返回耦接至測試資料鎖存器3丨6。測試資 料鎖存器316、測試資料作業碼鎖存器318、測試資料ALU 320及多工器332通常界定一測試資料產生器35〇。 一記憶體位址介面鎖存器360耦接至測試位址ALU 324以 將一測試位址提供至記憶體裝置212a_h(圖2) ^類似地，一 耗接至測試資料ALU 326之輸出之記憶體資料介面鎖存器 364將測試資料提供至記憶體裝置212a }^一記憶體命令介 面鎖存器362耦接至測試命令鎖存器3丨〇以將記憶體命令提 供至記憶體裝置212a-h。記憶體介面鎖存器360、362、364 中之每一者耦接至記憶體匯流排220a-h之相應訊號線》 搞接至記憶體匯流排220a-h之資料訊號線之錯誤偵測邏 輯370及資料俘獲緩衝器372亦包括在記憶體集線器210 中。如圖3所示，錯誤偵測邏輯370及資料俘獲緩衝器372耦 I01999.doc 13 1331755 接至與記憶體資料介面鎖存器364所耦接之資料匯流排不 同的資料匯流排。然而，應瞭解圖3為代表性的，而且錯誤 偵測邏輯370 '資料俘獲緩衝器372及記憶體資料介面鎖存 器364所耦接之資料匯流排可為如該項技術中已知的雙向 匯流排。更大體而言’記憶體介面鎖存器36〇、362、364代 表錯誤偵測邏輯370及資料俘獲緩衝器372所耦接之記憶體 介面電路。 錯誤偵測邏輯370包括用以比較自記憶體裝置2i2a_h讀 取之貝料與寫入記憶體裝置2 12a-h之預期資料以判定記憶 體裝置2 12a-h是否通過測試或測試失敗的邏輯。錯誤偵測 邏輯370包括儲存表示測試器2G2可存取之比較結果的資訊 之測試結果暫存器（未圖示）。以此方式，當被請求時可將測 试記憶體裝置2 12a-h之結果提供至測言式器2〇2。纟需要由測 ”式器202復審特定讀取資料的情況下，俘獲緩衝器仍亦輕 接至記憶體匯流排220a_h之資料訊號線以儲存來自記憶體 裝置212a-h之讀取資料。舉例而言，當已由錯誤谓测邏輯 3 70偵測到錯誤時，可需要測試器2藉由自俘獲緩衝器3μ •掘取特^資料來復審引起該錯誤之特；t資料。-多工器374 麵接至錯誤_邏輯37G及俘獲緩衝H 372以選擇向測試器 202提供表示測試結果的資訊或特定讀取資料。應瞭解，在 替代實=例中，可將來自俘獲緩衝器372及錯誤制邏輯 37之> π直接而非經由多工器3 74提供至測試器。在不 偏離本發明之範嘴之狀況下亦可利用用於將測試結果或特 定讀取資料提供至測試器202之替代配置。 IOI999.doc 1331755 勺：瞭解’特定出於測試之目的而可將先前所描述 匕括於記憶體集線器21〇中，唆 或者，在適當時可利用包括於 5己憶體集線器210中用於正當握柞 ； 、正*刼作之各種電路《舉例而言， =令Γ器310可由在記憶體集線器21°之正常操作期 之命令鎖存益置換。類似地’儘管測試位址產生器 40相對於圖3被描述為出於測試之目的而被包括，但其可 由已包括於記憶體集線器21〇中以在正常操作期間使用之 ::址電路置換。可在不偏離本發明之範疇之狀 等修改^ ，疋仃4 A在操作中’於測試時脈之每一時脈週期，將記憶體測試 7封包經第一及第二上行鏈路匯流排2〇8&、扑並行提 供至記憶體集線器300。接著根據一較快之記憶體時脈頻率 將記憶體職命令封包解多工且將包括於载命令封包中 之測試命令、位址及資料資訊由相應之測試命令、位址及 資料鎖存器310、312及318鎖存。測試命令、位址及資料資 訊接著轉換為用於記憶體裝置2I2a_h之適當訊號且由各自 的記憶體位址、命令及資料介面鎖存器36〇、362、364鎖存。 因此，鏈路介面作為多路傳輸之記憶體裝置命令匯流排運 轉。以此方式，測試器可以第一時脈頻率經第一及第二上 行鏈路2〇8a、208b將測試命令封包並行提供至記憶體集線 器300且5己憶體裝置2 1 2a-h可以第二時脈頻率經記憶體匯 流排220a-h接收記憶體測試命令以便以一不同且通常較高 之時脈頻率測試。結果，經記憶體集線器3〇〇提供了用於較 尚速度之記憶體裝置2I2a-h的足夠之測試命令產出量，該 IOI999.doc 15 1331755 記憶體集線器则允許相當靈活地進行命令排程。 圖4為說明測試命令封包之鎖存及向記憶體介面鎖存器 =1、362及364提供之時序圖。在時間τ〇 ,鎖存包括於測試 7封包内之測試命令、位址及資料資訊。在時間τι，現 轉換為用於記憶體裝置之適當訊號由測試位址、命令及資 料介面鎖存器360、362及364鎖存且被提供至處於測試狀態 下之記憶體裝置212“。應瞭解，在時㈣，儘管在圖艸 未展示，但可鎖存用於下—測試命令封包之測試命令、位 址及資料資訊。因Λ ’測試命令、位址及資料資訊之鎖存 與將適备记憶體訊號提供至記憶體裝置212a h可為交錯 的，使得對於每-時脈週期可將—測試命令提供至記憶體 裝置212a-h。 如上所述，回應於接收記憶體測試命令封包，由各自的 測試鎖存器310、312及318來鎖存適當之測試命令、位址及 資料資訊。在圖3中所示之實施例中，可提供測試記憶體位 址及測試資料以作為測試命令封包之一部分。或者，可提 供位址ALU作業碼及測試資料ALU作業碼以用於測試位址 ALU 324及測試資料ALU 326之操作。即並非在測試命令封 包中直接提供測試位址及測試資料資訊，而是可由包括於 記憶體集線器300中之測試位址產生器34〇及測試資料產生 器350產生用於測試記憶體裝置之測試位址及測試資料。 圖5說明-測試命令封包資料結構5〇〇，其可與具有測試 位址及測試資料產生器34〇、35〇之記憶體集線器一起使 用。s亥測試命令封包5〇〇長度為〗6位元，其中三個最低有爻 I01999.doc -16- 1331755 位元<2:0>代表用於測試命令資訊之測試命令欄位504，三 個位元<5:3>代表測試位址ALU作業碼欄位508，兩個位元 <7:6>代表測試資料ALU作業碼欄位5 12，且八個位元 < 1 5:8 >代表用於重複操作指令之重複操作攔位5 16。 該項技術中已知之各種類型之作業碼可與測試位址ALU 324及測試資料ALU 326—起使用以用於測試記憶體裝置 212a-h。舉例而言，測試位址ALU 324所需要之作業碼類型 _ 包括：INCREMENT命令，其用於遞增由位址鎖存器312鎖 存之當前位址；DECREMENT命令，其用於遞減位址鎖存 器3 12中之當前位址；COMPLEMENT命令，其補充當前位 址之位元；RESET命令，其將當前位址之所有位元設定為 零；SET命令，其將當前位址之所有位元設定為一；及NOOP 命令，其在當前位址不進行任何操作。對於用於測試資料 ALU 3 2 6之作業碼，可需要具有：RESET命令以將測試資料 鎖存器318中鎖存之當前資料值設定為零、SET命令以將當 φ 前資料值設定為一、COMPLEMENT命令以補充當前資料值 及NOOP命令以在當前資料值不進行任何操作。重複操作欄 位5 16所需之指令類型可包括諸如以下之指令： NO—REPEAT，其進行測試位址及資料操作僅一次； REPEAT_n ,其重複測試位址及資料操作η次，η為具有重複 操作指令之值；REPEAT_CONTINUE，其無限地重複測試 位址及資料操作；及REPEAT_STOP，其中斷重複測試位址 及資料操作。程式化該等作業碼及重複操作指令在該項技 術中已熟知，且可使用習知硬體及軟體設計來實施。 101999.doc 1331755 應瞭解，已藉由實例之方式來提供圖5所說明之記憶體測 試命令封包的特定實施例，且可在不偏離本發明之範疇的 狀況下G改包括於記憶體測試命令封包5 〇 〇中之特定攔位 , 5 04 5 08、5 12、5 I 6 以及攔位 504、508、5 12、5 16之位元 長度此外可用於測试位址ALU 324及測試資料ALU 326 之作業碼的類型及重複操作指令通常已為普通熟習此項技 術者熟知，且因此，可在不偏離本發明之範疇的狀況下修 •改本文所述用於本發明之特定實施例的作業碼及重複操作 指令。 圖6說明一用於一具有記憶體裝置測試能力之記憶體集 線器2 10(圖2)的一替代實施例之測試命令封包6〇()。如圖6 所示，測試命令封包600為16位元，其中三個最低有效位元 <2.0>代表用於記憶體裝置2i2a-h之記憶體命令，及剩餘13 個位元1 5 ·3 >代表用於s己憶體裝置212a-h之13位元記憶體 位址。以習知方式將測試資料提供至記憶體集線器21〇，且 Φ 進一步提供至記憶體裝置2 12a-h上。即在適當時將測試資 料經上行鏈路匯流排208提供至記憶體集線器2丨〇 ^接收測 試貢料以及測試命令封包6〇〇之記憶體集線器2丨〇使用各自 的s己憶體匯流排220a-h將測試資料轉遞至記憶體裝置 212a-h。與圖3所示之記憶體集線器3〇〇的實施例相反，並 非提供具有測試命令之測試命令封包及指令以用於在記憶 體集線器300中產生測試位址及測試資料，而是測試命令封 包600將測試命令及測試位址直接提供至記憶體集線器，該 測試命令及該測試位址接著轉譯為用於測試記憶體裝置 101999.doc 丄/:);) 、备_。士口在圖6中進一步展*，在時間το由記 t體集線器210鎖存測試命令封包_，且在時間T1於下-日，脈週期鎖存下1試命令封包_。在時㈣屈於後續 兩個時脈週期鎖存測試命令封包，612。因此，如圖6所 w在每a寺脈週期將測試命令封包提供至記憶體裝置 以h如先刖關於記憶體集線器300所述，在測試器時脈 訊號之每-時脈週期中，將具有圖6中所示格式之測試命令
」第及第一上行鏈路匯流排208a、208b並行提供至 ;It體集線器。接著根據具有第二、通常較高時脈頻率之 己隐體時脈汛號藉由記憶體集線器將記憶體測試命令解多 工且提供至記憶體妒菩 篮裝置2l2a_h。以此方式，記憶體裝置 212a h可以一較向之頻率記憶體時脈訊號測試，儘管測試 器〇2根冑車交低頻率之測試時脈訊號另字測試命令封包提 供至記憶體集線器21〇。
在一替代實施例中，測試位址及測試資料產生器中之至 ^者係包括於記憶體集線器210中（圖2)，其中測試命令封 包包括用於存在於記憶體集線器210中之測試產生器的測 4 ALU命令’且測試命令封包進一步包括將要直接提供至 記憶體集線器210中之其它測試資訊。 圖7說明一用於測試在基於集線器之記憶體系統中使用 的S己憶體模組130之記憶體裝置148的測試設備700。該測試 設備700包括—具有一測試器/記憶體集線器介面電路704 之記憶體測試器7〇2。記憶體測試器702經測試控制匯流排 7 〇 8及'則试上行鏈路匯流排7 1 〇耦接至位於記憶體模組1 3 0 IOI999.doc •19· 1331755 上之記憶體集線器740。記憶體集線器740經共同展示為匯 流排1 50之記憶體裝置命令、位址及資料匯流排輕接至記憶 ，體裝置148。記憶體集線器740包括根據本發明之實施例的 ‘ 用於測試記憶體裝置148之記憶體測試電路742。儘管記憶 體集線器740根據一測試器時脈訊號經測試上行鏈路匯流 排7 10接收測試命令封包，但記憶體裝置148根據一記憶體 裝置時脈訊號來測s式。§玄測試器時脈訊號具有第一時脈頻 • 率且該記憶體裝置時脈訊號具有通常高於該第一時脈頻率 之第二時脈頻率。 自上述内容，應瞭解儘管本文已出於說明之目的而描述 了本發明之特定實施例，但可在不偏離本發明之精神及範 疇之狀況下進行各種修改。因此，本發明僅受限於附加之 申請專利範圍。 【圖式簡單說明】 圖1為一具有使用習知記憶體集線器架構之系統記憶體 鲁的基於處理器之系統的部分方塊圖。 圖2為一用於測試具有—根據本發明之一實施例的記憶 體集線器之記憶體裝置的測試設備的部分方塊圖。 圖3為一根據本發明之一實施例的記憶體集線器之部分 . 方塊圖。 圖4為—用於 用％包括一根據本發明之一實施例的記憶體集 線器之測試設備的部分時序圖。 圖 5 為一用 4β '根據本發明之一實施例的記憶體集線器 之測試命令封包資料結構的圖表。 101999.doc 。。圖6為一用於—根據本發明之另__實施 器之測試命令封包資料結構的圖表。 圮擔 【主要元件符號說明】 圖7為一用於測試一記憶體模組之測試設傷的部 圖，该s己憶體模組用於具有根據本發明之一實施例 體集線益之基於集線器之記憶體系統中。 100 電腦系統 104 處理器 108 快取記憶體 110 系統控制器 112 圖形控制器 114 視訊端子 118 輸入裝置 120 輸出裝置 124 資料儲存裝置 128 記憶體集線器控制器 1 30a-n 記憶體模組 140 ' 210 ' 記憶體集線器 300 > 740 148 、 212a-h 記憶體裝置 150 匯流排 200 記憶體裝置測試配置 202 習知測試器 204 測試器/記憶體集線器 匯流排 lOI999.doc •21 · 1331755
206 ' 708 測試控制匯流排 208 上行鏈路匯流排 208a 第一上行鏈路 208b 第二上行鏈路 220a-h 記憶體匯流排 302、 330 ' 多工器 332、 374 304 記憶體集線器測試命令匯流排 310 測試命令鎖存器 312 測試位址鎖存器 314 測試位址作業碼鎖存器 316 測試資料鎖存器 318 測試資料作業碼鎖存器 324 測試位址算術邏輯單元（ALU) 326 測試資料ALU 340 測試位址產生器 350 測試資料產生器 360 記憶體位址介面鎖存器 362 記憶體命令介面鎖存器 364 記憶體資料介面鎖存器 370 錯誤偵測邏輯 372 俘獲緩衝器 500 測試命令封包資料結構 504 測試命令攔位 101999.doc ·22· 1331755
508 512 516 600 608 700 702 704 710 742 測試位址ALU作業碼欄位 測試資料ALU作業碼欄位 重複操作欄位 604、 測試命令封包 612 測試設備 記憶體測試器 測試器/記憶體集線器介面電路 測試上行鏈路匯流排 記憶體測試電路
101999.doc -23-

Claims (1)

1331755 第094117287號專利申請案 中文申請專利範圍替換本(99年6月） ____ 十、申請專利範圍： 解&月也修正替换頁 • 1 · 一種記憶體集線器，其包含： 1 /則。式叩U面’其用於耦接至一測試匯流排且經由 該測試匯㈣來接收測試命令封包，㈣試命令介面經 H為回應力I有-測試時脈頻率之測試時脈訊號而 鎖存該等測試命令封包； -記憶體裝置介面’其用於將記憶體裝置命令、位址 及資料訊號耦接至-記憶體裝置，該記憶體裝置介面經
組態為回應於一具有—_播脚驻屯+ ^ 。己隐體裝置時脈頻率之記憶體裝 置時脈訊號而將該等記,@ ^ ^ T A u體裝置命令、位址及資料訊號 提供至該記憶體裝置； -測試命令鎖存器，其耗接至該測試命令介面及該記 憶體裝置介面’以鎖存-所接收之測試命令封包之一記 憶體裝置命令’且根據該記憶體裝置命令將記憶體裝置 命令訊號提供至該記憶體袈置以測試該記憶體裝置； 測°式位址產生益’其耦接至該測試命令介面及該記 憶體裝置介面’以根據該所接收之測試命令封包來產生 该等用於該記憶體裝置之記憶體裝置位址訊號； 測5式資料產生器’其耦接至該測試命令介面及該記 憶體褒置介面’以根據該所接收之測試命令封包來產生 該用於該記憶體裝置之記憶體裝置資料訊號；及 一錯誤侦測電路’其耦接至該測試匯流排且經組態為 比較對應於該記憶體裝置資料訊號之預期資料與自該記 憶體裝置讀取之資料’且其進—步經組態為經該測試匯 101999-990628.do« 1331755 流排提供一表示來自該比較之結果的訊號e 2 ·如°月求項1之5己憶體集線器，其中該測試命令封包包含測 試命令、測試位址及測試資料訊號，該等測試位址訊號 代表一記憶體裝置位址且該等測試資料訊號代表記憶體 裝置資料》 3 ·如响求項1之s己憶體集線器，其中該測試命令封包包含測 试命令及測試位址ALU作業碼訊號，該等測試位址ALU 作業碼訊號代表進行以產生記憶體裝置位址訊號之算術 與邏輯運算中之至少一者。 4.如响求項1之記憶體集線器，其中該測試命令封包包含測 試命令及測試資料ALU作業碼訊號，該等測試資料ALU 作業碼訊號代表進行以產生記憶體裝置資料訊號之算術 與邏輯運算中之至少一者。 5·如請求項1之記憶體集線器，其進一步包含一耦接至該測 試匯流排及該記憶體裝置之俘獲緩衝器，該俘獲緩衝器 經組態為俘獲自該記憶體裝置讀取之資料且在被請求時 經該測試匯流排提供相同資料。 6.如請求項1之記憶體集線器，其中該測試命令介面耦接至 該具有複數個上行鏈路之測試匯流排，經該等複數個上 行鏈路由該測試命令介面並行接收複數個測試命令封 包。 7·如請求項6之記憶體集線器，其中該測試命令介面包括— 耦接至該等複數個上行鏈路之多工器，以在將該等記憶 體裝置命令、位址及資料訊號提供至該記憶體裝置時在 101999-990628.doc 1331755
該等複數個上行鏈路之間多路傳輸。 8,如請求項1之記憶體集線器，其中該測試位址產生器包 含： 一測試位址鎖存器，其鎖存測試位址資訊； 一測試位址算術邏輯單元（ALU)作業碼鎖存器，其鎖存 一包括於該測試命令封包内之測試位址ALU作業碼；及 一測試位址A L U，其耦接至該測試位址鎖存器及該測試 位址ALU作業碼鎖存器，以根據該測試位址作業碼來對 忒測試位址資訊進行算術與邏輯運算中之至少一者。 9.如凊求項1之記憶體集線器，其中該測試資料產生哭勺 含： °°匕
一測試資料鎖存器’其鎖存測試資料資訊； -測試資料算術邏輯單元（ALU)作業碼鎖存器，其鎖存 一包括於該測試命令封包内之測試資料ALu作業碼；及 一測-式貝料ALU，其耦接至該測試資料鎖存器及該測試 貝料ALU作業竭鎖存器，以根據該測試資料作業碼對該 測》式貝料資Sfl進行算術與邏輯運算中之至少一者。 如《月求項1之3己憶體集線器，其中該記憶體裳置介面包含 -記憶體裝置命令鎖存器、一記憶體裝置位址鎖存器及 一記憶體裝置資料鎖存器以鎖存該等記憶體裝置命I、 位址及資料訊號。 7 11. 如凊求項1之記憶體集線器，其中該測試時脈頻率小於談 §己憶體裝置時脈頻率。 12. —種記憶體集線器，其包含： 101999-990628.doc 丄J/JJ
一測試電路，JL且古 t /…、有—測試指令封包鎖存器以鎖存包 呈^°"資訊之測試命令封包，該測試電路回應於- 1有一測試時脈頻率之測試時脈訊號而鎖存該等測試命 :封包’該測試介面電路進—步具有—㈣至該測試命 匕貞存器之測4命令電路，以根據該測試命令資訊 來產生用於測誠一 .h*· a* 4H. 。己隐體裝置之記憶體裝置命令、位址 及資料訊號； 。己隐肢裝置介面電路，其耦接至該測試電路以將該 等。己隐體裝置命令、位址及資料訊號耦接至一處於測試籲 狀態下之圮憶體裝置，該記憶體裝置介面經組態為回應 於具有一 &己憶體裝置時脈頻率之記憶體裝置時脈訊號 而將遠等記憶體裝置命令、位址及資料訊號提供至該處 於測試狀態下之記憶體襄置；及 一錯誤彳貞測電路’其耦接至該記憶體裝置介面電路及 該測試電路以比較對應於該記憶體裝置資料訊號之預期 資料與自該處於測試狀態下之記憶體裝置讀取之資料， §亥錯誤偵測電路經組態為提供一用於經該測試電路存取 · 的表示來自該比較之結果的訊號。 13. 如請求項12之記憶體集線器，其中該測試命令封包包含 測試命令、測試位址及測試資料訊號，該等測試位址訊 號代表一記憶體裝置位址且該等測試資料訊號代表記憶 體裝置資料。 14. 如請求項12之記憶體集線器，其中該測試命令封包包含 測試命令及測試位址ALU作業碼訊號，該等測試位址ALU 101999-990628.doc 竹年G月日修止皆換頁 進行以產生記憶體裝置位址訊號之算術 -、璉輯運舁中之至少一者。 15. 如請求項12之記憶體集線器，其中該測試命令封包包含 '則忒命令及測試資料ALU作孝碼氚垆 Mi 卜杲碼δί1唬’该等測試資料ALU 乍業石馬訊號代表進行以產生記情體 命、a C U肢裝置貧料訊號之算術 與邏輯運算中之至少一者。 16. 如請求項12之記憶體集線器，盆 ,0|1 ,, ^ 八進步包含一耦接至該 ^電路及該記憶體裝置介面之俘獲緩衝器，該俘獲緩 衝器經組態為俘獲自該處於測試狀態下之記憶體裝置讀 取之貪料且在被請求時經由該測試電路提供相同資料。 17. 如請求項以記憶體集線器，其中㈣試電路㈣至複 =個上行鏈路，經其由該測試電路並行接收複數 命令封包。 8’如μ求項17之5己憶體集線器’其中該測試電路包括一麵 接至該等複數個上行鏈路之多工器，以在將該等記憶體 $置命令、位址及資料訊號提供至該記憶體裝置時在該 等複數個上行鏈路之間多路傳輸。 19.如請求項12之記憶體集線器，其中該測試電路包括一測 試位址產生器，其包含： 一測試位址鎖存器，其鎖存測試位址資訊； 一測試位址算術邏輯單元（ALU)作業碼鎖存器，其鎖存 一包括於該測試命令封包内之測試位址ALU作業碼丨及 一測試位址ALU，其耦接至該測試位址鎖存器及該測試 位址ALU作業碼鎖存器，以根據該測試位址作業碼來對 101999-990628.doc 20. 亥測试位址資訊進行算術與邏輯運算中之至少一者。 如請求項12之記憶體集線器，其中該測試電路包括 试資料產生器，其包含： 測式貢料鎖存器，其鎖存測試資料資訊； 一測試資料算術邏輯單元（ALU)作業碼鎖存器，其鎖存 一包括於該測試命令封包内之測試資料alu作業碼；及 一一測試資料A L U ’其耗接至該測試資料鎖存器及該测試 資料ALU作業碼鎖存器，以根據該測試資料作業媽對該 測試資料資訊進行算術與邏輯運算中之至少一者。 21. 22. 23. 如請求項12之記憶體集線器，其中該記憶體裝置介面勺 含-記憶體褒置命令鎖存器、一記憶體裝置位址鎖存： 及一記憶體裝置資料鎖存器以鎖存該等記憶體裝置1 令、位址及資料訊號。 P 如。月求項12之|己憶體集線器，其中該測試時脈頻率小於 該記憶體裝置時脈頻率。 ； 一種記憶體集線器，其包含： 一記憶體測試橋接器電路，其具有一測試器介面，經 由遠測試H介面回應於—測試時脈訊號而接收測試命令 封包，且該記憶體測試橋接器電路進一步具有—耦接 該測試器介面之記憶體介面，經由該記憶體介面回應= 一記憶體裝置時脈訊號而將對應於一測試命令封包之/ 憶體命令提供至至少一記憶體裝置；及 己 一錯誤偵測電路，其耦接至該記憶體測試橋接器電硌 以回應於一 δ己憶體命令而比較由該記憶體測試橋接 55電 101999-990628.doc 竹年 路所接收之預期資料與自該記憶體裝置返回之讀取資 料，該錯誤偵測電路可回應於該比較而操作以產生表示 忒等讀取資料是否匹配該等預期資料之通過/失敗資料。 如μ求項23之S己憶體集線器，其中該測試命令封包包含 >、J。式卩令、/則试位址及測試資料訊號，該等測試位址訊 號代表一§己憶體裝置位址且該等測試資料訊號代表記憶 體裝置資料。 25. 如請求項23之記憶體集線器，其中該測試命令封包包含 測試np令及測试位址ALU作業碼訊號，該等測試位址 作業碼訊號代表進行以產生記憶體裝置位址訊號之算術 與邏輯運算中之至少一者。 26. 如請求項23之記憶體集線器，其中該測試命令封包包含 測試命令及測試資料ALU作業碼訊號，該等測試資料ALu 作業碼訊號代表進行以產生記憶體裝置資料訊號之算術 與邏輯運算中之至少一者。 27·如請求項23之記憶體集線器，其進一步包含一耦接至該 記憶體測試橋接器電路之俘獲緩衝器，該俘獲緩衝器經 組態為俘獲自該記憶體裝置讀取之資料且在被請求時提 供相同資料。 28. 如明求項23之記憶體集線器，其中該記憶體測試橋接器 電路耦接至複數個上行鏈路，經其由該記憶體測試橋接 盗並行接收複數個測試命令封包。 29. 如請求項28之記憶體集線器，其中該記憶體測試橋接器 電路包括一耦接至該等複數個上行鏈路之多工器，以在 101999-990628.doc 1331755
將該等記憶體裝置命令、位址及資料訊號提供至該記憶 體裝置時在該等複數個上行鏈路之間多路傳輸。 3〇·如請求項23之記憶體集線器，其中該記憶體測試橋接器 電路包括一測試位址產生器，其包含： 一測試位址鎖存器，其鎖存測試位址資訊； 一測試位址算術邏輯單元（ALU)作業碼鎖存器，其鎖存 一包括於該測試命令封包内之測試位址ALU作業碼；及 一測試位址A L U ’其耦接至該測試位址鎖存器及該測試 位址ALU作業碼鎖存器，以根據該測試位址作業碼對該 測試位址資訊進行算術與邏輯運算中之至少一者。 31.如請求項23之記憶體集線器，其中該記憶體測試橋接器 電路包括一測試資料產生器，其包含： 一測試資料鎖存器，其鎖存測試資料資訊； 一測試資料算術邏輯單元（ALU)作業碼鎖存器，其鎖存 一包括於該測試命令封包内之測試資料ALU作業碼；及 〃-測試資料ALU，其輕接至該測試資料鎖存器及該測試 貝料ALU作業碼鎖存器，以根據該測試資料作業碼對該 測試資料資訊進行算術與邏輯運算中之至少一者。μ 月长項23之5己憶體集線器，其中該記憶體測試橋接器 電路之該記憶體介面包含一記憶體裝置命令鎖存器、— •記憶體裝置位址鎖存器及一記憶體裝置資料鎖存器以鎖 存。亥等s己憶體裝置命令、位址及資料訊號。 其中該測試時脈訊號具有 之一 s己憶體裝置時脈頻率 如明求項23之記憶體集線器，其中 一小於該記憶體裝置時脈訊號之一 101999-990628.doc 1331755
的測試時脈頻率。 34· —種記憶體模組，其包含： 複數個記憶體裝置； 一記憶體裝置匯流排 一記憶體集線器，盆 ✓ \ 記憶體集線器包含： ，其耦接至該等記憶體裝置；及 耦接至該記憶體裝置匯流排，該 —測試電路，其且右一 ％丨μ人 '、有，貝丨5式令封包鎖存器以鎖存 匕括測试命令資訊之測^会a _ J戎叩令封包，該測試電路回應 於一具有—測試時脈頻率之測試時脈訊號而鎖存料 測試命令封包’該測試介面電路進—步具有—搞接至 該測試命令封包鎖存器之測試命令電路以根據該測試 命7資甙來產生用於測試一記憶體裝置之記憶體裝置 命令、位址及資料訊號； 5己憶體裝置介面電路，其麵接至該測試電路以將 該等記憶體裝置命令'位址及資料訊號耦接至一處於 測試狀態下之記憶體裝置，該記憶體裝置介面經組態 為回應於一具有一記憶體裝置時脈頻率之記憶體裝置 時脈訊號而將該等記憶體裝置命令、位址及資料訊號 提供至該處於測試狀態下之記憶體裝置；及 一錯誤偵測電路，其耦接至該記憶體裝置介面電路 及該測試電路以比較對應於該記憶體裝置資料訊號之 預期資料與自該處於測試狀態下之記憶體裝置讀取的 資料，該錯誤偵測電路經組態為提供一用於經由該測 試電路存取的表示來自該比較之結果的訊號。 101999-990628.doc 1331755 「 ———**·-·】 卜年 Mlfc； *»! -«»»»»-.« _.η 『___} 35.如請求項34之記憶體模組，其中該測試命令封包包含測 試命令、測試位址及測試資料訊號，該等測試位址訊號 代表—記憶體裝置位址且該等測試資料訊號代表記憶^ 裝置資料。 36.如請求項34之記憶體模組，其中該測試命令封包包含： 測試命令訊號；測試位址Alu作業碼訊號，其代表進行 以產生§己憶體裝置位址訊號之算術與邏輯運算中之至少 一者；及測試資料ALIJ作業碼訊號，其代表進行以產2 記憶體裝置資料訊號之算術與邏輯運算中之至少一者。 3 7.如明求項34之記憶體模組，其中該記憶體集線器進一步 包含—耦接至該測試電路及該記憶體裝置介面之俘獲緩 衝器，該俘獲緩衝器經組態為俘獲自該處於測試狀態下 之記憶體裝置讀取的資料且在被請求時經由該測試電路 提供相同資料。 3 8 _ 士明求項3 4之δ己憶體模組，其中該記憶體集線器之該蜊 試電路耦接至複數個上行鏈路，經其由該測試電路並行 接收複數個測試命令封包。 39. 如请求項38之記憶體模組，其中該記憶體集線器之該測 °式電路包括一搞接至該等複數個上行鏈路之多工器，以 在將該等記憶體裝置命令、位址及資料訊號提供至該記 憶體裝置時在該等複數個上行鏈路之間多路傳輸。 40. 如請求項34之記憶體模組，其中該記憶體集線器之該測 試電路包括一測試位址產生器’其包含·· 一》則試位址鎖存器’其鎖存測試位址資訊； 101999-990628.doc •10· 1331755 一測試位址算術邏輯單元(ALU)作業碼鎖存器，其鎖存 已括於。亥測试命令封包内之測試位址ALU作業碼；及 測》式位址ALU ’其輕接至該測試位址鎖存器及該測試 位址ALU作業碼鎖存器，以根據該測試位址作業碼來對 该測喊位址貧訊進行算術與邏輯運算中之至少一者。 41.如α月求項34之§己憶體模組，其中該記憶體集線器之該測 試電路包括-測試資料產生器，其包含： -測試資料鎖存器’其鎖存測試資料資訊； -測試資料算術邏輯單元（彻)作業碼鎖存器， 一⑽^測試命令封包内之測試㈣彻作業碼 I式資料A L u，其耗接至該測試資料鎖存器及該測^ 資料2作業碼鎖存器，以根據該測試資料作業碼來對 5亥測试貪料資訊進行算術與邏輯運算令之至少—者。 4 2 ·如請求項3 4之記情體媪έ 隱體杈組，其中該記憶體集線器之該 憶體裝置介面包含-記憶體裝置命令鎖存器、一記；體 裝置位址鎖存器及-記憶體裝置資料鎖存器以鎖存；等 記憶體裝置命令、㈣及亥專 43U項34之記憶體模組，其中該測試時脈 記憶體裝置時脈頻率。 手】於5亥 44. 一種記憶體模組，其包含： 複數個記憶體裝置； 一記憶W匯流排’其純至該等記憶 -記憶體集線器，其輕接至該記憶 ’及 記憶體集線器包含： 发罝匯-排，該 101999-990628.doc 竹Η月·ί
姐2憶體測試橋接器電路，其具有—測試器介面， 二：：試器介面回應於-測試時脈訊號來接收測試 7 、匕，且該記憶體測試橋接器電路進一步具有— =該測試器介面之記憶體介面，經由該 =於：記憶體裝置時脈訊號而將對應於一測試命 一 _ 抆供至至吵一 §己憶體裝置；及 路以θ Γ偵_電路’其輕接至該記憶體測試橋接器電 哭带 陇體°卩々而比較由該記憶體測試橋接 取 預期貝料與自该記憶體裝置返回之讀 生表“錯决偵測電路可回應於該比較而操作以產 生表示該等讀取資料是 座 敗資料。 貞抖疋否匹配該孝預期資料之通過/失 45‘如睛求項44之記憶體模組，其中 試命令、測試位址及測試資料。…封匕包含测 代表—… 式貝枓讯唬，該等測試位址訊號 记憶體裝置位址且該等測 裝置資料。 貝抖。礼號代表兄憶體 'Sr4:記憶體模組，其中該測試命令封包包含： 」^令訊號；職位址勒作_訊號，其代表進行 。己隐體裝置位址訊號之算術與邏輯運算中之至少 ^體Γ試賴則作㈣耗，其代表進行以產生 47.如請求义置貧抖讯號之算術與邏輯運算中之至少-者。 包含44之5己憶體模組’其中該記憶體集線器進-步 耦接至該記M測試橋接 該俘獲缕輪吳,· z At』 电纷 < 评獲，k衝态， ㈣為俘獲自該記憶體裝置讀取之資料 i0i999-990628.doc -12- 1331755 —"* - . 且在被請求時提供相同資料 48.=Γ之記憶體模組’其中該記憶體集線器之該記 …、'。橋接器電路耗接至複數個上行鏈路，經並由該 記憶體測試橋接器並行接收複數個測試命令封包Γ " 二求項48之記憶體模組，其中該記憶體集線器之該記 憶體測試橋接㈣路包括i接至料複數個上行鍵路 器’以在將該等記憶體裝置命令、位址及資料訊 至該記憶體裝置時在該等複數個上行鏈路之間多 路傳輸。 夕 50.如吻求項44之記憶體模組，其中該記憶體集線器之該記 隱體測式橋接器電路包括一測試位址產生器，其包含： 一测试位址鎖存器，其鎖存測試位址資訊； 一測试位址算術邏輯單元（ALU)作業碼鎖存器，其鎖存 包括於5玄測試命令封包内之測試位址ALU作業碼；及 、J 4位址ALIJ ’其耗接至該測試位址鎖存器及該測試 位址AUJ作業碼鎖存器，以根據該測試位址作業碼對該 測试位址資訊進行算術與邏輯運算中之至少一者。 5 1.如明求項44之記憶體模組，其中該記憶體集線器之該記 憶體測試橋接器電路包括-測試資料產生器，其包含： 一測試資料鎖存器，其鎖存測試資料資訊； 一測試資料算術邏輯單元（ALU)作業碼鎖存器，其鎖存 一包括於該測試命令封包内之測試資料ALU作業碼·，及 一測試資料A L U ’其耦接至該測試資料鎖存器及該測試 資料ALU作業碼鎖存器，以根據該測試資料作業碼對該 101999-990628.doc 13
52 式資料貝讯進行算術與邏輯運算中之至少一者。 μ求項44之記憶體模組，其中該記憶體測試橋接 路之减圮憶體介面包含一記憶體裝置命令鎖存器、—兑 憶體裝置位址鎖存器及一記憶體裝置資料鎖存器以鎖^ 該等記憶體裝置命令、位址及資料訊號。 子 月长項44之記憶體模組，其中該測試時脈訊號具有— 小於該記憶體裝置時脈訊號之一記憶體裝置時脈頻 測試時脈頻率。 、 54. 一種記憶體測試設備，其包含： 一記憶體測試器，其用於將記憶體測試命令封包提供 至測試記憶體裝置； ’、 圮憶體測試匯流排，其耦接至該記憶體測試器； -記憶體模組’其耦接至該記憶體測試匯流排以用於 測試’該記憶體模組包含： 複數個記憶體裝置； —記憶體裝置匯流排’其耗接至該等記憶體裝置； 及 -記憶體集線器’其_接至該記憶體裝置匯流排， 該記憶體集線器包含： 一測試電路，其具有— 測斌命令封包鎖存器以鎖 存包括測試命令資訊之測試命令封包該測試電路 回應於一具有一測試時脈頻率之測試時脈訊號而鎖 存該等測試命令封包，該測試介面電路進一步 一耦接至該測試命令封3 L鎖存器之測試命令電路， • U. 101999-990628.doc 1331755 \fr{〇n^^7^ 以根據該測試命令資訊來產生用於測試一記憶體裝 置之記憶體裝置命令、位址及資料訊號； 一記憶體裝置介面電路，其耦接至該測試電路以 將該等記憶體裝置命令、位址及資料訊號耦接至一 處於測試狀態卞之記憶體裝置，該記憶體裝置介面 經組態為回應於一具有一記憶體裝置時脈頻率之記 憶體裝置時脈訊號而將該等記憶體裝置命令、位址 及資料訊號提供至該處於測試狀態下之記憶體裝 鲁 置；及 一錯誤偵測電路，其耦接至該記憶體裝置介面電 路及該測試電路以比較對應於該記憶體裝置資料訊 號之預期資料與自該處於測試狀態下之記憶體裝置 讀取的資料，該錯誤偵測電路經組態為提供—用於 經由该測試電路存取的表示來自該比較之結果的訊 號。 ° _ 55·如請求項54之記憶體測試設備，纟中該測試命令封包包 3測。式°卩令、測試位址及測試資料訊號，該等測試位址 Λ號代表- c憶體襄置位址且該等測試資料訊號 憶體裝置資料。 · 衣冗 56. ^求項54之記憶體測試設備，其中該測試命令封包包 含丄測試命令訊號；測試位址則作業碼訊號’其= 2二以產生記憶體裝置位址訊號之算術與邏輯運算中二 :少：者；及測試資料ALU作業碼訊號，其代表 之 生§己憶體裝置資料訊號之算術與邏輯運算 U 王少~ 101999-990628.doc 15 1331755 者。 57. 如請求項54之記憶體測試設備，其中該記憶體集線器進 一步包含一耦接至該測試電路及該記憶體裝置介面之俘 獲緩衝器’該俘獲缓衝器經組態為俘獲自該處於測試狀 態下之記憶體裝置讀取的資料且在被請求時經由該測試 電路提供相同資料。 58. 如請求項54之記憶體測試設備’其中該記憶體集線器之 s亥測试電路耦接至複數個上行鏈路，經其由該測試電路 並行接收複數個測試命令封包。 59. 如請求項58之記憶體測試設備’其中該記憶體集線器之 s亥測試電路包括一耦接至該等複數個上行鏈路之多工 器’以在將該等記憶體裝置命令、位址及資料訊號提供 至°亥。己隐體裝置時在該等複數個上行鍵路之間多路傳 輸。 60. 如明求項54之記憶體測試設備，其中該記憶體集線器之 該測s式電路包括一測試位址產生器，其包含： 一測試位址鎖存器，其鎖存測試位址資訊； 一測試位址算術邏輯單元（ALU)作業碼鎖存器，其鎖存 一包括於該測試命令封包内之測試位址ALl^$業碼；及 一測試位址A L U ’其耦接至該測試位址鎖存器及該測試 位址ALU作業碼鎖存器，以根據該測試位址作業碼對唁 測s式位址資訊進行算術與邏輯運算中之至少一者。 61. 如請求項54之記憶體測試設備，其中該記憶體集線器之 該測試電路包括一測試資料產生器，其包含： 101999-990628.doc 1331755 一測試資料鎖存器，其鎖存測試資料資 訊；
一測試資料算術邏輯單元（ALU)作業碼鎖存器，其鎖存 一包括於該測試命令封包内之測試資料ALU作業碼.及 一測試資料ALU，其耦接至該測試資料鎖存器及該測試 貧料ALU作業碼鎖存器，以根據該測試資料作業碼對$ 測試資料資訊進行算術與邏輯運算中之至少一者。
62.如請求項54之記憶體測試設備，其中該記憶體集線器之 該記憶體裝置介面包含一記憶體裝置命令鎖存器 '一呓 憶體裝置位址鎖存器及一記憶體裝置資料鎖存器以鎖存 該等記憶體裝置命令、位址及資料訊號。 63.如印求項54之記憶體測試設備，其中該測試時脈頻率小 於該記憶體裝置時脈頻率。 64. —種記憶體測試設備，其包含： 一 S己憶體測試器，其用於將記憶體測試命令封包提供 至測試記憶體裝置； ^ 一兄憶體測試匯流排，其耦接至該記憶體測試器； 圯憶體杈組，其耦接至該記憶體測試匯流排以用於 測試’該記憶體模組包含： 複數個記憶體裝置； -記憶體裝置匯流排，其鶴接至該等記憶體裝置； 其耦接至該記憶體裝置匯流排 一記憶體集線器， 該記憶體集線器包含 一記憶體測試橋接哭 電路’其具有一測試器介 101999-990628.doc 1331755
:、，經由該測試器介面回應於—測試時脈訊號而接 牛冽忒命令封包；且該記憶體剛試橋接器電路進— 乂具有-純至該測試器介面之記憶體介面，唾且 :應於-記憶體裝置時脈訊號而將對應於一測試； 々封包之記憶體命令提供至至少—記憶體袭置；及 -錯誤侦測電路，接至該記憶體 =以回應於-記憶體命令而比較由該記憶體測試 接益電路接收之職資料與自該記憶體裝置返回 之讀取資料，該錯誤制電路可回應於該比較而操 作以產生表示該㈣取資料是否匹配該等預期資料 之通過/失敗資料。 &如請求項64之記憶體測試設備，其中該測試命令封包包 含測試命令、測試位址及測試資料訊號，該等測試位= 訊號代表-記憶體裝置位址且該等測試資料訊 憶體裝置資料。 ° 66. 如請求項64之記憶體測試設備，其中該測試命令封包包 含：測試命令；測試位址ALU作業碼訊號，其代表 以產生記憶體裝置位址訊號之算術與邏輯運瞀由 ^ Ύ之至少 一者；及測試資料ALU作業碼訊號，其代表進行以產 記憶體裝置資料訊號之算術與邏輯運算中的至少—者 67. 如請求項64之記憶體測試設備，其中該記憶體集線哭進 一步包含一搞接至該測試電路及該記憶體裝置介面之 獲缓衝器’該俘獲緩衝器經組態為俘獲自該處於測試狀 態下之記憶體裝置讀取的資料且在被請求時經由該測1 101999-990628.doc -18 - 68. 辦乙月♦修正ΐ染頁| 電路提供相同資料。 ---— 如請求項64之記憶體測試設備，其中該記憶體集線器之 該測試電路搞接至複數個上行鏈路’經其由該測試電路 並行接收複數個測試命令封包。 69. 70. 71. 如請求項68之記憶體測試設備，其中該記憶體集線器之 該測試電路包括一耦接至該等複數個上行鏈路之多工 崙，以在將該等記憶體裝置命令、位址及資料訊號提供 至該記憶體裝置時在該等複數個上行鏈路之間多路傳 輸。 如請求項64之記憶體測試設備，其中該記憶體集線器之 該測試電路包括一測試位址產生器，其包含： 一測試位址鎖存器，其鎖存測試位址資訊； 一測試位址算術邏輯單元（ALU)作業碼鎖存器，其鎖存 一包括於該測試命令封包内之測試位址ALU作業碼；及 一測試位址ALU，其耦接至該測試位址鎖存器及該測試 位址ALU作業碼鎖存器，以根據該測試位址作業碼對該 測試位址資訊進行算術與邏輯運算中之至少一者。 如請求項64之記憶體測試設備，其中該記憶體集線器之 該測試電路包括一測試資料產生器，其包含： 一測試資料鎖存器，其鎖存測試資料資訊； 一測試資料算術邏輯單元（ALU)作業碼鎖存器，其鎖存 一包括於該測試命令封包内之測試資料alu作業碼；及 一測試資料ALU ’其耦接至該測試資料鎖存器及該測試 資料ALU作業碼’以根據該測試資料作業碼對該測試資 101999-990628.doc 1331755 .. · - · - ^ 料貧m進行算術與邏輯運算中之至少一者。 72·如請求項料之記憶體測試設備，其中該記憶體集線器之 该圮憶體裝置介面包含一記憶體裝置命令鎖存器、一記 憶體裂置位址鎖存器及-記憶體裝置資料鎖存器以鎖存 該等記憶體裝置命令、位址及資料訊號。 73. 士吻求項64之記憶體測試設備，其中該測試時脈訊號具 有一小於該記憶體裝置時脈訊號之一記憶體裝置時脈頻 率的測試時脈頻率。 74. —種用於測試一記憶體裝置之方法，其包含： 回應於一具有一測試時脈頻率之測試時脈訊號而將來 自一測試器之測試命令封包耦接至—記憶體集線器； 根據該等測試命令封包在該記憶體集線器中產生記憶 體裝置命令、位址及資料訊號；及 回應於一具有一記憶體裝置時脈頻率之記憶體裝置時 脈訊號而將來自該記憶體集線器之該等記憶體裝置命 令、位址及資料訊號耦接至一處於測試狀態下之記憶體 裝置。 75. 如請求項74之方法，其中將來自該測試器之測試命令封 包耦接至該記憶體集線器，包含將測試命令、測試位址 及測試資料訊號耦接至該記憶體集線器，該等測試位址 訊號代表一記憶體裝置位址且該等測試資料訊號代表記 憶體裝置資料。 76. 如請求項74之方法，其中將來自該測試器之測試命令封 包耦接至該記憶體集線器包含耦接以下訊號：測試命令 101999-990628.doc -20- 1331755 訊號；測試位址ALU作業碼訊號 声隹— L組裝置位址訊號之算術與邏輯運算中之 測試資料ALU作業碼訊號，其代表 / ， 罢次 進仃以產生記憶體裝 置貝料訊號之算術與邏輯運算中之至少—者。 77:請t項74之方法，其進-步包含此較來自該記憶體裳 置之^取資料與預期資料並產生―表示該比較之結果的 通過/失敗訊號。 78.
如請求項77之方法，其進一 體裝置之讀取資料並提供相 資料。 步包含鎖存該等來自該記憶 同資料以用於評估該等讀取 79·如請求項74之方法，其中將來自該測試器之測試命令封 包搞接至該記憶體集線器，包含將複數個測試命令封包 並行耦接至該記憶體集線器。 80.如請求項79之方法，其中根據該等測試命令封包產生記 憶體裝置命令、位址及資料訊號包含：自該等複數個測 試命令封包中選擇，及根據該所選之測試命令封包以— 比將新的測試命令封包並行耦接至該記憶體集線器之速 率快的速率來產生記憶體裝置命令、位址及資料訊號。 81·如請求項74之方法，其中產生記憶體裝置位址訊號包含 根據包括於該等測試命令封包中之測試位址ALU作業碼 來進行算術與邏輯運算中之至少一者，且其中產生記憶 體裝置資料訊號包含根據包括於該等測試命令封包中之 測試資料ALU作業碼來進行算術與邏輯運算中之至少— 者0 101999-990628.doc 21 1331755 • r ί ，一.--r-~ 82_如請求項74之方法’其中該測試時脈頻率小於該記憶 裝置時脈頻率。 83. —種用於測試一記憶體裝置之方法，其包含· 將測試命令封包並行提供至一記憶體集線器以測試 處於測試狀態下之記憶體裝置；及 對於並行提供至該記憶體集線器之每一命令封包，根 據所選之測試命令封包在該記憶體集線器中產生記憶體 裝置命令、位址及資料訊號，且以一比將該等測試命令 封包並行提供至忒记憶體集線器之速率快的速率來將該 等記憶體裝置命令、位址及資料訊號提供至該處於測試 狀態下之記憶體裝置。 84.如請求項83之方法，其中將來自該測試器之測試命令封 包提供至該記憶體集線器包含將測試命令、測試位址及 測試資料訊號耦接至該記憶體集線器，該等測試位址訊 號代表一記憶體裝置位址且該等測試資料訊號代表記憶 體裝置資料。 ~ 85.如請求項83之方法，其中將來自該測試器之測試命令封 包提供至該記憶體集線器包含耦接以下訊號：測試命令 訊號；測試位址ALU作業碼訊號，其代表進行以產生記 憶體裝置位址訊號之算術與邏輯運算中之至少—者及 測試資料ALU作業碼訊號，其代表進行以產生記憶體裝 置資料訊號之算術與邏輯運算中之至少一者。 86.如請求項83之方法，其進—步包含比較來自該記憶體裝 置之讀取資料與預期資料且產生〆表示該比較之結果的 I01999-990628.doc •22· 87. 通過/失敗訊號。 如凊求項86之方法，其進一 體裝置之讀取資料並提供相 資料。 步包含鎖存該等來自該記憶 同資料以用於評估該等讀取 88. 如請求項83之方法，i中逄 M , /、中產生§己憶體裝置位址訊號包含 根據包括於該等測試命令封 進行篡㈣” 封包中之測試位址ALU作業碼 進仃异術與邏輯運算中之至 ] 梦罟音祖1 „老—& 考’且其中產生記憶體 :置貧㈣包含根據包括於該等測試命令 作業碼進仃鼻術與邏輯運算中之至少—者。 101999-990628.doc -23-
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