TWI327381B

TWI327381B - Apparatus, fabrication method and operating method and for non-volatile multi-bit memory

Info

Publication number: TWI327381B
Application number: TW95139862A
Authority: TW
Inventors: Erh Kun Lai; Chia Hua Ho; Kuang Yeu Hsieh
Original assignee: Macronix Int Co Ltd
Priority date: 2006-10-27
Filing date: 2006-10-27
Publication date: 2010-07-11
Also published as: TW200820469A

Description

1327381 • 脊

三達編號：TW3018PA 九、發明說明： m 【發明所屬之技術領域】本發明是有關於一種非揮發性記憶體、及其製造方法與操作方法，且特別是有關於一種適於建構大尺寸超小型記憶糸統之元件、及其製造方法與操作方法。【先如技術】隨著非揮發性記憶元件，特別是快閃記憶元件，對於 _穩疋度、密集度以及可靠度需求的增加，使得許多不同的元件相繼問世。目前有一種非常有用的技術可與動態隨機存取記憶體（DRAM)匹敵，其記憶體單元可以在兩種或多種狀態之間轉變，其各狀態具有一特徵阻抗準位。在狀 I、之間轉變的能力，可以輕易轉換為顯示兩種阻抗準位的能力，其可以輕易地等於邏輯值〇或1。目前已有許多的材料可以用於此種記憶應用。其中的一種是稱為硫屬化合物的材料，其至少具有兩個固相。這 Φ 些材料可以藉由施加適合用於積體電路之準位的電流來產生相變化。一般非結晶固相（generally amorphous solid state)的阻值高於一般結晶固相之阻值，其可快速感測指示出資料。這一些特性已經被研究使用來做為可程式阻抗材料’以形成可被讀取、寫入以及隨機存取的非揮發性記憶體電路。從非晶相轉變到結晶相一般是在低電流下操作。從結晶相改變到非晶相，此處做為重置，一般是在高電流下操作’其包括一個短而高電流密度脈衝以熔化或破壞結晶結 5 1327381 * ♦

三魏號：TW3018PA . 構，之後，相變化材料很快冷卻，終止相變化程序，允許至少一部份的相變化結構穩定於非晶態。一般都希望能使得相變化材料由結晶態轉變為非晶態的重置電流大小愈小愈好。重置電流的大小可以透過減少記憶胞中相變化材料單元的尺寸來減少之，以期能以小的絕對電流值通過相變化材料單元，來達到較高的電流密度。目前發展的方向是在積體電路結構中形成小孔洞，再以少量的可程式化阻抗材料來填充小孔洞。有關小孔洞之發展的專利包括：Ovshinsky於1997年11月11日核准之名稱為“具有錐形接觸窗之多位元單胞記憶體單元，，的美國專利第5,687，112號；Zahorik等人於1998年8月4曰獲准之名稱為“硫屬化合物之記憶元件’，的美國專利第 5,789,277號；Doan等人於2000年11月21日獲准之名稱為“可控制Ovnic相變化半導體記憶元件，’的美國專利第 6，150,253 號。 φ 在製造小尺寸元件以及符合大尺度記憶元件的嚴格規格在製私上所產生的變異，會衍生一些問題。再者，隨著電容量的增加，元件尺寸縮小，業界已到達一領域，其受物理限制，如原子尺寸，因而阻礙了未來的發展。因此，需要持續發展一種較佳的技術，以在間距減少下增加記憶體的效能。【發明内容】本發明是提供一種記憶元件及其製造方法，其可以在間距減少下增加記憶體的效能。 6 1327381 ，

三達編號：TW3018PA 本發明是提供一種記憶元件之製造方法，其可以在間距減少下增加記憶體的效能。 * 本發明是提供一種記憶元件之操作方法，其可以在間距減少下增加記憶體的效能。本發明一方面是提供一種記憶元件，其可選擇性顯示第一和第二邏輯準位。一第一導電材料，具有一第一表面，且其上有一第一記憶層。一第二導電材料，具有一第二表面，且其上有一第二記憶層。一連結導電層，連接第 ® 一和第二記憶層且電性接觸。其結構之第一記憶層之截面積小於第二記憶層之截面積。本發明提供一種選擇記憶體單元之邏輯狀態的方法，此記憶體單元延伸至位元線bl和b2之間且具有彼此成直角的RRAM單元，此RRAM單元是由L型導電連結構件構成，且其中的一第一記憶層之截面積小於一第二記憶層之截面積。此方法包括：於位元線bl施加一電壓 Vi，並於位元線b2施加一電壓V2，其中電壓V!和V2超 ® 過各記憶體單元的重置電壓；以及藉由施加一選擇的準位 Vi和v2，從第一、第二、第三以及第四記憶體單元邏輯準位之中選擇其一。本發明又提出一種記憶元件，其包括第一導電材料、第二導電材料與連結導電層0第一導電材料，具有一第一表面，且其上有第一記憶層；第二導電材料，具有一第二表面，且其上有第二記憶層。第一和第二記憶層可選擇性顯示第一和第二邏輯準位，各邏輯準位相應於該層之一已 7 1327381 * >

三達編號：TW3018PA 知電性阻抗。第一記憶層之截面積小於第二記憶層之截面積。連結導電層，連接且電性接觸第一和第二記憶層。 ' 本發明提出一種記憶元件，其包括二插塞、共源極線、導電材料、二第一記憶層、兩第二記憶層、二連結導電層與位元線。二插塞，位於基底上。共源極線，位於二插塞之間。二字元線，分別位於各插塞與共源極線之間。導電材料，位於共源極線與二字元線上方，並與共源極線電性連接。二第一記憶層，分別位於二插塞的表面上。二 ® 第二記憶層，分別位於第一導電材料的側壁上，且各第二記憶層具有一截面積大於各第二記憶層的截面積。二連結導電層，分別連接且電性接觸各第一和各第二記憶層，分別構成一記憶單元。位元線，電性連接第一導電材料。本發明又提出一種記憶單元，包括至少一字元線、介電層、插塞、共源極線、至少一導電材料、第一記憶層、第二記憶層、連結導電層與位元線。字元線位於基底上。 $ 介電層位於基底上。一插塞與一共源極線，分別位於字元線兩側之介電層之中。導電材料，具有一截面，且位於介電層上，與共源極線電性連接。第一記憶層，位於插塞的表面上並與其電性接觸。第二記憶層，位於於導電材料的截面上並與其電性接觸，且第二記憶層具有一截面積大於第二記憶層的截面積。連結導電層，電性連接第一和第二記憶層。位元線，電性連接導電材料層。為讓本發明之上述内容能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下： 8 1327381 * ¥

三達編號：TW3018PA 【實施方式】此種記憶胞之多位元記憶胞、陣列及其製造方法將配合第1圖至第6圖詳細說明如下。第1圖是繪示具有記憶體單元l〇〇a、100b之記憶胞之實施例100，其回應所附之申請專利範圍之需求。如同一般實際的記憶體單元設計，此處所繪示和討論的記憶體單元只是一個較大記憶體電路的一部份，其中記憶體單元 100a和100b構成記憶胞100。記憶胞係排成陣列以控制其存取，且一個完整的記憶單位可能包含十億個以上的記憶體單元。記憶體單元的以外的電路並非本發明之範圍。典型的記憶體電路可參照美國專利申請第1"155067號，其名稱為“薄膜熔化相變化隨機存取記體及其製造方法”，申請人與本案者相同，其内容併入本案參考之。記憶胞100係建構於下方結構101之上，其為傳統的共源極記憶體陣列結構。其架構詳細說明如下，但，值得注意的是，其單元是一種面對稱環繞於共源極線108之軸心的結構。各半個部分分別相當於單一個記憶體單元結構。在傳統的共源極結構中，各單元結構包括字元線106 以及插塞構件104。插塞構件104較佳的是以耐熱金屬來形成的，耐熱金屬例如是鎢。其他合適的耐熱金屬包括 Ti、Mo、Al、Ta、Cu、Pt、Ir、La、Ni 以及 Ru，及其氧化物與氮化物。例如TiN、RuO或NiO則是已知有用的耐熱金屬。較佳的字元線106是以多晶矽、金屬矽化物或是 9 1327381 4 ψ

三達編號：TW3018PA • 相似的材料來形成。這一些構件被埋在傳統的内層介電層 /内金屬介電層（ILD/IMD)之中。如習知，這些材料盡^ 能以具有低介電常數者較佳，較佳的材料是二氧化矽或相似的材料。在所示的實施例中，覆蓋共源極層的結構係位於金屬層120中心的上方，其可以使用銅金屬化。其他的金屬，包括鋁、氮化鈦以及鎢為主的材料都是可以採用的。此籲外，也可以使用非金屬導電材料例如是摻雜多晶矽。金屬層位於SiN層118之間’分別位於金屬層的上方和下方。以下將更詳細說明之。這三層組件延伸到接近、但未覆蓋插塞構件104之處。再者，SiN材料並未覆蓋金屬層。金屬層的厚度較佳的係介於10至2〇〇nm之間，更佳的是約為20nm。兩個SiN層的厚度較佳的是介於2〇至1〇〇nm之間’更佳的疋約為3〇nm。在各插塞構件的頂面以及金屬層的側壁分別設置記 φ 憶層Π〇和U2。這些材料層的組成將說明如後。而其形狀般呈扁平狀，其厚度範圍在2nm至300nm，較佳的是約為1 Onm。各圯It層11〇、112是以一種採用至少具有兩種穩定阻抗準位的材料形成的，此材料稱之為電阻式隨機存取記憶體RRAM材料。目前，已有數種材料被證實可以用於製造RRAM，其說明如後。瓜屬化δ物族群是一種重要的RRAM材料。硫族元素包括週期表第六族的元素中的氧、硫、砸、碲四種元素 1327381 * ψ

三M號：TW3018PA .中任何一種。硫眉化合物包括硫族元素和陽電性 (eleCtr〇P〇SitiVe)之元料自由基之化合物。硫屬化合物合金包括硫屬化合物和其他材料例如是過渡金屬之組合物。通常硫屬化合物合金包括—贱多種週期表第六族之元素，例如鍺和鋅。通常，硫屬化合物合金包括銻（外）、嫁（Ga)、銦（In)和銀（Ag)中一種或多種的組合物。由於硫屬化合物可包括兩種固態相，且分別具有特徵阻抗，可達成雙記憶之特性，因此，這一些材料稱之為‘‘相胃變化，，材料或合金。科技文獻中已揭露多種相變化型記憶體材料，其合金包括 Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、 In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、 Ge/Sn/Sb/Te、Ge/Sb/Se/Te 以及 Te/Ge/Sb/S。在 Ge/Sb/Te 合金族群中，可實施之合金組成的範圍非常廣。其組成可以TeaGebSbn^a+w來表示之。研究人員研究大部分有用的 φ 合金中的Te在沉積材料中的平均濃度最好低於70%，典型的是小於60%，通常的範圍是約為23%至58%，更佳的疋約為48%至58Λ。Ge在材料中的平均濃度是大於5%，其範圍為8%至約為30%，通常是低於50%。較佳的是Ge 的濃度範圍為約為8%至40%。組成物中剩下的主要組成元素是Sb。所述的這一些百分比為原子百分比，其全部組成元素之原子為100%°(0vshinsky’112專利，第10-11 行）。其他的研究人員研究的特定合金包括Ge2SbTe5、 GeSb2Te4 以及 GeSb4Te7。（ Noboru Yamada，高資料率紀錄 1327381 • ·

三達編號：TW3018PA 之Ge-Sb-Te相變化光碟片之電位，SPIE第3109期，第 * 28-37頁，1997年）。通常，過渡金屬例如是鉻（Cr)、鐵 * (Fe)、鎳（Ni)以及鈮（Nb)、鈀（Pd)、鉑（Pt)及其混合物或合金，可與Ge/Sb/Te結合成一相變化合金，其具有防程式化之特性。可以使用的記憶材料的具體實例如 Ovshinsky’112專利第11-13行所述，其實例併入本案參考之0 在記憶胞的主動通道區的局部範圍（local order )中，相變化合金可以在第一個結構態和第二結構態之間轉換，第一個結構態是一種為一般非晶形固態的材料；第二結構態是一種為一般結晶固態材料。這一些合金至少為雙穩態（bistable)。“非晶形”表示有序性相對較低的結構，比單結晶無序’其具有可4貞測的特性，如電阻較高於結晶相。“結晶”表示有序性相對較高的結構，比非晶形有序，其具有可偵測的特性，如電阻較低於非晶相《典型的相變化材料可以在完全非晶態和完全結晶態之間的整個光譜的局部範圍之不同的可偵測的狀態之間轉換。改變非晶相和結晶相所影響之材料的其他特性包括原子的排列；自由電子的密度以及活化能。材料可轉換到不同的固相，或轉換到兩個或更多個固相，提供介於完全非晶態和完全結晶態之間的灰階。其材料的電性也隨之而改變。相變化合金可藉由施加電脈衝（electrical pluses)而由一個相態改變到另一個相態。短而高振幅的脈衝可以使得相變化材料改變為一般的非晶態。長而低振幅的脈衝可 12

三達編號：TW3018PA 以使得相變化材料改繆发 ^ β 夂崎一般的結晶相。短而高振幅的脈 = 晶結構的鍵;夠短，可以避免原子再結 / 可⑽據經驗或模式、，、體施加於特定的相變化合金。在以下的内容中，相變化姑 ^ 亿材枓以GST來表示之，而其他種類的相變化材料也是可以彳丨 Λ使用的。此處用於PCRAM的材料為 Ge2Sb2Te5 〇 « ’也可以使用其他的可程式化阻抗材料。其中的-種材料是超巨磁電阻（cmr)阻抗材料，其可以在磁場存在下，大幅改變阻抗的準位。這一些材料通常是猛型鈦礦氧化物（per〇vskite 〇xide) ，且在一定 fe圍的磁場下可改變其阻抗。應用於RRAM時，其較佳的化學式為PrxCayMn03，其中χ: y=〇 5: 〇 5，或是其他的組成為X: 0〜l;y: 0〜1。其他的CMR材料包括Μη的氧化物也是可以被使用的。 • 其他的RRAM材料是二元素化合物，例如Nix〇y、

TixOy > AlxOy、wx0y、Znx〇y、Zrx〇y、CuxOy 等，其中 x: y=0.5: 0.5。或是，其他的組成χ: 〇〜1 ; y: 〇〜1。或者，也可以使用摻雜的聚合物，其摻雜例如是銅、C60、銀，其聚合物例如是7,7,8,8-四氰基對醌二曱烷（TCNQ)、[6,6] 苯基 C61 丁酸曱月旨（PCBM)、TCNQ-PCBM、Cu-TCNQ、 Ag-TCNQ、C60-TCVQ、摻雜其他金屬的TCNQ，或是其他任何具有雙穩態或多穩態阻抗態且可以以電脈衝控制的聚合物材料。 13 1327381

三廳號：TW3018PA 層。二其r:—·-型有絕佳的黏著性。第二，導電:述;變：具障特性，特別是在升溫的摔，第二，擴散阻塞材料或是全屬㈣ιΓΓ ^於金屬例如是插層較佳的材::====:=

AbTa、Cu、pt、Ir、La、Ni 以及之族群。較佳的阻障層是橫越過插塞構件的寬1 112。屬層的面，較佳的是完全覆蓋金屬層m和介電材料層116^蓋阻障層114，其可採 ^料’且可選自於内層介電層124之材料。此膜層做為仃對準阻障層m的間隙壁，以第6e圖更清楚說曰明之、。内金屬介電層124包覆記憶胞’較佳的包括二氧化中胺、氮切或其他的介電填充材料。在實施例行平經過平坦化，較佳的是以化學機械研磨製程進的沉程，以提供—個平坦的表面來進行下層材料層人位元線122位於内金屬介電層的頂面，其延伸到内金屬介電層之中，以透過介層窗123連接金屬層12〇。此層可與記憶體電路的其他部分接觸，如熟悉此技藝者所知曰，在此不在贅述。此構件可以採用已知的任何一種材料來形成。在一實施例中，位元線的材料是Ti化合物，例如是 1327381 • ·

三達編號：TW3018PA . TiN ’或n+多晶石夕’或是包含鈦層的多層材料，例如是 TiN/W/TiN三層材料，或是相似結構TiN/Ti/A1/TiN材料。第1圖的結構的等效電路可以第2圖來表示之。兩個電阻1^和&串接，介於位元線31^和BL2之間。施加於位元線的電壓分別以Vbl、Vb2來表示之。兩個電阻R〗和 R2的壓降為乂丨和v2。因此兩個位元線之間的壓降為 Vb2-Vbl，其等於VfVa。如圖所示，RRAM單元&的面積小於單元R2的面積’因此，阻抗Ri會大於R2。表1狀態/值

Ri r2 記憶胞值重置重置 0 重置設定 1 δ又疋重置 2 設定設定 3 RRAM的狀態組合，及其記憶胞值的結果，如表1 所示。記憶胞值對應相對的所有的阻抗值。值得注意的是，表1所示的實施例採用“small-endian” 結構。也就是’最後單元是最低有效位數位（LSD)，第一單元是最高有效位數位（MSD)。其他的實施例則可以採用“big-endian”模式，其數位是相反的，以下所述的程序是相同的，但是兩記憶體單元是相反的。各記憶胞狀態的關係繪示於第3 a-3d圖。第3a圖繪 15 1327381

三達編號：TW3018PA 示具有第一記憶胞單元112和導電阻障層114以及第二記憶體單元110的記憶胞。在此，兩單元均在重置狀態，具有低阻值。若是R表示較大RRAM單元112的阻值，其他單元110的阻值相對於單元112為定值f。在所示的實施例中，單元110的阻抗高於單元112者，因此，定值f 大於1，但在其他的實施例中，可以相反的方式來說明之。 f值決定了元件的操作的空間，亦即，可允許的阻值變化量。元件運作時，f值足以進行2位元操作。如上所述，在第3a-3d圖的實施例中顯示尺寸不同的兩個RRAM單元產生不同阻抗的結果。其中，較小的單元具有較高的阻抗。在其他的實施例（未繪示）中，兩個單元可以採用不同的材料來產生具有同樣差異的阻抗。兩個實施例之間的結構差異不影響其彼此關係之描述，但差異仍以定值f來表示。在此實施例中，兩個RRAM單元的厚度大致相同（詳細說明如後），但寬度不同，以產生不同的阻抗。兩個RRAM單元串接，因此，整個記憶胞的阻抗可以表示成R+fR或（1 +f) R。將低階單元112轉變為具有較高阻抗準位的設定狀態，如第3b圖所示。在此，阻抗準位以定值η的比例增加。不同材質具有不同的定值，依特定的化合物或可選擇的特性而定，但一給定材料的重置和設定狀態的關係如第 3b圖所示，可以以R—>nR來表示。因此，第3b圖所示的狀態可以表示成汉+nR或是（n+f) R。 1327381 I t

三M號：TW3018PA 同樣地，第3c圖表示RRAM單元110轉變為設定狀態；而單元112維持在重置狀態的結果示意圖。在所示的 ' 實施例中，兩個單元是以相同的材料形成，定值η表示設定和重置狀態的差值，可以以nfR表示其阻值。其可以 (1+nf) R來表示記憶胞的阻值。最後，第3d圖繪示RRAM單元112和110轉變為設定狀態的結果，產生R—nR以及fR—nfR轉變。其狀態可表示為 nR+nfR，或 n ( 1+f) R。 ® 這四個記憶胞值的關係可以下表2來表示之。表2記憶胞值之關係關係記憶胞值 (1+f) R 0 (n+f) R 1 (1+nf) R 2 n (1+f) R 3 值得注意的是，η值和f值分別選擇在n=100以及 f=2。這些值可產生表1所示的所有阻值3R、102R、210R 以及300R。在位元線BI^和BL2施加電壓，可將記憶胞設定在所需值（第2圖）。四個電壓值全部足以達成表1所有的可能值。熟悉此技藝者可知，實際電壓有多種可能。在一實施例中，採用兩個正電壓（相對於Vbl在Vb2的量測是正值）以及兩個負電壓，其所得的電壓表示為 Vhigh、Vlow、 -Vhigh 和 _Vl〇w。所施加電壓的絕對值與記憶體單元的特 17 1327381 < » 三達編號：TW3018PA 性有關，其相關的特性包括所使用的材料和尺寸。在所示的實施例中，有效的高值為3.3伏特，低值為1.5伏特。首先，最關鍵的程序是一般重置（RESET)，其可使兩個RRAM單元轉為重置狀態，產生記憶胞值0。此程序如下表3所示。表3全部轉變為重置〇〇一早兀記憶胞動作 tr9 —· 早兀記憶狀態狀態胞 Ml 1 3 |Vi |>VRESET 0 0 M2 1 |V2|>VreSET 0 (Vb2~Vbi) =-Vhigh

如所示，進行這種轉變的合適電壓為-VHIGH，其可使得Vi和V2的壓降絕對值分別超過重置值。在重置狀態的兩個RRAM單元，其記憶胞全部的值為0。重置的狀態是所有進一部操作的起始點。由於中間態之間的轉換可能發生不可預期的結果，因此，較佳的是將單元回覆到重置狀態，做為改變狀態之操作的第一個步相反的狀態的記憶胞值為3，如下表4所示者。表4 0〜3的轉變早兀狀態記憶胞動作早兀狀態記憶胞 Ml 0 0 Vi〉Vset 1 3 18 1327381

· A

三達編號：TW3018PA M2 0 V2〉VsET 1

(VB2_VB1) =VHIGH 此處所施加的Vhigh電壓’足以使得兩個早元產生超過VSET的壓降。當兩個單元在設定狀態時，記憶胞值為二位元11或3。產生記憶胞值2的程序如下表5所示。

表5 0〜2的轉變早兀記憶胞動作 XJVt — 早兀記憶胞狀態狀態 Ml 0 0 V 1>VseT 1 2 M2 0 V2<VsET 0 (VB2-VB1 ) =VL〇w 在此設定狀態下，壓降Vi大於產生設定狀態所需要的壓降，因此，R!是設定，但，壓降V2係小於設定之需求，留下的單元則是在重置狀態。I在設定狀態，而R2 在重置狀態的結果，將使得記憶胞值為兩位元οι或2。下表6為產生記憶胞值為1之例示。達到1值，是比其他的轉變困難的，顯而易見的是，假設一開始有兩個單元在重置，施加足以在V2產生設定狀態的電壓也必須設定為V!，所得到的值為3，而不是1。解決的方法是讓記憶胞回到完全設定狀態，如上表3所示。然後，再從記憶 19 1327381 « *

三達編號：TW3018PA 胞值3開始，施加-Vl〇w的電塵’足以在Ri’而非R2產生重置，產生記憶胞值為雙位元01或1。表6轉變為3-1 — 早兀記憶胞動作口口一早兀記憶狀態狀態胞 Ml 1 3 |Vi|>Vreset 0 1 M2 1 |V2|<Vreset 1

(Vb2-Vbi) =-Vl〇W

第1圖之記憶胞的電壓電流特性如第4圖所示。在圖中，有兩條曲線，其一是從重置到設定的轉變；其二是想反的情況。所得到的流經記憶胞100的電流流動的情形如第5圖所示。為清楚起見，僅以其中一個單元來說明之。如箭頭所示，電流由下方的電路經由插塞構件104流到記憶體單元。然後，電流再通過記憶層110、阻障導電層114以及第二記憶層112。當然，如以上所說明的，依照各個記憶層的阻抗狀態，電流量是規則的。然後，電流會通過金屬層120，並且經由位元線122向外流到記憶體電路。依照以上所述之原理，一記憶胞之製造方法的實施例如圖6a-6i所示。請參照圖6a，以傳統的方法形成下層結構101，具體的結構如上所述。為使以下的說明更為清楚起見，在以下圖式中的下層結構的構件中相同符號不再重 20 1327381 • ♦

三達編號：TW3018PA 複標不。第6b圖繪示沉積兩阻障層/絕緣層ii8a和118b以及位於其中的金屬層120。此製程較佳的是採用傳統的化學氣相沉積技術來施行之。然後’以習知的技術進行圖案化與修整，以形成第6c圖所示的結構。第6d圖繪示形成RRAM單元112和11 〇。各RRAM 單元的形成方法是分別將金屬層120的材料以及插塞單元鲁 104氧化。較佳的，是使用電漿氧化製程，以可變比例之氧氣和氮氣的混合氣體做為氣體源。習知此製程可以採用直接或是間接法，後者係在微波產生器中產生下流 (downstream )電漿，再以導波器將其注入反應腔室之中。在任一情況下，所需要功率範圍是800至3000瓦特，對於直接製程來說，腔室的壓力範圍是1〇至5〇〇托；對間接製私來乂 ’腔室的壓力範圍是1 〇〇〇至3000托。如上所述’氧氣和氮氣的比例可以是1: 1至100%的氧氣，較佳鲁的是9: 1。腔室溫度範圍是從室溫至攝氏250度，較佳的是攝氏200度。製程的時間與氧化的金屬的厚度有關，較佳的是約為400秒。此製程可形成兩個RRAM單元，其呈l型圖案，如第6e圖所示。這一些構件的實際尺寸與金屬層120以及插塞構件104的尺寸有關，這是因為這些構件是在該處進行氧化而成的。此構件的厚度與氧化或其他的製程有關，如習知所知者。 RRAM單元之間係透過導電層114來電性接觸，導電 21 1327381

* I 三達編號：TW3018PA 層114呈L型’其覆蓋第一 RRAM單元ιι〇並且在第二方向上（較佳的是相對於第一方向大約呈9〇度 RRAM單元112 ’導電層114可以採用此領域採用任何：習知材料來形成。在—實施例中，導電層是以卩化合物形成而成令J如是ΤιΝ或是n+多晶石夕，或是以多層材料形成而成’例如是TiN/Ti/Al/TiN材料。 L型層’如導電層114’可以採用f知所知的任何一

法來°在―實施射，是將共形的導電材料沉積在整個阻障層/金屬層應2G結構上。然後，再將一 ^料116沉積在阻障材料上。接著，在氧化材料116中 fL型層114上方塗上光阻材料，雜，利用兩步驟钱 1序移除氧化材料以及阻障材料。這兩個似彳步驟均可 =採用反應性離子蝴程序來進行非等向性侧。較佳的 ^化物的姓刻步驟是採用含氣的化學品，例如ACF4、F4C 專。，於TiN阻障材料來說，較佳的是含氣之_程序；歹J如疋Cl2、BC13、以及習知的其他含氣化學品。由於各，材料層的材料具有明顯差異，因此，較佳的是採用終點測控，方法’雖然，若是特定材料具有合適的钱刻速 J也疋可以採用時間控制之方式進行蝕刻。值得注意的疋較佳的氧化物和TiN是過度蝕刻，以由殘留的TiN產生漏電路控。同樣地，藉由增加非等向性，可確保L型層 114的形狀’例如是減少腔室的壓力、增加電漿偏壓或是調餘刻聚合物保護層的钱刻速率。在圖6f中，記憶胞被介電填充材料124包覆。此材 22 1327381

三達編號：TW3018PA 料層可以選自於用來做為内層介電層/内金屬介電層102 的材料，或是習知所知道的一些等效材料。介電填充材料較佳的是包括二氧化石夕、聚亞酿胺、氮化梦或其他的介電填充材料。在實施例中，此介電填充材料包括對熱和電具有相對較佳絕緣特性者，以達到對橋接的熱和電絕緣。第6g和6h圖描述連結構件的形成，其電性連接到記憶胞下方的電路部分。首先，請參照第6g圖，在介電材料124中形成介層孔121，此介層通道由介電層的上表面經由阻障/絕緣層118延伸至與金屬層120接觸。綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍内，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

23 1327381 * »

三達編號：TW3018PA 【圖式簡單說明】第1圖繪示如申請專利範圍之記憶體單元的實施例。 " 第2圖繪示第1圖所示之元件之電路的示意圖。第3A-3D圖繪示第1圖所示之元件可達成之邏輯狀態之阻抗值。第4圖繪示第1圖之元件的電壓與電流的關係圖。第5圖繪示第1圖之元件的電流流動的情形。第6A-6H圖繪示第1圖之記憶元件之製造流程的實 @施例。【主要元件符號說明】 100 :實施例 100a、100b :記憶體單元 101 下方結構 104 插塞構件 106 字元線 108 共源極線 110、112 :記憶層 118 : SiN 層 114 :阻障層 116 :介電材料 118a、118b :阻障層/絕緣層 120 :金屬層 122 :位元線 124 :介電填充材料 24

Claims

2010/3/18 修正、申請專利範園：一種記憶元件，包括：憶層；第-導電材料’具有一第—表面，其上有一第一記 -第二導電材料，具有一第二表面，憶層；以及 /、有第一 5己觸^^導電層’連㈣第—和該第二記騎且電性接 ==:r直:㈣件，使及其中該第一記憶層具有一截的截面積。面積小於該第二記憶層 2. 如申請翻範圍第丨項所述憶層可選擇地顯示第—和第二邏輯準位。該5己 3. 如申請專利範圍第丨項所述之元件，其中各 =依據該記憶元件所選擇的電壓準位顯^ 邏輯準位。 π弟一 4. 如申料利朗第丨項所述憶層之邏輯準位的潠煜β&认够，、甲这些兄四邏輯準Γ輸於第―、第：、第三以及第邏輯^7請專利範圍第4項所述之元件，其中該第一邏輯準位相應於疋件之阻抗準位為（i+f) R，其隙壁的厚度的函數’且11為該第—記憶層及該第二 °己隐層之其中一者的阻值。 6.如申請專利範圍第4項所述之元件，其中該第二 25 1327381 2010/3/18 修正 * » * I 邏輯準位相應於元件之阻抗準位為（n+f) R，其中f為一介電間隙壁的厚度的函數，η為該元件材料的函數，且R 為該第一記憶層及該第二記憶層之其中一者的阻值。 7. 如申請專利範圍第4項所述之元件，其中該第三邏輯準位相應於元件之阻抗準位為（1+nf) R，其中f為一介電間隙壁的厚度的函數，η為該元件材料的函數，且R 為該第一記憶層及該第二記憶層之其十一者的阻值。 8. 如申請專利範圍第4項所述之元件，其中該第四邏輯準位相應於元件之阻抗準位為n ( 1+f) R，其中f為一介電間隙壁的厚度的函數，η辱該元件材料的函數，且 R為該第一記憶層及該第二記憶層之其中一者的阻值。 9. 一種選擇記憶體單元之邏輯狀態的方法，該記憶體單元延伸至位元線bl和b2之間且具有彼此成直角的 RRAM單元，該RRAM單元是由L型導電連結構件構成，且其中的一第一記憶層之截面積小於一第二記憶層之截面積，該方法包括：於該位元線bl施加一電壓V!，並於該位元線b2施加一電壓V2,該電壓Vi和V2超過各該記憶體單元的重置電壓；以及藉由施加一選擇的準位乂！和V2，從第一、第二、第三以及第四記憶體單元邏輯準位之中選擇其一。 10. 如申請專利範圍第9項所述之選擇記憶體單元之邏輯狀態的方法，其中該記憶體單元邏輯準位由重置邏輯準位改變為兩位元邏輯準位3，係藉由在位元線施加一電 26 1327381 2010以18修正壓，使得各該記憶層的電壓超過各層的vSET。 11. 如申請專利範圍第9項所述之選擇記憶體單元之邏輯狀態的方法，其中該記憶體單元邏輯準位由重置邏輯準位改變為兩位元邏輯準位2，係藉由在位元線施加一電壓，使得該第一記憶層的電壓超過各層的VSET，並且使得該第二記憶層的電壓小於該層之Vset。 12. 如申請專利範圍第9項所述之選擇記憶體單元之邏輯狀態的方法，其中該記憶體單元邏輯準位由兩位元邏輯準位3改變為兩位元邏輯準位1，係藉由在位元線施加一電壓，使得該第一記憶層之電壓的絕對值超過各層的 VRESET，並且使得該第二記憶層之電壓的絕對值小於該層之 Vreset。 13. —記憶元件，包括：一第一導電材料，具有一第一表面，且其上有一第一記憶層；一第二導電材料，具有一第二表面，且其上有一第二記憶層；其中各該記憶層可選擇性顯示第一和第二邏輯準位，各邏輯準位相應於該層之一已知電性阻抗；以及一連結導電層，連接該第一和該第二記憶層，且電性接觸，該連結導電層係為一 L型構件，使得該第一記憶層及該第二記憶層彼此呈直角；其中該第一記憶層之截面積小於該第二記憶層之截面積。 27 1327381 2010/3/18 修正 » » t 14. 如申請專利範圍第13項所述之記憶元件，其中該記憶層之邏輯準位係選自於第一、第二、第三和第四邏輯準位。 15. 如申請專利範圍第14項所述之記憶元件，其中該第一邏輯準位相應於元件阻抗準位（1+f) R，其中f為一介電間隙壁的厚度的函數，且R為該第一記憶層及該第二記憶層之其中一者的阻值。 16. 如申請專利範圍第14項所述之記憶元件，其中該第二邏輯準位相應於元件之阻抗準位為（n+f) R，其中 f為一介電間隙壁的厚度的函數，η為該元件材料的函數，且R為該第一記憶層及該第二記憶層之其中一者的阻值。 17. 如申請專利範圍第14項所述之記憶元件，其中該第三邏輯準位相應於元件之阻抗準位為（1+nf) R，其中f為一介電間隙壁的厚度的函數，η為該元件材料的函數，且R為該第一記憶層及該第二記憶層之其中一者的阻值。 18. 如申請專利範圍第14項所述之記憶元件，其中該第四邏輯準位相應於元件之阻抗準位為n ( 1+f) R，其中f為一介電間隙壁的厚度的函數，η為該元件材料的函數，且R為該第一記憶層及該第二記憶層之其中一者的阻值0 28 1327381

识更)正替換頁 2010/3/18專利申請案號第095139862號修正

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2010/3/18專利中請案號第095139862號修正 114

第3A圓 114

第3B圖 1327381

2010/3/18專利申請案號第095139862號修正 114

第3C圖 114

第3D圖 1327381 /] /¾ 2010/3/18專利申請案號第0951398K號修正 100 122

第5

1327381

fiW月/Tw復)正替換頁 2010/3/18專利申請案號第095139862號修正

第6A匱 ILD/IMD 118a 120 118b 第6B匱 1327381

2010/3/18專利申請案號第095139862號修正

第6C圓

104 第6D匱 1327381

2010/3/18專利申請案號第095139862號修正 120 118 112

第6E圖 124

第6F圖 1327381

月条 (交)正替換頁 2010/3/18專利申請案號第095139862號修正 118 121 120 124

第6G圖 123 122

第6H圖