TWI325165B - Method for operating a single-poly single-transistor non-volatile memory cell - Google Patents

Description

1325165 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種非揮發性記憶體(n〇n_v〇丨atUe mem〇ry， NVM)裝置’特別疋有關於一種單層複晶石夕(singie_p〇iy)、單電晶體 (1-T)之單-人可程式化6己憶體(one七me pr〇graminabie mem0Iy，οτρ memory)單元的寫入及讀取操作方法。 【先前技術】 ' 非揮發性記憶體是目前普遍被用來儲存資料的電子儲存媒體 之一，其最重要的特性便是存入非揮發性記憶體中的資料不會因 為電源供應的中斷而消失。廣義地講，硬碟機、可抹除且可程式 唯讀記憶體(erasable programmable read-only memory, EPROM)、可 電性抹除且可程式唯讀記憶體(electrieal丨y erasabIe pr〇grammable read-only memory, EEPROM)以及快閃記憶體(flash memory)等記 憶裝置都是屬於非揮發性記憶體，因其所儲存的資料在未被供予 電源的情況下仍能保存。 依據記憶體之讀寫次數的限制，非揮發性記憶體又可被區分 為多次可程式化記憶體(rpulti-time programmable memory, MTP memory)以及單次可程式化記憶體(〇ne-time programmable memory, OTP memory)兩種類型。 6 务次可程式化(MTP)t&檍體具有可重復讀寫的功能、例如可笔 除且可程式唯讀記憶體(EEPROM)以及快閃記憶體等，在設計上必 須搭配一些相關的電路，以支援資料禽入、抹除以及讀取等不同 操作。單次可程式化(0TP)記憶體僅能提供單次的資料寫入，因此 不需要抹除功能的電路，而僅需搭配具程式化和讀取功能的電路 即可正常運作。因此，用來控制單次可程式化記憶體操作的電路 會較用來控制多次可程式化記憶體操作的電路簡單許多，以達到 簡化製造程序以及降低製造成本等優點。 為了提高單次可程式化記憶體在實際應用上的可行性，單次 可程式化記憶體可以利㈣似可抹除且可程式唯讀記憶體 (EPROM)之抹时却物’料線·)來抹除内部齡的資料， 然而目前亦有人提出可利㈣單的電路設計來㈣單次可程式化 »己隐體’使單次可程式化記憶體也可啸供數次資料重覆讀寫的 功能。 吁且H可己憶單元以及單次可程式化記憶料的結構設 七、有類似的堆#結構’若從結構上來區分，主要又可分為雙層 憶 電 Π::Γ憶雜以及單層複晶奪讀)非心 荷的_^、，通常包含-_存-电 嶋複合絕緣朴魏層組成之 記憶單 用來控制資料存取的控制閘極 元的操作可以利用類似電容的原理 ’將感應電荷儲存於浮動門極 0 ； vih> ；^：： 〇或1等資料之目的。 >另外-方面’在先轉輯雜巾，獻雙層複晶辦揮發性 。己隐體’紐整㈣程成本大幅增加，並造成邏輯元件因為有額 外的文熱賴（thermal budget)喊變其躲雜，接著需重新調 t元件特造成整個開發時程延後，.故在先進邏輯製程中單 層複晶碎非揮發性記憶體具有-紐勢並視為下—代—個相當具 有競爭優勢之叙式非輕性記㈣。 八 單層複晶石夕非揮發性記憶體由於可與-般CMOS製程相容， 因此常被應用在嵌入式記憶體(embeddedmem〇ry)領域，例如混 5 Λ號(mixed-mode)電路或微控制器(micr〇_c〇ntr〇uer)内的嵌入式 非揮發記憶體等等。 • . . * 相關單層複晶矽非揮發性記憶體之習知技藝可參酌美國專利 第5,761，126號「採低寫入電壓寫入之單層複晶石夕可抹除且可程式 唯讀記憶體記憶胞（SINGLE POLY EPROM CELL THAT UTILIZES A REDUCED PROGRAMMING VOLTAGE TO PROGRAM THE CELL)」；美國專利第6,930,002號「低電壓寫入

之單層複晶石夕可抹除且可程式唯讀記憶體記憶之方法(METHOD FOR PROGRAMMING SINGLE-POLY EPROM AT LOW 1325165 〇PERA1TON V〇LTAGES)」；以及細專利第6，G25,625號「單層 複晶料電齡且可程式賴記髓靖m、操作及其陣列姑構 (SINGLE-POLY EEPROM CELL STRUCTURE OPERATIONS AND ARRAY ARCHITECTURE) j 〇 習知的單層複晶卿揮發性記龍仍有諸多缺點待改善。首 先，習知的單層複晶料揮發性記鐘單元較佔晶#面積，此為 φ其應用上之一大詬病。目前為止，針對目前先進90奈米及以下之 半導體邏輯製程’記龍製造業者對於單層複晶料次可程式化 δ己憶體尺寸的進一步微小化，仍未找到合適的解決方案。 * · . · 在先進邏輯製程縮小化過程中’所有操作電壓以及閘極氧化 層厚度都會跟著縮小，例如在90奈米技術中，最厚的氧化層厚度 位於50埃到60埃之間，這對想利用浮置閘極技術製造多次可程 式化、單層複晶矽非揮性記憶體造成極大挑戰性，最主要是因為 _太薄之隧穿氧化(tunnel oxide)層會嚴重影響長時間電荷儲存能力 (long term charge retention);但如果若要提高氧化層厚度，勢必又 與現行邏輯製程不相符合。 再者，習知的單層複晶矽非揮發性記憶體需要操作在較高的 電壓狀態下’例如至少8至10伏特的耦合井(couple well)電壓，如 此才得以在隧穿氧化(tunnel oxide)層之間產生足夠的電場強度，俾 進行資料的寫入動作。由於這些操作電壓往往高於Vce供應電壓(例 9 如供輸入/輸出電路之3.3伏特的Vcc供應電壓)許多，因此對於更 先進奈米製裎令厚度僅有數十埃之閘極氧化層會造成嚴重可靠度 • 問題。此外，要產生這些.相對較高的電壓，就需要提供額外的高 電壓元件與相關電路配合。 • · · . 其它相關的先前技藝，可以參考peng發明之美國專利第 6,822,888 號(Kilopass Technologies, Inc.) ’ 其揭露一種利用使閘極 φ氧化層貫穿崩壞(breakdown)方式進行資料存取的半導體記憶體元

件(SEMICONDUCTOR MEMORY CHX AND MEMORY ARRAY

USING A BREAKDOWN PHENOMENA IN AN ULTRA-THIN DIELECTRIC)。此外，亦可以參考論文 Bernard Aronson, Kilopass， USA <4A Novel Embedded OTP NVM using Standard Foundry CMOS

Logic Technology”，Pages 24〜26, IEEE Non-Volatile Semiconductor Memory Workshop, 2006。 馨其中，美國專利第6822888號所揭露的記憶體結構需要 1.5-T ’亦即’一個半的電晶體(需要有電容），才能達到存取資料 的目的，因此操作上較為不便，也較佔晶片面積。 【發明内容】 本發明之主要目的即在提供一種單層複晶矽、單電晶體(1_T) 之單次可程式化(OTP)記憶體單it的寫入及讀取操作方法。 利用本發明之寫人及操作方法，即可以直接將晶片中的邏輯 電晶體元件直接拿來當作單次可程式倾㈣裝置制•因此、 本發明之優點除了可料需要增加額外的製程程序，即可以有非 揮發性記憶體元件之魏，更節省晶片成本，更能如本發明之 細作方法，跟先前技藝作比㈣，在操作時獲得歓的開_關電流 餘裕(I〇N-IOFF margin)。 。。根據本㈣之第-難實施例，本_提供—鮮層複晶石夕 單電曰日體非揮發性記顏單元的讀取操作方法，該單層複晶石夕單 電晶體非揮發性記憶體單元包含有，導電閘極，設於—基底的p

型井上、i極介電層，設於該導電與該p餅之間…N 型汲極摻雜區，以及-N型源極摻雜區，且在前型源極捧雜區 以及該N魏極摻舰之間為—N型通道，該讀取操作方法包含 有： 將該在基底的P型井電連接至一 p型井電壓Vb ; 將該N魏極摻祕以及絲底的p型井相連(％=%)，或者讓N 型源極#雜區電壓vs大於p型井電壓(vs>.vB); 將該N型沒極掺雜區電連接至一相對p型井電屢％及N型源極 摻雜區電壓Vs為正的汲極電壓vD;以及 將該導電閘極電連接至-相對P型井電壓為正的閘極電愿Vg，讓 此1^型通道達到強反轉(8杜011&111^1^()11); 其中若該單層複晶料電晶_揮發性記賴單元未被寫入，則 該N型通道呈完全開啟狀態；若該單層複晶料電晶體非揮發性 1325165 δ己憶體單元已被寫入，使得該閘極介電層被貫穿崩壞 (breakdomi},且達到「強崩壞(hard breakdown，HBDf)」程度》其 中’閘極電壓會因為透過閘極介電層漏電路徑而放電而使閘極電 壓VG逐漸跟p型井電壓vB趨於一致，當閘極電壓7(3與P型井 電壓VB相差不到一個啟始電壓(Vth)時，該N型通道將開始成為關 閉狀態。 本發明跟先前Peng發明之技藝(美國專利第6822888號)所揭 露的記憶體結構及操作方法均有所不同，其最大差異在：第一， 利用閘極介電層貫穿崩壞元件在peng發明中是一個浮置源極並由 淺溝槽絕緣層絕緣(Shallow Trench Isolation)，在本發明當中，為一 接電壓之源極；第二，在Peng發明元件操作是以讀取閘極到p型 井及汲極漏電流，閘極未崩潰前，汲極讀取時沒有電流流通，當 崩>貝後，汲極讀出來就開始有小電流流通閘極到p型井及汲極之 間；而本發明則是利用崩潰後閘極與P型井電位趨於一致，而無 法導致未崩潰前之通道強反轉所形成之導通電流(tu_ CUrrent) ’轉而變成關閉電流current)，顯而易知，本發明 在操作時獲得較大的開·關電流餘裕(i〇n七ff咖_，也擁有較 的可靠度及晶片設計方面較為簡單。 根據本發明之另-較佳實施例，本發明提供—種單層複晶石夕 =電晶體非揮發性記㈣單元的讀取操作方法，其該單層複晶石夕 早電晶體非揮發性記憶體單元之祕電壓％非常接近㈧或是 12 1325165 為負（換句話說’空乏模式元件’ Depletion Mode NMOS，閘極只 要接近OV，迺道就會被反轉而形成導通需流）·铕翠層褪晶矽芈曾 晶體非揮發性記憶鮮元包含有—導賴極，設於—基底的p型 井上、一閘極介電層，設於該導電閘極與該p型井之間、一 N型 没極掺雜區，以及-N型源極摻雜區，且在該_源極推雜區以 及該N型汲極摻雜區之間為一 N型通道，該讀取操作方法包含有： 將該導電閘極電連接至一初極電慶vG.; •將該N型源極摻雜區電連接至一相對於導電閘極電壓Vg為正的 源極電壓Vs ; 將該N型祕摻㈣電連接至—相對於導制極龍％及源極 電壓Vs為正的汲極電壓VD ;以及 將該P型井電連接至-相對於導電間極電壓％為正的p型井電壓 vB; 其中若該單層複晶料電晶體非揮發性記紐單元未被寫入，則 蠢該N型通道呈完全關閉狀態；若該單層複晶石夕單電晶體非揮發性 =麵單元已被寫人，使得朗齡電層被貫穿崩壞，且達到「強 崩壞」程度，其中，閘極電壓會因為透過閘極介電層漏電路徑而 充電而使閘極電壓VG逐漸跟p型井電壓％電壓趨於一致，當閘 極電壓VG與P型井賴％接近時，因為此元件是空乏模式函 元件，所以該N型通道將呈完全開啟狀態。 了使胃審查委員能更進—步了解本發明之特徵及技術内 容’請參咖下有關本發明之詳細說_關。然而所附圖式僅 1325165 供參考與說明用，並非用來對本發明加以限制者。 • · · . . 【實施方式】 -本發明提供—種單層複㈣、單電晶體之非揮發性記憶體單 疋之結構及其讀取操作方法，制的是，本發料層複晶石夕、單 電曰Β體之非揮發性§己憶體結構可與目前先進9〇奈来及以下之半導 φ體邏輯製程完全相容’具備極佳的下世代元件縮小化能力。 睛參閱第1圖，其繪示的是本發明較佳實施例單層複晶矽單 電晶體非揮發性記憶體單元20之剖面示意圖。如第丨圖所示，設 於ΒΒ片上的g己憶體陣列區1〇2内的單層複晶石夕單電晶體非揮發 性§己憶體單元20，其包含有一導電閘極18 ,設於一基底的ρ型井 10上、一閘極介電層16，設於導電閘極认與？型井1〇之間、一 Ν型及極摻雜區12，以及一 Ν型源極摻雜區14，在Ν型；;及極摻 雜區12以及Ν型源極榜雜區14之間為一 ν型通道30。 其中’基底可以包含有半導體基底、矽覆絕緣(SOI)基底或是 •薄膜電晶體(TFT)玻璃基板等等。· 為簡化說明，在以下圖式與說明書中，僅將單層複晶石夕單電 晶體非揮發性記憶體單元20.以NM0S電晶體呈現。 根據本發明之較佳實施例，閘極介電層16係以熱氧化製程， 1325165 直接成長在基底的P型㈣上之二氧化㈣，但不限於此。其它 適合的閉極介電材料亦可鄕用，例如外(咖〇>介 .電層或其它化合物石夕氧層。導電閘極18可以是由推雜複晶石夕所構 成’但不限於此。此外’在導電閘極18、祕摻雜區12以及源極 摻雜區14上’可以郷成—層金屬魏物(圖未示），崎低接觸 阻值。 • 在同一晶片上的邏輯電路區域‘内，設有單層複晶石夕電晶 體元件4〇，其包含有-導電閘極π，設於基底的p型井ι〇上、 -閘極介電層26 ’設於導電閘極28與p型井1()之間叫及極推 雜區22，以及-源極摻舰24，其中，沒極摻雜區22以及源極 播雜區24可以為N型或1>型摻雜。 單層複晶料電晶體非揮發性記憶體單元2G解層複晶石夕電 晶體元件4G可以淺溝絕緣(shaUQW咖⑨肩結構 •(圖未示）’互相電性隔離，但不限於此。 單層複晶石夕單電晶體非揮發性記憶體單元2〇的問極介電層 16的厚度與單層複晶鹤晶體元件4〇的閘極介電層％的厚度大 致上是相同的，且基本上是由同一的閘極氧化步驟同時製作= 的。 從第1圖可以看出本發明之單層複晶料電晶體非揮發性記 壓 VG，例如 Vg = 6v 口。 元20的閱接 ，早層複晶石夕單電晶體非揮發性記憶體單 電層％被大量通過的对極宽流貧穿嫌壞 麵)」雜。乂佳為達到所謂的「強崩壞㈣breakdown， 扮演極刪16，絲續功能及 並不明Γ 電阻構造。閉極介電層16的貫穿崩壞機制目前 defects但—般相信與存在於閘極介電層16巾的義缺陷(_ 程产B#，開極介電層16的貫穿驗到達所謂的「強崩壞」 曰Γ〜.丨^會在閘極介電層16中形成貫穿雜介電層16的石夕 日日此，糸(silicon filament)。 fr娜纟第及第4圖，其巾第3 ®料的是本發明較佳 Λ 1 ’ $仃寫人操作㈤單層複晶料 車?：進行讀取操作方法的示意圖一為例)，丄： =本發_取操作林_f雜電壓τ驗極紐 壓Vd之作圖。 第圖所7F #層複晶石夕單電晶體非揮發性記憶體單元如 的N型通道30係經過離子佈植製程調整過其啟始電愿，例如，將 f始電_整為V^.8鲁前述之啟始電_整可與邏輯電 ^^^内的電晶體元件—起進行。錢行觀操辦，係將N 型及極摻賴12電連接至-正電壓m3v，n型源極 17 1325165 搀雜區14以及基底的P型井1〇接地(VpV^〇v)、並將導電開 極18電連接至一正的閘極電壓，例如，Vg=3v。 在上述操作條件下，NMOS單層複晶矽單電晶體非揮發性記 憶體單元20 _型通道3〇呈現完全開啟之狀態，如第4圖所示， 其汲極電流ID可達到600 左右。 請參閱第5圖以及第6圖，其中第5圖繪示的是本發明較佳 實施例對已進行寫人操作的單層複晶轉電晶體非揮發性記憶體 單=20進行讀取操作方法的示意圖(以讀⑺為例），第6圖繪示 的是本發明讀取操作在不同的閘極電壓下的沒極電流1〇對沒極電 壓VD之作圖。 第5圖所示，單層複晶石夕單電晶體非揮發性記憶體單元 的Ν型通道3〇係經過離子佈植製程調整過其啟始電壓，例如，將 —電壓難為Vth=G.8〜1V。同樣的，前述之啟始電壓調整可 路區域HH内的電晶體元件—起進行。在進行讀取操作 、’將N型錄摻雜區12電連接至—正電壓，例如 3並14⑽細明1G接軌令_ 將導電閘極18電連接至—正_極電壓％，例如，ν。,。 複晶矽單電晶體非揮發性記憶體單元2 0由於閘極18與在基底的p 型并⑽之間已導通’其在所極電歷會馬进過利1極介宽贫路 徑而放電而使閘極電壓逐漸跟P型井電壓VB趨於一致，當閘極電 壓乂(3與P型井電壓VB相差不到一個臨界電壓(Vth)時，會使得N 型通道30呈現完全關閉之狀態，如第6圖所示，通道關閉後的汲 極電流ID僅有1 pA/#m左右。 由以上可知，這種新的讀取方式可以讓在操作時獲得較大的 開-關電流餘裕(ion_ioff margin，〜6〇〇uA/um)，比之前傳統非揮發 迮D己隐體之開-關電流餘裕（<60uA/um)可以變大至少約1.0倍以 上，對電路設計者來講，可以簡化電路設計複雜程度，也可以使 非揮發記憶體元件之可靠度(尤其在電荷儲存能力)有長足之進步。 凊參閱第7圖，其繪示的是本發明第二較佳實施例對已進行 寫入操作的單層複晶矽單電晶體非揮發性記憶體單元20進行讀取 操作方法的示意圖（同樣以NM〇s為例）。如第7圖所示，單層複 曰夕非揮發性έ己憶體單元2〇係不經過離子佈植製程調整其啟始電 壓，因此，其啟始電壓約為Vth=0V或小於〇v (Dep丨eU〇n m〇de ^^MOS)。換s之，當邏輯電路區域1〇4内的電晶體元件進行離子 佈，製私調整啟始電壓的步驟時，一部份被選作為記憶體使用的 電晶體則被舰’不進行鱗子佈植製程；或是加打反向之離子 ^植（C〇unterd〇Ping)，讓此nm〇s元件從增強模式_麗咖加 〇de)變成空乏模式①叩丨如㈤M〇(}e)元件。 1325165 在進行讀取操作時’將N型汲極摻雜區l2電連接至—正笔 壓，例如，VD=3V，N型源極摻雜區14電連接至一正電壓，例 如，VS=1.8V，基底的p型井1〇電連接至一正電壓，例如，Vb — 1.8V，並將導電閘極18.接地，.亦即Vg=ov。若是單層複晶矽 單電晶體非揮發性記憶體單元2〇未被寫入之情形，則由於導電閘 極18對基底的p型井10之偏壓為負(Vg —Vb=;一丨8V)，因此，N #型通道30並不會開啟，其汲極電流ID此時僅約有1 pA/wm左右。 根據第二較佳實施例，單層複晶矽單電晶體非揮發性記憶體 單元20已被寫入，亦即閘極介電層π已被大量通過的閘極電流 貫穿崩壞，且達到所謂的「強崩壞」程度，其在閘極電壓會因為 透過閘極介電層漏電路徑而充電而使閘極電壓逐漸跟p型井電壓 VB趨於一致，當閘極電壓與P型井電壓Vb非常接近時，該 通道將呈完全開啟狀態。在上述操作條件下，.NM〇s單層複晶矽 籲單電晶體非揮發性記憶體單元20由於閘極IS與在基底的p型井 10之間路徑已導通，導電閘極18對基底的P型井1〇之偏壓接近 〇V，故使得N型通道30呈現開啟狀態，開啟時，其汲極電流 •sg*達到數百以A//Z m左右。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範 g所做之均等變化與修飾’皆應屬本發a月之涵蓋範圍。 20 【圓式簡單說明】 細蝴辦_非揮發性 晶矽單電晶體非揮發 第2圖的是本發8驗佳實施例之單層複 性記憶體單摘寫人操作方法的示意圖。 未進行寫入操作的單層複晶 魏=) 料城_撕法的示意_ :壓下的汲極電流 的，電 操作的單層複 二：_性_單元進行讀取輪 第6 圖_的是本㈣讀取操作在不同的間極 對汲極電壓之作圖。 電壓下的汲極電流 第7圖繪示献本發㈣.二難實施例對已 複晶石夕單電晶體非揮發性記憶體單元進行讀取操== (同樣以NMOS為例）。 ’、方法的不忍圖 1325165 【主要元件符號說明】 10 P型井 12 N型汲極摻雜區 14 N型源極摻雜區 16 .閘極介電層 18 導電閘極 20 單層複晶矽單電晶體非揮發性記憶體單元 22 及極換雜區 24 源極摻雜區 26 閘極介電層 28 導電閘極 30 N型通道 40 單層複晶矽電晶體元件 102 記憶體陣列區 104 邏輯電路區域 鬱 22

Claims (1)

1JZ510D 十、申請專利範圍： 1.種單層複晶石夕單電晶體非揮發性記憶體單元的讀取操作方 法-玄單層複晶石夕單電晶體非揮發性記憶體單元包含有一導電閉 極认於|底的P型井上、一閘極介電層設於該導電間極與 該i井之間N型沒極摻雜區，以及一n型源極掺雜區，且 在該N型源極摻雜區以及該N型汲極推雜區之間為一n型通道， •該讀取操作方法包含有： 將5玄p型井電連接至一 p型井電壓\^ ; 將邊N型源極撸雜區與該p型井相連或是使N型源極推雜區 電壓Vs大於該p型井電壓Vb ; 將s亥N型汲極摻雜區電連接至一相對該p型井電壓Vb及該n 型源極摻雜區電壓\^為正的汲極電壓ν〇 ;以及 將該導電閘極電連接至一相對該P型井電麼％為正的閉極電 0塵VG ’讓此N型通道達到強反轉(Strong Inversi⑻； 其中若s亥單層複晶石夕單電晶體非揮發性記憶體單元未被寫 入，則該N型通道呈完全開啟狀態；若該單層複晶矽單電晶體非 揮發性s己憶體單元已被寫入，使得該閘極介電層被貫穿崩壞 (breakdown)，，其在閘極電壓Vg會因為透過閘極介電層漏電路徑 而放電而使閘極電壓逐漸跟P型井電壓VB趨於一致，當閘極電壓 vG與p型井電壓乂0相差不到一個臨界電壓(Vth)時，該N型通道 將開始成為關閉狀態。 23 1325165 z如。申請專利範圍第}項所述之單層複晶啤單電晶體非揮發性記 憶體單⑽触獅料，其中料祕&料私料揮發性 記憶體單元魄N型通道係㈣—離子佈難糊整過其啟始電 3. 如申明專利範圍第】項所述之單層複晶石夕單電晶體非揮發性記 憶體早疋的讀取操作方法，其中該啟始電壓被調整為Vth=〇.8-iV。 4. 如申明專利$已圍第！項所述之單層複晶石夕單電晶體非揮發性記 憶體單元_取操作方法，其巾在該N魏道呈完全開啟狀態時 讀取之沒極電流Id約為_/ζΑ/_。 5如《申β專她圍第1項所述之單層複晶矽單電晶體轉發性記 憶體單7L的讀取操作方法，其中在該Ν型通道呈完全關閉狀態時 讀取之祕電流ID約為lpA//zm。 m申。月利丨項所述之單層複晶⑪單電晶體非揮發性記 憶體早病讀取操作方法，其巾該祕頓VD約為3V，該閘極 電壓VG約為3V。 .... 。申《•月專利範ϋ第丨項所述之單層複㈣單電晶體非揮發性記 隐體單το的4取操作方法，其中該基底可以是半導體基底、石夕覆 絕緣(soi)基底或是薄_晶體(tft)破璃基板。 24 1325165 & :種單賴騎料⑽雜辦㈣料⑽朴部仰 法’該單層複晶料電晶财揮發性記髓單元包含有—導電間 極，設於-基底的P型井上、i極介電層，設於該導電開極^ 該P型井之間、-N型汲極摻祕〜N型源極摻雜區，在該N 型源極摻雜區以及該N型沒極摻雜區之間為一N型通道，其為^ 乏模式（DepIetionMode).元件，該讀取操作方法包含有·、工 將該閘極電連接至一導電閘極電壓; 將該N型源極雜區電連接至一相對於導電閘極電遷％為正 的源極電壓Vs; ° 將該N型汲極摻雜區電連接至一相對於導電閉極賴^及源 極電壓vs為正的沒極電壓vD :以及 將該P型井電連接至-相對於導電閘極電壓Vg為正的 電壓VB，· 汴 其中若該單層複晶石夕單電晶體非揮發性記憶體單元未被寫 入，㈣型通道呈酬狀態；若該單層複㈣單電晶體非揮發 己隐體單TL已被寫人’使得該閘極介電層被貫穿崩壞，其中， 閘極電齡因為透·極介電層漏電路徑而充電而制極電愿％ 逐漸跟P型井電壓％電壓趨於一致，當閘極電壓％與p型井電 麼VB非常接近時時，該_通道將呈開啟狀態。 9㈣如。申4專概_ 8項所述之單層複晶料電晶财揮發性記 憶趙早疋的讀取操作方法，其中該單層複晶料電晶體非揮發性 25 記憶體單元的該N型通道係未經過—離子佈植製程調整其啟始電 壓，或是反I^料偷(00咖心_達歧切Μ之似 (Depletion Mode)元件。 1〇·如申請專利細第8項所述之單層複晶料電晶體雜發性記 億體單元的讀取操作方法.，射該單層複晶料電晶體非揮發性 記憶體單元的啟始電壓為Vth=〇v或小於〇v。 u.如申睛專她m ® 8項所述之單層複晶料電晶體非揮發性記 憶體單_讀取操作方法，其巾在該N型通道呈開啟狀態時讀取 之没極電流ID約為600#A/_。 12.如申請專利朗第8賴述之單層複_單電編Nf發性記 憶體单_讀取操作方法，其中在該N型通道呈關狀態時讀取 之没極電流1d約為ΙρΑ/轉。 13.如申請專利範圍第8項所述之單層複晶妙單電晶體非揮發性纪 憶體單元的讀取操作方法，其中舰極電壓 V〇約為3V，該源極 電壓Vs約為UV ’該p型井電壓VB約為1.8V。 14.如申料聰圍第8項所述之單層複晶料電晶體非揮發性記 憶體單疋的讀取_方法，其中絲底可錢半導體基底、石夕覆 絕緣(SOI)基底或是薄膜電晶體(TFT)玻璃基板。 26