TWI316711B - Word line compensation in non-volatile memory erase operations - Google Patents

Description

13167.11 九、發明說明： 【發明所屬之技術領域】 本發明一般係關於用於抹除非揮發性記憶體裝置之半導 體技術。 【先前技術】 半導體記憶體裝置已更普遍地用於各糧電子裝置。例 如’非揮發性半導體記憶體用於蜂巢式電話、數位相機、 個人數位助理、行動計算裝置、非行動計算裝置及其他裝 置。其中電可抹除可程式化唯讀記憶體（Electrical Erasable

Programmable Read Only Memory ; EEPROM)及快閃記憶體屬 於最普遍的非揮發性半導體記憶體。 快閃記憶體系統之一範例使用NAND結構，其中包括宰 連配置多個夾在兩個選擇閘極之間的電晶體。串連電晶體 及選擇閘極稱為NAND串列。圖1為顯示一 NAND串列’的俯 視圖。圖2為其等效電路。圖1及2所說明之NAND串列包括 串連配置並夾在一第一選擇閘極120與一第二選擇閘極122 之間的四個電晶體1〇〇、1〇2、104及106。選擇閘極120將 該NAND串列連接至位元線126。選擇閘極122將該NAND 串列連接至源極線128。藉由向用於選擇閘極12〇之控制閘 極120CG施加適當的電壓來控制選擇閘極12〇。藉由向選 擇閘極122之控制閘極122CG施加適當的電壓來控制選擇 閘極122。每一電晶體10〇、1〇2、1〇4及1〇6皆包括一控制 閘極與一漂浮閘極’從而形成一記憶體單元之閘極元件。 例如’電晶體100具有控制閘極1〇〇CG與漂浮閘極100FG。 107372.doc 1316711 電晶體102包括控制閘極102CG與一漂浮閘極102FG。電晶 體104包括控制閘極104CG與漂浮閘極104FG。電晶體106 包括一控制閘極106CG與一漂浮閘極106FG。控制閘極 100CG與字元線WL3連接，控制閘極102CG與字元線WL2 連接，控制閘極104CG與字元線WL1連接，而控制閘極 106CG與字元線WL0連接。 應注意雖然圖1及2顯示NAND串列内的四個記憶體單 元，但使用四個電晶體僅供作為一範例。一 NAND串列可 具有少於四個之記憶體單元或多於四個之記憶體單元。例 如，某些NAND串列包括八個記憶體單元、16個記憶體單 元、32個記憶體單元等。本文之說明不限於一 NAND串列 内任何特定數目之記憶體單元。 使用NAND結構的快閃記憶體系統之一典型架構包括數 個NAND串列。例如，圖3顯示具有遠遠更多NAND串列的 記憶體陣列之三個NAND串列202、204及206。圖3的 NAND串列中的每一串列皆包括二個選擇電晶體與四個記 憶體單元。例如，NAND串列202包括選擇電晶體220及230 與記憶體單元222、224、226及228。 NAND串列204包括 選擇電晶體240及250與記憶體單元242、244、246及248。 每一串列皆係藉由其選擇電晶體（例如，選擇電晶體230與 選擇電晶體250)而連接至該源極線。使用一選擇線SGS來 控制源極側選擇閘極。藉由選擇線SGD所控制的選擇電晶 體220、240等將各種NAND串列與個別位元線連接。在其 他具體實施例中，該等選擇線不一定必需為共用的。字元 107372.doc 1316711 線WL3連接至記憶體單元222及記憶體單元242之控制閘 極。字元線WL2連接至記憶體單元224及記憶體單元244之 控制閘極。子元線WL1連接至記憶體單元226及記憶體單 兀246之控制閘極。字連接至記憶體單元及記 憶體早TC248之控制閘極。可看出，—位元線及個別ΝΑΝ〇 串列包含該記憶體單元陣列之一行。字元線（WL3、 WL2 WL1及WLO)包括該陣列的若干列。各字元線皆連接 i列中各。己It體單元的控制閘極。例#，字元線肌2連接 至用於記憶體單元224、244及252之控制閘極。 各記憶體單元皆可儲存資料（類比或數位）。當儲存一位 兀之數位資料時’該記憶體單元的可能臨限電壓之範圍係 分為兩個範圍，向各範圍指派的邏輯資料為「丨」及 _「〇」。在NAND型快閃記憶體之—範例中，抹除記憶體單 兀後之臨限f壓為負且係定義為邏輯Fl」…程式操作後 =臨限電壓為正且係定義為邏輯「〇」。當臨限電壓為負並 藉由向該控制閘極施加〇伏特來嘗試讀取時，記憶體單元 會接通以指示正在儲存邏輯…當臨限電壓為正並藉由Z 該控制閘極施加0伏特來嘗試讀取操作時，記憶體單元不 會接通’其指示儲存邏輯零。一記憶體單元亦可儲存多位 準之資訊，例如，多位元之數位資料。在儲存多位準資料 的情形下，可能臨限電壓的範圍係分為資料位準之數目。 例如，若儲存四位準之資訊，便有指派給資料值「Η」、 「10」、「01」及「〇〇」的四個臨限電壓範圍。在職仙型 記憶體之一範例中，—抹除操作後之臨限電壓為負且係定 107372.doc 1316711 義為「11」。將三個不同的正臨限電壓用於「1〇」、「〇1」 及「〇〇」之狀態。 NAND型快閃記憶體及其操作的相關範例係提供於以下 美國專利案/專利申請案中，其全部以引用方式併入本 文：美國專利案第5,57〇,315號；美國專利案第5,774,397 號；美國專利案第6,046,935號；美國專利案第6,456,528號 及美國專利申請案序列號09/893,277(公告案第US2〇〇3/ 0002348號）。 當程式化-快閃記憶體單元時，向該控制閉極施加一程 式電壓（經由-選定的字元線）並且將位元線接地。將來自p 井的電子注入漂浮閘極。當電子累積在漂浮閘極中時，該 漂浮閘極變為帶負電而該單元的臨限電壓升高。該單元之 漂浮閘極電荷及臨限電壓可指示對應於所儲存資料之一特 定狀態。 為抹除NAND型快閃記憶體之記憶體單元，冑電子從各 記憶體單元之漂浮閘極傳輸至該井區域及基板…般地， 向該井區域施加一或多個高電壓（例如’〜16乂至2〇”抹除 脈衝，以吸引電子離開各記憶體單元之漂浮閘極而達到： 井區域。各記憶體單元之字元線係接地或獲得〇 v電壓供 應，以產生橫跨穿隧氧化物區域之—古 ^ 同電位來吸引該等電 子。若在施加-抹除電壓脈衝後不抹除—nand串列之各 §己憶體單元，則該脈衝尺寸可能合^^ J犯會增加並重新施加至該 NAND閘極直至抹除各記憶體單元。 使用先前技術技術之典型抹除摇 锑作可導致一 NAND串列 107372.doc 1316711 中各記憶體單元之間的抹除速率不同。有些記憶體單元針 對一相對於其他記憶體單元較快或較慢之抹除狀態，可能 達到-目標臨限電壓位準。此點可導致較快抹除記憶體單 .元之過度抹除’因為其將不斷受到為充分抹除該刪〇串 • %的較慢記憶體單元而施加的抹除電壓之影響。典盤的抹 除操作還可導致-NAND串列的記憶體單元之間的臨限電 壓迥然不同。即，在施加一或多個抹除電壓脈衝後，該 NAND串列之-或多個記憶體單元與該串列或裝置之其他 • t己憶體單元相比可具有一不同的臨限電壓。為克服此一效 果，已使用軟程式化來調整抹除後一或多個記憶體單元之 臨限電壓。例如’可向一或多個記憶體單元施加一較小的 程式化電壓來升高其臨限電壓，以便令該組經抹除的記憶 體單元居量之臨限電壓分佈變窄及/或升高。但是，軟程 式化可增加程式化及抹除時間。此外，不同的抹除速率可 導致一記憶體串列之循環壽命變短。 因此’需要-種能解決前面提到的先前技術巾抹除技術 問題之非揮發性記憶體系統及相關的抹除技術。 【發明内容】 上文概述之本發明係關於採取一能夠提供更有效率且更 一致地抹除記憶體單元之方式來抹除記憶體裝置之技術。 依據一項具體實施例，提供一種在抹除操作期間考量一 NAND串列之一或多個記憶體單元的個別特徵及抹除行為 之系統及方法。 可依據一項具體實施例向一 NAND串列之—弋夕7 殊夕個部分 107372.doc •10· 1316711 施加或多個補償電壓以使得在一抹除操作期間該NAND 串歹·!之或夕個3己憶體單元之抹除行為至少部分正規化。 一補償電壓可使得抹除速率及/或數量（施加一或多個抹除 電壓脈衝後該記憶體單元抹除後的數量）實質上等於該 N AND串列中其他記憶體單元之抹除速率及/或數量。 自施加該抹除電壓脈衝後之記憶體單元之漂浮閘極傳輸 之電荷數量，極隨後需要抹除記憶體單元之時間受到 NAND串列中電容性耦合電壓之影響。例如，一串 列之端記憶體單元（例如，圖3中NAND串列2〇2之記憶體單 元222及228)可藉由從相鄰選擇閘極耦合的電壓來升高其 個別漂浮閑極處的淨電荷。進而，當在該串列之井區域施 加一高電位抹除電壓脈衝時，此升高的電壓可減小橫跨該 記憶體單元的穿隧氧化物層之有效電位。由於橫跨該等端 記憶體單元處的穿随氧化物層之電位低於其他記憶體單元 之此一電位’因此’與該串列之其他記憶體單元相比，龙 抹除速率將更慢或抹除程度更小。其他記憶體翠元之間電 ，性麵合的額外電壓亦能導致該_^列中其他記恃體 早兀之間的抹除行為及時間㈣不同。在抹除操作_ 串列之各種部分可施加各種補償電壓，來補償 i二-令性耦合電壓中的一或多個電壓。 在一項具體實施例中，提供一種抹除非揮發性 方法’其包含：向-非揮發性儲存元件串列之之 至少-補償電愿以至少部分補償從該串列的至：加 輕合至該串列的-或多個非揮發性儲存元件之^曰體 107372.doc • 11 · 1316711 - 、至 補償電壓時傳輸來自該串列之一非揮發性 -"*件之至）一子集之一漂浮閘極的電荷，以便抹除該 _揮發n健存％件φ P卜該補償電屋可補償較快或較慢的 抹除記憶體單元。在—項具體實施例中，施加—補償電麼 ° 向該串列之一第一非揮發性儲存元件之一控制閘 極把加帛一電壓，以及向該串列之一第二非揮發性儲存 兀件之控制閘極施加一第二電壓。藉由向一第一及第二非 揮發性儲存元件施加一補償電壓，可使得在施加一抹除電 壓脈衝期間橫跨各儲存元件的穿隧氧化物層之電位等化。 在一項具體實施例中，向一NAND串列之一或多個端記 憶體單元施加一負補償電壓，以至少部分補償從一相鄰選 擇閘極耦合至該等單元之一正電壓。該負電壓可令從該選 擇閘極電容性耦合的正電壓偏移，允許在施加一抹除電壓 時橫跨該單元之穿隧氧化物層產生一較高的電位，並增加 受影響的記憶體單元之抹除速率。 在另一項具體實施例中，向一 NAND串列之一或多個内 部記憶體單元施加一正補償電壓，以至少部分補償麵合至 該串列的一或多個記憶體單元之一電壓。向—内部記憶體 單元施加之一正補償電壓可令施加一抹除電壓時橫跨該單 元穿隧氧化物層之電位減小，而因此令該單元之抹除速率 減小至實質上匹配該NAND串列的其他記憶體單元之此抹 除速率。 在一項具體實施例中，施加一補償電整可包括向钱_ NAND串列之各記憶體單元施加一或多個正補償電壓，以 107372.doc -12- 1316711 至少部分補償從一或多個相鄰電晶體耗 之一雷厥 1 分°已隱體卓元 電壓。在一項具體實施例中， 元之枝昤兑* 4稭由將選定記憶體單 抹除仃為與一參考記憶體單 擇欲向一，己情於置… 〈抹除仃為相比，來選 己隐體單兀施加之一補償電壓之—值。 在一項具體實施例中’可向—NAND串列之: 擇閘極施加一補儅雷懕,._ . 或夕個選 -至相•少部分補償從該選擇閑極轉 口至一相鄰記憶體單 电整了向該選擇閘極施加一 \於該抹除電壓_之·，較得㈣加^小電麼之 部分（而非較大的抹除電壓）會麵合至相鄰記憶體單元。 依據-項具體實施例’提供一種包括 件串列之非揮發性記憶㈣統。該系統進—步包括 揮發性儲存器串列連通之-管理電路。在抹除該非揮發性 儲存器串列中的單元時，該f理電路向料列之-部分施 加至少-補償電壓’以至少部分補償從該率列的至少一電 晶體耦合至該複數個非揮發性儲存元件中的—或多個非揮 發性儲存元件之―電壓’同時從該複數個非揮發性 件中的至少一子集之一漂浮閘極傳輸電荷。 依據-項具體實施狀-系統可包括一儲#元件陣列與 一管理電路。該管理電路可包括專用硬體及/或可包括藉 由儲存於一或多個諸如非揮發性記憶體（例如，快閃記憒 體、EEPR0M之類的儲存裝置或其他記憶體裝置上的軟體 來程式化之硬體。在一項具體實施例中，該管理電路包括 一控制器與一狀態機。在另一項具體實施例中，該管=電 路僅包括一狀態機而不包括一控制器。該管理電路可實行 107372.doc •13- 1316711 上面結合各種具體實施例而說明之技術。依據某些具體實 把例之方法係藉由該狀態機來實行。在某些實施方案中， 該狀態機與該健存元件陣列處於相同的積體電路晶片上。 詳閱說明書、附圖及申請專利範圍，可從中獲得本發明 之其他特徵、方面及優點。 【實施方式】 圖4為一可用來實施本發明的快閃記憶體系統之一項具 體實軛例之一方塊圖。藉由行控制電路3〇4、列控制電路 306、c源極控制電路31〇&p井控制電路3〇8來控制記憶體 單元陣列302。行控制電路3〇4連接至記憶體單元陣列3〇2 之位元線，用以讀取該等記憶體單元中所儲存的資料，用 以在一程式化操作期間決定該等記憶體單元之一狀態，以 及用以控制該等位元線之電位位準來促進或抑制程式化及 抹除。列控制電路3〇6連接至該等字元線以選擇其中一字 元線、施加讀取電壓、施加與受行控制電路3〇4控制的位 兀線電位位準結合之程式化電壓、及施加一抹除電壓。c 源極控制電路310控制一連接至該等記憶體單元之共用源 極線（圖6中標記為「C源極」）。p型井控制電路3〇8控制p 井電壓。 储存於該等記憶體單元内的資料係藉由行控制電路3〇4 來讀取並經由資料輸入/輸出緩衝器312輸出至外部1/〇線。 欲儲存於該等記憶體單元内的程式化資料係經由外部ι/〇 線而輸入至該資料輸入/輸出緩衝器3 12,並傳輪至該行控 制電路304。該等外部〗/〇線連接至控制器3丨8。 107372.doc • 14. 1316711 將用於控制該快閃記憶體裝置之命令資料輸入至控制器 318 ^該命令資料通知快閃記憶體需要何種操作。將輸入 的命令傳輸至狀態機3 16，該狀態機3 16控制行控制電路 304列控制電路3 06、c源極控制器3 10及p井控制電路3 〇 8 及資料輸入/輸出緩衝器312。狀態機316亦能輸出該快閃 s己憶體之狀態資料，例如準備/忙碌或通過/失敗。 控制器3 18係連接至或可連接於一主機系統，例如一 PC、一數位相機或個人數位助理等，其與啟動命令（例 如，將資料儲存至該記憶體陣列302或從該記憶體陣列3〇2 讀取資料之命令）之主機通信，並提供或接收此類資料。 控制器318將此類命令轉換成可藉由命令電路314(其與狀 I»、機316通彳s)來解釋並執行的命令信號。控制器3丨8一般 包含用於寫入該記憶體陣列或從該記憶體陣列讀取的使用 者資料之緩衝器記憶體。 一辄例性記憶體系統包含一積體電路（其包括控制器 3 18)及《多個各包含一記憶體陣列及相關控制器、輸入/ 輸出及狀態機電路的積體電路晶片。有—趨勢係將該記憶 體陣列與一系統的控制器電路一起整合於_或多個積體電 路晶片上。可嵌入該記憶體系統作為該主機系統的部分， 或將其包括於-可移除地插人該等主機系統之記憶卡（或 其他封裝）内。此-卡可包括整個記憶體系統（例如，包括 該控制器）或僅包括記憶！|陣列及相關周邊電路（及I人主 機的控制器或控制功能）。因此’該控制器可被入該主機 或包括於可移除的記憶體系統内。 107372.doc • 15· 1316711 參考圖5，說明記憶體單元陣列302之一範例性結構。作 為一範例，說明一分成1，〇24個區塊之NAND快閃 EEPROM。可同時抹除儲存於各區塊中之資料。在一項具 體實施例中’該區塊為同時抹除的單元之最小單位。在此 範例中，每一區塊中有8,5 12行。該等位元線分成偶數位 元線（BLe)及奇數位元線（BLo)。圖5顯示四記憶體單元串 連連接以形成一 NAND串列。雖然顯示每一 NAND串列包 括四單元，但多於或少於四單元（例如，16、32或另一數 目）也可以使用。該NAND串列之一端子係經由一第一選擇 電晶體（亦稱為一選擇閘極）SGD而連接至一對應的位元 線’而另一端子係經由一第二選擇電晶體SGS而連接至(；源 極0 在一項具體實施例之讀取及程式化操作期間，同時選擇 4,256個記憶體單元。所選定的記憶體單元具有相同的字 元線（例如，WL2-i)及同類位元線（例如，偶數位元線）。所 以’可同時讀取或程式化532個位元組的資料。該些同時 讀取或程式化的532個位元組之資料形成一邏輯頁。所 以’在此範例中，一區塊可儲存至少八頁。當每一記憶體 單元儲存2位元的資料（例如，多位準單元）時，一區塊储存 16頁。 在該等讀取及驗證操作中，將一選定區塊之選擇閘極 (SGD及SGS)升高至一或多個選擇電壓，而將該選定區塊 之未選定的字元線（例如，WL0、WL1及WL3)升高至一讀 取通過電壓（例如，4.5伏特），以讓該等電晶體作為通過閘 107372.doc •16· 1316711 極來操作。將選定區塊之選定字元線（例如，WL2)與一參 考電壓連接，該參考電壓之一位準係針對每一讀取及驗證 操作而指定以便決定所關心的記憶體單元之一臨限電壓是 否高於或低於此位準《例如，在一位元記憶體單元之讀取 操作中選疋子元線WL2係接地，以便彳貞測臨限電壓是否 大於0 V。在一位元記憶體單元之驗證操作中，舉例而 言，選定字元線WL2與2·4 V連接，以便在程式化進程中驗 證臨限電壓是否達到2.4 V。在讀取及驗證射4，該源極 及p井處於零伏特。將選定位元線（BLe)預充電至一位準， 例如，0.7 V。若臨限電壓大於該讀取或驗證位準，則所 關心的位元線(BLe)之電位位準由於相關的非導電記憶體 單元而維持高位準H方面，若臨限電壓低於該㈣ 或驗證位準，則所關心的位元線（_之電位位準由於導 電記憶體單元而減小至—低位準，例#，小於〇5 V。飞 憶體單元的狀㈣藉由-連接至該位元線並感測所產生的 位元線電壓之感測放大器來制。記憶體單元係程式化亦 或係抹除，此二者之間的差異取決於淨負電荷是否儲存在 該漂*閉極内。例如’若負電荷儲存在該漂浮閘極内，則 該臨限電壓變為較高而該電晶體可處於加強操作模式。 當在一範射將—記憶體單元程式化時，心極及 井接收0伏特，而同時該控岳丨胡 /控制閘極接收一系列幅度增加之 :式化脈衝。在一項具體實施例中，該系列脈衝幅度範圍 …特與：犬特之間。在其他具體實施例中，該系= 以之範圍Τ μ不’例如’其具有_高於7伏特之起始 107372.doc -Π- 1316711 位準。在記憶體單元之程式化期間，在介於該等程式化脈 衝之間的週期内實施驗證操作。gp，在各程式化脈衝之間 讀取平行程式化之一組單元的各單元之程式化位準，以決 定該程式化位準是否達到或超過其程式化所要達到之一驗 證位準。驗證«式化之-方法餘—特定的比較點測試 傳導。將經驗證已充分程式化之單元鎖在外面（例如，在 NAND單元中），此係藉由針對所有後續程式化脈衝而將該 位元線電壓從〇提高到Vdd(例如，25伏特）以終止針對該些 早疋之程式化程序來實行。在某些情況τ，脈触目將受 限制（例如，20個脈衝），而若不藉由最後的脈衝來對一給 定的記憶體單元進行充分的程式化，則假定存在一錯誤。 在某些實施方案中，在程式化之前抹除記憶體單元（採用 區塊或其他抹除單位）。 圖6說明依據一項具體實施例之一程式化電壓信號。此 信號具有一組幅度增加之脈衝。該等脈衝之幅度隨每一脈 衝而增加一預定步長。在一項包括儲存多個位元資料的記 憶體單元之具體實施例中，一範例性的步長為〇·2伏特（或 〇·4伏特）。驗證脈衝介於其中每一程式化脈衝之間。圖6之 信號假定一四狀態記憶體單元，因此，其包括三個驗證脈 衝。例如’三個連續的驗證脈衝介於程式化脈衝33〇與332 之間。將第一驗證脈衝334說明為處於一零伏特驗證電壓 位準。在第二驗證電壓位準’該第二驗證脈衝336跟隨該 第一驗證脈衝。在第三驗證電壓位準，該第三驗證脈衝 3 3 8跟隨該第二驗證脈衝3 3 6。能夠以八個狀態來儲存資料 107372.doc 1316711 之一多狀態記憶體單元可能需要針對七個比較點而執行驗 也操作。因此，依次施加七個驗證脈衝以在二個連續的程 式化脈衝之間執行七個驗證位準之七個驗證操作。依據該 • 等七個驗證操作，該系統可決定該等記憶體單元之狀態。 . 減輕驗證時間負擔之一方法係使用一更有效率的驗證程 序’例如’如2002年12月5日申請的序列號為1〇/314,055而 標題為「針對多狀態記憶體的智慧驗證」之美國專利申請 案中的說明，該案之全部内容係以引用的方式併入於此。 籲 依據此項技術中已知的技術來執行上述讀取及驗證操 作。因此’熟悉此項技術者能改變所說明的許多細節。 圖7係說明一種用於程式化一非揮發性記憶體之方法之 一流程圖。熟習此項技術者會明白，可依據一特定的應用 或實施方案來修改、添加或移除各種步驟，而仍保持不脫 離本揭示内容之範疇及精神。在各種實施方案中，在程式 化之前抹除記憶體單元（以區塊或抹除單元）。在圖7之步驟 350中（並參考圖4)，一資料載入命令係由控制器發出並 輸入至命令電路314,以允許將資料輸入至資料輸入/輸出 緩衝器312。該輸入資料係辨識為一命令並由狀態機316經 由一輸入至命令電路314之命令鎖存信號（圖中未說明）來鎖 存。在步驟352中，從控制器318將指定頁位址之位址資料 輸入至列控制器306。該輸入資料係辨識為該頁位址並經 由該狀態機來鎖存，其受到輸入至命令電路314之位址鎖 存信號的影響。在步驟354中，將532位元組的程式化資料 輸入至資料輸入/輸出緩衝器312。應注意，532位元組的 107372.doc -19- 1316711 程式化資料專用於所說明的特定實施方案，而其他實施方 案將需要或使用各種其他尺寸的程式化資料。可將該資料 鎖存於一用於該等選定位元線之暫存器内。在某些具體實 施例中，亦將資料鎖存在用於該等選定位元線之一第二暫 存益内以供驗證操作使用。在步驟356中，一程式化命令 係由控制器318發出並輸入至資料輸入/輸出緩衝器312。 狀態機316經由輸人至命令電路314之命令鎖存信號來鎖存 該命令。 在步驟358中，將施加給該選定字元線的程式化脈衝電 壓位準Vpgm初始化為起始脈衝（例如’ 12伏特），而將藉由 狀態機316來保持之一程式計數器pc(pc)初始化為〇。在步 驟360中’向該選定字元線（例如，圖施加一程式 化電壓(VPgm)脈衝。包括一欲程式化的記憶體單元之位元 線係接地以致動程式化，而其他位元線係連接至vdd以在 施加該程式化脈衝期間抑制程式化。 在步驟362中’驗證該等選定記憶體單元的狀態。若偵 測出-敎單元的目標臨限電壓已達到適#位準（如，邏 輯「〇」的程式化位準或多狀態單元之一特定狀態），則將 該選定單元驗證為已程式化達到其目標狀態。若偵测出該 臨限電壓未達到適當的位準，則不會將該敎單元驗證為 已程式化達到其目標狀態H步程式化時，將排除在 步驟362中驗證為已程式化達到其目標狀態之該些單元。 在步驟364中’決定是否已將所有欲程式化的單元驗證為 已程式化達到其對應狀態，例如藉由檢查—設計用於偵測 107372.doc -20 - 1316711

此一狀態並就此一狀態而發信之適當的資料儲存暫存器來 實行。如果是，則程式化程序成功完成，因為所有選定的 記憶體單元皆已程式化並經驗證達到其目標狀態。在步驟 366中報告一通過狀態。若在步驟364中，決定並非所有記 憶體單元皆已獲此驗證，則該程式化程序繼續進行。在步 驟368中，針對一程式限制值來檢查該程式計數器一 程式限制值之一範例係20。若該程式計數器pc之此值不小 於20，則將該程式化程序標識為失敗而在步驟37〇中報告 一失敗狀態。若該程式計數器PC之此值小於2〇，則在步驟 372中該Vpgm位準增加該步長而該程式計數器pc之值遞 增。在步驟372後，該程序迴路返回步驟36〇以施加下一 Vpgm程式化脈衝》 圖7之流程圖說明一可適用於二進制儲存之單一行程程 式化方法在T適用於多級儲存之雙行程程式化方法 中’例如，在該流程圖之—單—迭代中可使用多個程式化 或驗證步驟1對該程式化操作之每—行程，可執行步驟 360至372。在一第一行程中，可施加-或多個程式化脈 衝，並對其結果進行驗證以決定—單元是否處於適當的中 間狀態。在一第二行程中，可施加-或多個程式化脈衝， 並對其結果進行驗證以決定—單元是否處於適當的最終狀 態。 在一成功的程式化處理社击士 、，Q束時’該等記憶體單元的臨限 電壓應處於一或多個針對 丁程式化記憶體單元的臨限電壓分 佈範圍内或一針對抹除印 m 、。己隱體早元的臨限電壓分佈範圍 107372.doc S、 ..〆· -21 · 1316711 内圖8 s尤明當每一記憶體單元儲存一位元資料時針對— 記隐體單元陣列的臨限電壓分佈。圖8顯示針對抹除記憶 體單疋的臨限電壓之一第一分佈38〇及針對程式化記憶體 單疋的臨限電壓之一第二分佈382。在一項具體實施例 中，該第一分佈380内的臨限電壓位準為負且對應於邏輯 」而該第二分佈382内的臨限電壓位準為正且對應於 邏輯「0」， 、

一一/明當每一記憶體單元以四個實體狀態來儲存二位 =貝料時針對-記憶體單元陣列的範例性臨限電壓分佈。 分佈384表示處於抹除狀態（儲存「u」）的單元之—臨限電 壓分佈，其具有負臨限電壓位準。分佈386表示處於一第 程式化狀態（儲存「1〇」）的單元之一臨限電壓分佈。分 佈388表不處於—第二程式化狀態（储存「⑼」）的單元之一 臨限電壓分佈。分你走 佈390表不處於一第三程式化狀態（儲存 01」）的單元之一臨pp带两八,冬 〇α 艮電壓刀佈。在此範例中，儲存於 單。己隐體單7C中的二個位元的每一位元來自一不同 邏輯儲存於每—記憶體單元中的二個位元之每一 位元I承載一不同的邏较 、輯頁位址。方塊中顯示的位元對；* 於-下頁。圓圈内顯示的位元對庫 于應 ^ .丄 U; 上負。在一頊且辦 實施例中，使用一袼雨踩& &收 喟具體 辟…"接 田碼序列將該等邏輯狀態指派給記恃 體狀態，從而當-漂浮閘極的臨尽㈣ 錯誤地偏移為其最鄰Μ界電壓 耶近的限電壓狀態範圍時，僅舍斟一 位兀这成影響。為能提高可靠性 、 佈變緊縮（分佈變窄）^ & 的係讓該4個別分 變乍），因為較緊縮的分佈可帶來較寬的讀 107372.doc -22- 1316711 取邊限（相鄰狀態臨限分佈之間的距離）。 當然，如果記憶體操作多於四個實體狀態，則該等記憶 體單元之已定義的電壓臨限窗口内的臨限電壓分佈數目等 於狀態數目。進一步，雖然已將特定位元圖案指派給各分 佈或實體狀態，但不同位元圖案也可作此分配，在此情況 下各狀態之間發生程式化而該些狀態與圖8至9所示之狀態 不同。 一般地，平行程式化的單元係沿一字元線的交替單元。 例如，圖3說明沿一字元線WL2而數量遠遠更多的單元中 之二個s己憶體單元224、244及252。一組交替單元，包括 單元224及252，儲存邏輯頁〇及2(「偶數頁」）的位元，而 另一組交替單元包括單元244，儲存來自邏輯頁1及3(「奇 數頁」）的位元。 在一項具體實施例中藉由在該源極與位元線漂浮時將該 P井提高至一抹除電壓（例如，20伏特）並接地或將〇伏特施 加於一選定區塊之字元線來抹除記憶體單元，如圖1〇中說 明用於執行一抹除操作的範例性偏壓條件之表格所述。由 於電容性耦合，而使得未選定的字元線（例如，在未選定 的、非欲抹除的區塊中之該些字元線）、位元線、選擇線 及c源極亦升高至一較高的正電位（例如，2〇 vp因此將一 強電場施加於一選定區塊之記憶體單元之穿隧氧化物層， 並隨著該等漂浮閘極之電子發射至該基板而抹除選定記憶 體單兀之資料。隨著將足夠的電子從該漂浮閘極傳輸至該 P井區域，一選定單元之臨限電壓變為負。可對整個記憶 i07372.doc -23· 1316711 體陣列、該陣列之一或多個區塊或另一單位之單元執行抹 除。 圖11提供一包括8個記憶體單元之NAND串列之一斷面 圖。儘管具體實施例係結合圖11及一 8單元NAND結構而提 出，但本發明並不受此限制而可依據許多包括少於或多於 8(例如’ 4、12、16或更多）個記憶體單元之NAND結構來 使用。如圖11之說明，該NAND串列之電晶體（亦稱為單元 或記憶體單元）係形成於P井區域440中。每一電晶體（4〇2、

404 ' 406、408、410、412及414)皆包括由該控制閘極 (402c、404c、406c、408c、410c、412c、414c)與一漂浮 閘極（402f、404f、406f、410f、412f 及 414f)組成之一堆疊 閘極結構。該等漂浮閘極係形成於一氧化物或其他介電組 合物膜頂部上的p井之表面上。控制閘極位於該漂浮閘極 之上，以一氧化物或其他隔離介電層來分離該控制閘極與 該漂浮閘極。該等記憶體單元之控制閘極連接至或形成字 元線 WL0、WL1、WL2、WL3、WL4、犯 ' 鳩及 WL7。相鄰單元之間共享n+擴散區域442，藉此將該等單 兀相=串連連接以形成^繼串列。該些N+擴散區域形 成各早π 4源極及沒極。N+擴散區域426連接至NAND串 .位元線，而N+擴散區域428連接至多個nand串列之 一共用源極線。 一；▲容性輕合，而使得在抹除操作期間當向該p井 二較高的抹除電料該等選擇閘極咖與咖升高到 較-的正電位。向該p井或其某一部分施加的抹除電壓 107372.doc 24- 1316711 该井區域耦合至每一選擇閘極。例如，在許多包括一 NAND結構之非揮發性記憶體系統中，約100%的Ρ井電壓 會耦合至每一選擇閘極。因此，若向該P井施加一 20 v的 抹除電壓脈衝，則約19 v至2〇 v的電壓會耦合至每—選擇 閘極之控制閘極。在圖11中，以箭頭430來顯示從該p井耦 合至該等選擇閘極之電壓。但是該串列之每一記憶體單元 亦會在一較小程度上感受到一類似的耦合效應。約5〇%的 P井電壓會耦合至一典型NAND串列中的每一記憶體單元。

因此，由於電容性耦合，而使得在施加一2〇 v的抹除電壓 脈衝情況下每一記憶體單元之漂浮閘極將會升高至一約V 之電位。箭頭432說明此耦合效應。由於橫跨該穿隧氧化 物之電位等於所施加的抹除電壓與該漂浮閘極上的電壓之 間的差，因此耦合至每一記憶體單元之電壓令橫跨該穿隧 氧化物層而產生的電場之電位減小。例如，因施加_ 2〇 v 抹除電壓脈衝而產生之一僅約10 V(2〇 v至1〇 v)之電位將 橫跨該等記憶體單元之穿隧氧化物層而出現，以將電子從 每一漂浮閘極吸引至該基板。 除至此所說明的向該ρ井施加的抹除電壓之電容性輕合 外’該串列之每一記憶體單元將會感受到來自相鄰記憶體 單元及/或電晶體之一定的電容性耗合。該NAND串列之端 記憶體單元（例如，圖11中的記憶體單元402及416)，即連 接至該NAND串列的第一及最後字元線（端字元線）並與該 NAND的選擇閘極相鄰之該些記憶體單元將感受到來自該 等相鄰選擇閘極之一電位的電容性耗合。圖11中，以箭頭 I07372.doc • 25· 1316711 434來說明從選擇閘極420至WL7處記憶體單元的漂浮閘極 402f之此電容性耦合，而以箭頭438來說明從選擇閘極422 至WLO處記憶體單元的漂浮閘極416f之耦合。耦合至記憶 體單元402及416之電壓將使得橫跨該些單元之穿隧介電質 (例如，穿隧氧化物）而出現的電場與個別選擇閘極處的電 壓數量成比例而減小。在許多NAND實施方案中，預期從

該等選擇閘極至一 NAND串列的端記憶體單元之電容性耦 合等級可能約為5。/。至10。/(^因此，若向該p井區域施加一 20伏特的抹除電壓而此電壓中約有5〇%耦合至該等選擇閘 極（在該選擇閘極處產生一約1〇伏特的電荷），則約有〇5伏 特至1伏特將會耦合至相鄰記憶體單元之漂浮閘極（例如， 416f與402f)。因此，橫跨該串列的端記憶體單元穿隧氧化 物之電場將比該串列的其餘記憶體單元之該電場小約〇5 伏特至1伏特。在此可將一 NAND串列中與一選擇開極不相 鄰之記憶冑單元（即，-NAND串列中除該等端記憶體單元 以外的所有s己憶體單元）稱為該串列之内部記慎體單元 在圖11中，該NAND串列之内部記憶體單元係記憶體單元 404 ' 406 、 408 、 410 、 412及414 ° 由於橫跨一串列中的端字元線記憶體單元穿隧氧化物之 電場小於該等内部記憶體單元之此__電場，因此，與該等 内部記憶體單元相比，料端記憶體單元之抹除速率將更 慢（或因施加一抹除電壓脈衝而抹除程声 反文小P如先前所 述’若施加-20伏特的抹除電壓並假定從該井區域至 漂浮閘極有50%電容性耦合效應，則橫跨該串列的^記 107372.doc -26 - 1316711 Γ單元之穿随氧化物層將存在一約10伏特的電位。由於 攸該等相鄰選擇閘極輕合的0.5伏特至1伏特電壓，因此字 疋線0及7之s己憶體單元將僅有一約$至Μ伏特（加伏特減去 至11伏特）的淨電位橫跨其個別的穿隧氧化物層。 由於橫跨一串列的端記憶體單元穿隧氧化物層之電位較 低因此在施加一或多個抹除電麼脈衝後該等端記憶體單 凡不會如同該等内部記憶體單元一樣被抹除（從其漂浮閘 極傳輸的電子將會更少）。 當儲存於該漂浮閘極上的淨電荷低於一預定位準時，將 一 NAND串列之記憶體單元驗證作為抹除。由於與該 D串列的知記憶體單元漂浮閘極之額外耦合，而使得 一抹除操作之總時間增加以便充分抹除該些端記憶體單 凡。例如，在施加數目的抹除電壓脈衝後，可充分抹 除一 NAND串列的内部記憶體單元，而直至施加Ν+ι或更 夕的抹除電壓脈衝為止皆可能不會充分抹除該NAND串列 之端記憶體單元。圖12說明内部記憶體單元與端記憶體單 元相比而不同的此抹除行為。 圖12說明在施加一單一的抹除電壓脈衝後的臨限電壓分 佈（在施加多個抹除電壓脈衝後將存在—％總值較低的類 似分佈）。分佈502說明一NAND串列的内部記憶體單元（例 如，圖11中連接至之記憶體單元）之臨限電壓分 佈。分佈504說明端記憶體單元（例如，圖丨丨中連接至WL〇 與WL7之記憶體單元）之臨限電壓分佈。如圖所說明，在 施加僅一抹除電壓脈衝後，連接至該等内部字元線的該些 107372.doc -27- 1316711 °己lt體早70觉到的抹除多於該NAND串列的端字元線之纪

情贈i备 ^ ^ eG 為 。一般地，在圖示範例中，該等内部記憶體單元 m *、’勺比該等端記憶體單元多〇·6伏特。該等内部記 憶體單元之平均臨限電壓低於該等端字元線之平均臨限電 壓：因為從該些記憶體單元的漂浮閘極傳輸之電子數目多 於連接至該等端字元線的記憶體單元之此電子數目。 圖13係說明與一所施加的抹除電壓成函數關係之一

串列（例如，圖1〇2NAND串列）的記憶體單元之平均 L限電壓之-曲線圖。在施加—16伏特電壓脈衝後，連接 到W L 0或W L 7之—記憶體單元的平均臨限電壓接近_ ^伏 特。該NAND串列的内部記憶體單元（連接至㈣至心之 該些記憶體單元)之平均臨限電壓約為-1.5伏特。在施加一 第二抹除電壓脈衝後，針對则及机7之平均臨限電壓減 小為約-1.5伏特，而連接到WL1至偏的記憶體單元之平 均臨限電壓約為·2.8伏特。在施加額外的抹除電壓脈衝 後，該等内部記憶體單元與該等端記憶體單元之間平均臨 限電壓的差增加113中的第三線說明此效應，該圖式說 明在施加每一抹除電壓脈衝後，該等内部記憶體單元與該 等端記憶體單元之間平均臨限電壓的差增加 當在一NAND串列位準或更高位準（例如，在一區塊或其 他單位的串列上)執行對若干記憶體單元的抹除驗證時， 記憶體單元之間迥然不同的抹除時間或行為可導致過壓以 及對特定記憶體單元的過度抹除。例如，當f試充分抹除 該串列之端記憶體單元時，可能會過度抹除一 nand串列 107372.doc -28- 1316711 之内部記憶體單元。如先前之說明，該等内部記憶體單元 之抹除將比該等端記憶體單元更快（在施加一或多個抹除 電壓脈衝情況下，從其漂浮閘極傳輸的電子將會更多）。 若在一 NAND串列位準執行驗證，則該NAND串列將在p井 處不斷接收一抹除電壓脈衝直至抹除該_列之每一記憶體 單元。因此，即使在與該等端記憶體單元相比為數更少的 抹除電壓脈衝過後，該等内部記憶體單元亦可充分抹除， 該等内部記憶體單元將純料的抹㈣壓脈衝直至將該 串列之每一記憶體單元皆驗證為已抹除。 置於該等内部記憶體單元上的應力比所需應力更大，此 係由於過度抹除之原因。由於該等端記憶體單元之抹除時 間更慢而過度抹除該等内部記憶體單it，可減小該等内部 :憶體單元及一整體非揮發性記憶體系統之壽命。此項 可瞭解，橫跨一電晶體之穿隨氧化層而施加一大電 ^氧化物材料施加應力。橫跨該穿隧氧化物層施加 足夠高的電位或施加一較低 致該氧化層之崩潰。較低的電位達若干次，最終可導 記憶體單元之間迥然不 pa ^ ^ j的抹除仃為亦可導致抹除操作 料“ ’因為可能執行額外的操作來改變抹除後一記憶 姐早疋之臨限電壓。若快閃 所有抹… 右决閃S己憶料元已抹除，則目標為 負臨限雷具t不超出—預定義的負臨限電壓範圍之-些單。但是’如圖中之說明，抹除程序可能導致某 低之纪情辦„ 圍之負^限電壓《臨限電壓太 D早錢後可能不會適當程式化。因此，過度抹 W372.doc 29- 1316711 除的裝置常常會經歷所謂的軟程 « ^ M ^ m 印是，臨限電壓a 預疋義範圍内的明顯較低值 為 口匕隐體早兀將接 式化以致臨限電壓升高至該 罝的程 序需…n 圍内。該軟程式化程 =要“-額外的操作並由於抹除時間增 體性能。依據現在說明的使用一或多個補償電 :例：可從該抹除程序中減少或完全消除軟程式化：消除 或減；軟程式化將提高記憶體性能。 依據一項具體實施例，在-抹除操作期間於—勵 列之-或多個位置或部分施加一或多個補償電壓，以便對 與該串列之-或多個記憶體單元的漂浮開極電容性麵合之 電壓作出補償。例如，可向該NAND串列之一部分施力一 或多個補償電壓’以便補償從相鄰選擇閘極輕合^該 NAND串列的端記憶體單元之一額外電壓。 以 圖14係依據一項具體實施例對一單位之記憶體單元（包 括一或多個NAND串列）執行一抹除操作之一流程圖。儘管 將根據-單-的N A N D串列來說明圖i 4，但熟習此項技^ 者會瞭解，可對多個NAND申列執行該流程圖之操作（例 如，平行執行）以便抹除一更大單位的記憶體單元（例如， 一或多個區塊）。基於範例性目的，將結合圖丨丨所說明的 NAND争列來說明圖14之流程圖之操作，但是該流程圖並 不限於圖11所說明之一NAND串列而且可用於其他Nand 串列或其他串連連接的單元結構（包括任何數目的記憶體 單元）。 " 在步驟552中’讓該NAND串列之位元及源極線漂浮。在 107372.doc -30- 316711 步驟554中施加用於該NAND率列之抹除偏壓條件。在步驟 556中向該NAND串列施加一或多個補償電壓，以補償從相 鄰電晶體搞合至該NAND串列的一或多個記憶體單元之電 壓。步驟554與556相關聯，因為在步驟554中施加的偏壓 ， 條件將取決於欲在步驟556中施加的補償電壓。因此，在 某些具體實施例中可（但並非必需）同時執行該些二步驟， 以向該NAND串列施加一組偏壓條件，其中可包括一或多 個補償電壓。 在向該NAND串列施加該等偏壓條件及一或多個補償電 壓後，在步驟55 8中施加一抹除電壓脈衝。在施加一抹除 電壓脈衝後，在步驟560中執行驗證以決定是否已充分抹 除該NAND串列。依據具體實施例可使用諸多方法來驗證 一抹除操作之結果。例如，可讀取該NAND串列以便決定 該串列之每一記憶體單元之臨限電壓低於一指定值。在一 項具體實施例中，此舉可包括向每一記憶體單元之閘極施 加一足以接通一已抹除的記憶體單元之電壓並測試該 NAND _列在一方向上（例如從該源極至位元線）的傳導。 在序列號為10/857,245而標題為「非揮發性記憶體之補償 性抹除驗證」之共同待審美國專利案中，對抹除及抹除驗 證作了更多詳細說明，該案之全部内容係以引用的方式併 入於此，其說明一更全面的抹除驗證技術。若步驟56〇中 的驗證結果係成功的（如步驟562中所決定），則在步驟564 中報告該NAND串列之一通過狀態。但是，若在步驟562中 未決定已充分抹除該NAND串列，則在步驟566中針對一預 107372.doc •31 · 1316711 定值來檢查一驗證計數器。若該驗證計數器小於該預定值 (例如，20)，則在步驟570中令該抹除電壓脈衝（Verase)遞 增一預定值而令該驗證計數器增加一。然後，該流程圖之 操作繼續進行到步驟552，在此步驟中在施加一額外的抹 除電壓脈衝之前再次向該NAND串列施加偏壓及補償電 壓。若該驗證計數器大於該預定數目，則在步驟568中報 告一失敗狀態。 可向一 NAND串列之各種部分可施加各種補償電壓，以 便補償該些從相鄰電晶體耦合至選擇記憶體單元的漂浮閘 極之電壓。因此’可在步驟556中施加大量補償電壓，以 便補償該些電容性耦合的電壓。圖15a及l5b說明依據一項 具體實施例在步驟554及556中可施加的一組補償電壓。由 於在步驟554中施加的偏壓條件與步驟556中施加的補償電 壓有一定關係’因此圖15 a說明圖14之步驟5 54及556。圖 15a首先在步驟6〇2中讓該源極側選擇閘極及該汲極侧選擇 閘極漂浮。在步驟604中，向該NAND串列之第一及最後字 元線施加〇伏特。在步驟606中，向該NAND串列之其餘字 =線（例如，該NAND串列之内部字元線）施加一或多個補 償電壓。在一項具體實施例中，同時執行步驟6〇2至 在一項具體實施例中，在步驟606中施加的補償電壓係 正電壓。精由向該NAND串列的内部記憶體單元之字元 線％加一正電壓，減小橫跨該等内部記憶體單元的穿隧氧 =物之電場。所施加的補償電壓之一部分從該控制閘極耦 合至該等内部記憶體單元之漂浮閘極。在圖丨丨中，例如， l〇7372.do« 32- 1316711 向字元線1至6施加一補償電壓’從而產生一從每一控制閑 極404c至414c耦合至其個別漂浮閘極404f至414f之電壓。 可選擇向一内部記憶體單元的控制閘極施加之電壓，以 便令撗跨該等内部記憶體單元的氧化物之電場與 串列的端記憶體單元之此電場等化。如先前之說明，由於 來自相鄰選擇閘極之耦合’因此該等端記憶體單元將具有 —比該等内部記憶體單元更高的電荷，例如，預期在各種 實施方案中可能增加約1伏特。因此，可向該等内部記憶 體單元之字元線施加一電壓，以減小該些單元之電場，使 之與該等端記憶體單元（其由於來自該等選擇閘極之電容 性耦合而具有較低的電場）之該電場匹配。 由於向該字元線施加的電壓中僅一部分電壓將從該控制 閘極耦合至該漂浮閘極，因此可將向該字元線施加的電壓 選擇成使得耦合值將等於從該選擇閘極至一串列的一端記 憶體單元之耦合值。由於參數、操作條件及實際電壓之波 動，因此相等的電壓可包括實質上相等的電壓。以非限制 性範例來說明，相等的電壓在某些具體實施例中可包括其 值在〇_1伏特内或低於之實質上相等的電壓而在其他具體 實施例中可包括在0.5伏特内或低於之實質上相等的電 壓。假定1伏特從該等選擇閘極輕合至該等端記憶體單 it ’可選擇-電壓以施加於該等字元線而使得^特從該 控制閘極Μ合至該内部記憶體單元之漂浮閘極。在許多 NAND串列實紅方案中’預期在向—控制閘極施加的電壓 中約有5〇%的電塵可能搞合至-個別的漂浮閘極。因此， 107372.doc -33- 1316711 如本文之範例中一樣，若需要將丨伏特耦合至一内部記憶 體單7L之漂浮閘極，則可經由該等字元線向該控制閘極施 加約2伏特，以便讓該漂浮閘極處的淨電荷增加丨伏特。藉 由讓該等内部記憶體單元之漂浮閘極處存在的淨電荷增加 至約等於該NAND_列之端記憶體單元之此淨電荷，在施 加一p井抹除電壓脈衝情況下，橫跨該NAND_列之所有記 憶體單元之穿隧氧化物層產生的電場將大致相等。 圖16係說明在施加一補償電壓（例如，圖15&及i5b之說 明）時一NAND串列的記憶體單元之平均臨限電壓（如圖n 之說明）之一曲線圖。圖丨6所說明的實際值僅係範例性而 不疋對應於先刖說明的範例。該曲線圖說明與圖中所說 明沿該X軸的各種補償電壓成函數關係的沿該¥軸之臨限 電壓WLO及WL7之記憶體單元不接收一補償電壓而因此 在向該等内部記憶體單元施加該等補償電壓情況下呈現一 接近)互疋的電壓。在施加一抹除電壓脈衝後，或7 之記憶體單元的平均臨限電壓約為_15伏特。若不向該等 内部記憶體單元施加任何補償電壓，則在施加一單一的抹 除電壓脈衝後該等内部記憶體單元的平均臨限電壓約為 -2.6伏特。若向該等内部記憶體單元施加約〇 5伏特的補償 電壓，則在施加該抹除電壓脈衝後WL1至WL6之記憶體單 兀的平均臨限電壓增加至約_2伏特。#由向wli至机6之 記憶體單元施加—更高的補償電壓，該些記憶體單元的平 均6»限電壓不斷減小。^向該等内部記憶體單元施加一工 伏特補償電壓’則該平均臨限電壓減小至約_i 5伏特。該 107372.doc 1316711 NAND串列的端記憶體單元具有與此相同的值。因此，若 白該專内。卩5己憶體單元施加一 1伏特的補償電壓，則該等 §己憶體單元之抹除速率將與該NAND串列之端記憶體單元 . 大致相同》 . 以此方式，藉由讓該等内部記憶體單元之抹除速率變慢 達到該NAND串列之端記憶體單元的抹除速率，從而避免 »亥等内。卩β己憶體單元之過度抹除。此舉之效應係使得該 NAND串列之端記憶體單元及内部記憶體單元之臨限電壓 • ’分佈正規化或實質上相等。如圖15a及15b所述而施加該補 償電壓，將令該等内部記憶體單元之已抹除的臨限電壓分 佈在正方向上有效偏移。例如，若在抹除前AND串列時 施加圖15a及15b之補償電壓，則圖12之分佈5〇2會向右偏 移以與分佈504實質上匹配。除令選擇記憶體單元之過度 抹除最小化或得到消除外，施加補償電壓亦能令軟程式化 需求最小化或得到消除。由於每一記憶體單元之分佈會因 ㈣期間施加的補償電壓而正規化，因此可能無需對選擇 記憶體單元執行軟程式化以使得其臨限電麼將在該申列的 大多數或其餘記憶體單元範圍内。此舉減少抹除時間而結 果使得一記憶體系統程式化。 圖17a及17b說明依據另_項具體實施例之一組偏壓條件 及補償電麼，其可在-抹除操作期間向—nand串列施加 以補償從相鄰電晶體電容性輕合之一或多個電壓。在步驟 6i2中，讓該NAND串列之源極侧選擇開極及汲極侧選擇 極漂浮。在步驟614令，向該NAND串列之端字元線卩_ 107372.doc •35- 1316711 補償電壓。在步驟616中，向該NAND串列之其餘字元線施 加零伏特。在圖17a及17b所說明的具體實施例中，向該 NAND串列之端字元線而非内部字元線施加該等補償電 塵’以便直接補償耦合至該等端字元線的記憶體單元之電 壓。 在一項具體實施例中，向該NAND串列的第一及最後字 元線施加的補償電壓為負，以便減小橫跨該等第一及最後 字元線的記憶體單元穿隧氧化物之電場。如先前之說明， 由於來自選擇閘極之電容性耦合，因此該等第一及最後記 憶體單元將具有一橫跨其穿隧氧化物而比該NAND的其餘 字兀線更低的電場。因此，可向該些記憶體單元之字元線 施加一電壓，以便將一電壓從該控制閘極耦合至該記憶體 單兀之漂浮閘極，以便補償從相鄰選擇閘極耦合的電壓。 如先如之S兒明，向該控制閘極施加的電壓中僅一部分電壓 將耦合至該漂浮閘極。因此，可將向該字元線施加的電壓 選擇成使得耦合至該漂浮閘極的電壓數量在幅度上等於從 相鄰選擇閘極耦合的電壓而在極性上與後者相反。 例如，若+1伏特從該選擇閘極耦合至一端記憶體單元之 漂浮閘極，則彳向該等端記憶體單元之字元線施加一_2伏 特之電壓以便m伏特之電壓輕合至該漂浮閘極。從 該控制閘極耗合的_1伏特將補償從相鄰選擇間極M合的+1 伏特。因&，橫跨該等端記憶體單元的穿隧氧化物之電場 將增加以致其等於該_串列的其他記憶體單元之該電 場。因此’使得橫跨該串列的每-記憶體單元穿隧氧化物 107372.doc -36， 1316711 層之電位相等’從而令每__記憶體單元將呈現—類似的抹 除行為並以實質上相同的速率抹除。由於參數、操作條件 及實際電壓之波動，因此此處所使用之一相等電位在某些 具體實施例中可包括（例如）在〇」伏特内或低於之實質上相 等的電位而在其他具體實施例中可包括在05伏特内或低 於之實質上相等的電位。施加圖17a及17b之補償電壓將令 方e加抹除電壓後該等端字元線之記憶體單元的臨限電塵 分佈在一負方向上偏移。再來看圖12，由於向該等端字元 線施加的負補償電壓，因此分佈504將會有效地向左偏移 (在一負方向上）以致其與分佈502之偏移一致。 對於從一 NAND串列的選擇閘極電容性耦合至該等端字 元線之電壓，額外或替代性的係，可考慮額外的電容性耦 合電壓以更精確地補償從相鄰或鄰近電晶體耦合的電壓。 圖11以箭頭436說明在該NAND串列的個別記憶體單元之漂 浮閘極之間一額外的電容性耦合效應。例如，在連接至 WL 〇的°己憶體单元4 16之漂浮閘極處出現的電壓之一部分 將電容性耦合至連接至WL1的記憶體單元414之漂浮閘 極在°己憶體早元414的漂浮閘極處出現的電壓之一部分 將輕合至連接至WL1的記憶體單元412之漂浮閘極，以此 類推。此耦合可額外地或替代性地存在於相反方向上，例 如從3己憶體單元412至記憶體單元414，如箭頭436上的 雙頭所示。在該NAND串列的所有各級記憶體單元之間， 將發現該些耦合效應◊可耦合至一鄰近漂浮閘極的每一漂 浮閑極處的淨電荷小於該等選擇閘極處存在的淨電荷。因 107372.doc -37· 1316711 此，耦合於個別記憶體單元的漂浮閘極之間的電壓數量將 小於從相鄰選擇閘極耦合至該等端記憶體單元之電壓數 量。然而，預期該NAND串列之每一記憶體單元可能由於 此類耦合而在其漂浮閘極處存在一略微不同的淨電荷及一 相應不同的抹除行為。

依據一項具體實施例，向該NAND串列之一或多個記憶 體單元施加一補償電壓，以便補償該些電容性耦合電壓中 的每一電壓。例如，在施加一抹除電壓脈衝時，該nand 串列之每一記憶體單元可接收一補償電壓，以便令橫跨該 NAND串列的每一記憶體單元穿隧氧化物之電場正規化。 因此，可橫跨每一記憶體單元的穿隧氧化物層產生一相等 的電場電位，讀以相㈣速率將每-錢體單元抹除到 相同的程度。在一項具體實施例中，例如，可向該等端字 元線施加—補償電壓，以便補償從相鄰選擇閘軸合的電 壓可向°亥等内部s己憶體單元施加其他補償電壓以補償從 相鄰記憶體單Μ合的電壓。參考㈣，例如，可向術 施補償電塵以補償從記憶體單元416及4i2耗合至記憶 單7L 414之電壓。在一項具體實施例中，可依據先前 在假定來自相鄰記憶體單元的叙合比率為5〇%情況下所說 明的分析，來選擇此電壓β 在另一項具时施财，可藉由將連接至—選定字元線 之一記憶體單元之抹除行為與該串列中另—記憶體單元相 比’來選擇向該NAND串列的每—個別字元線施加之電 麗。例如’可選擇該串狀—記憶體單元作為—參考記憶 I07372.doc •38- 1316711 體單元，並在測試期間決定其抹除行為。在施加更多的抹 除電壓脈衝後可測試其餘記憶體單元，並將其與此參考記 Μ單it相比較4該記憶體單元抹除得比該參考記憶體 * 單元更慢，則可選擇一適當的補償電壓（例如一負的補償 . 電壓）來增加橫跨該記憶體單元穿隧氧化物之電場.若該 記憶體單元抹除得比該參考記憶體單元更快，則可針對該 字元線選擇一正補償電壓來減緩該記憶體單元之抹除速率: 以與該參考記憶體單元之抹除速率匹配。熟習此項技術者 _ ⑯會明白’可依據具體實施例並依據-特定實施方案中記 憶體單元之抹除行為來實行各種用於選擇一補償電壓之技 術。 圖18a及18b說明一組偏壓及補償電壓，其中該nand串 列的每-記憶體單元接收一針對每一字元線及記憶體單元 而選擇之特定化的補償電壓。至此所說明的諸多方法可用 於選擇該補償電壓，例如，藉由將該記憶體單元與一參考 1己憶體單元相比較’或藉由假定相鄰電晶體與該井區域之 間的各種耦合比率來執行計算。在步驟622中，讓該源極 側選擇閘極及該汲極側選擇閘極漂浮。在步驟624中，向 該NAND串列之每一字元線施加一個別的補償電壓。在施 加該等補償電壓並讓該等源極及汲極側選擇閘極漂浮後’ 施加一抹除電壓脈衝。藉由向每一字元線施加個別的補償 電壓，可令每-記憶體單元之電壓分佈實質上相等。依據 該等補償電壓之選擇方式，圖12所說明的臨限電壓分佈將 以各種方式偏移。例如，若選擇一快速抹除記憶體單元作 107372.doc S) -39- 1316711 為參考記憶體單元，則可預期針對該ναν〇串列的端字 之刀佈504將向左偏移，因為該些記憶體單元現將因 適當的補償電壓(例如’―負補償電壓，以增加橫 , ，氧化物之電位並增加該抹除速率)而抹除得更 决但π，若選擇-緩慢抹除單元作《一參考儲存元件， 則可預期該等内部記憶體單元之分佈5()2將向右偏移，因 為該些記憶體單元之抹除將因施加適當的補償電壓⑼ 如：正_償電|，以;咸小橫跨該穿隧氧化物之電位並減 小該：除速率)而冑慢。纟一項1體實&例中#由選擇個 別補该電壓’可預期分佈5G2將向右偏移而分佈5G4將向左 偏移’從而在二者之間實現等化。 在一項具體實施例中’如圖19&及i9b之說明，向該 NAND串列之一或多個選擇閘極施加一補償電壓，以便補 償一或多個電容性耦合電壓。可向一選擇閘極施加一補償 電壓，以便補償從該P井區域耦合至該選擇閘極之一電 壓。在該選擇閘極之控制閘極處將存在一直接向一選擇閘 極施加之電壓，而該電壓之一部分將耦合至該NAND串列 之相鄰記憶體單元。由於向該選擇閘極施加一電壓，因此 該P井抹除電壓將不耦合至該選擇閘極。因此，所施加的 電壓（而非該抹除電壓）之一部分將從該選擇閘極耦合至相 鄰的記憶體單元。 在圖19a之步驟632中，向該NAND串列之每一字元線施 加0伏特。在步驟634中’向該NAND串列之選擇閘極施加 一或多個補償電壓。在偏壓用於該抹除操作的NAND串列 107372.doc 1316711 並施加補償電壓後，向該NAND串列施加—抹除電壓脈 衝。依據各種具體實施例，在步驟634中可㈣等選擇閑 極施加各種補償電壓。可施加—小於該抹除電祕衝之正 補償電壓，來減小輕合至與該等選擇閘極相鄰的記憶體單 元之電壓數量。該值越接近零伏特，M合至相鄰選擇閑極 的電壓數量便將越低。

若向一選擇閘極施加G伏特，則該選擇閘極處將不存在 任何電壓耦合至一相鄰的記憶體單元。初看起來，此點為 各種記憶體單元之抹除行為的正規化提供最佳的替代方 案。但是，在為避免橫跨該選擇閘極的穿隧氧化物層之一 電位過高而選擇向該等選擇閘極施加的電壓時必須加以考 慮。因此’儘管看起來需要向該等選擇閘極施加。伏特以 便消除與相鄰記憶體單元的任何耦合，但此一低電壓之施 加可產生一橫跨該穿隧氧化物層之一高電位，從而導致該 選擇閘極受損或可能崩潰。例如，在一項包括一8〇埃穿隧 氧化物層之具體實施例中，橫跨該選擇閘極的穿隧氧化物 層而產生的最大電位應限於4或5伏特左右。若向該選擇閘 和加加的電壓低得足以使橫跨該層而產生的電位（抹除電 壓脈衝減去補償電壓）增加超出此限制，則該電晶體可能 發生崩潰。若橫跨該等選擇閘極的穿隧氧化物層而產生之 電4欲乂限於約4或5伏特而且正在施加之抹除電壓脈衝約 為20伏特，則該最小補償電壓應約為15或16伏特。該補償 電壓之一部分將耦合至相鄰的記憶體單元。如先前所述， 該等k擇閘極處存在的電壓約有5%至丨〇%將耦合至一相鄰 107372.doc •41 · 1316711 的記憶體單元《儘管仍有一些電壓耦合至相鄰的記憶體單 凡’但15或16伏特中將會耦合之部分電壓小於所施加的抹 除電壓（20 v)中原本在不施加補償電壓情況下會耦合之部 分電壓。因此，可結合該NAND串列之其餘記憶體單元， 在相當程度上將該等端記憶體單元之抹除行為正規化。 依據各種具體實施例，結合圖15至19而說明的方法中之 或多個方法可互相結合使用。例如’可向該NAND串列 之端字元線與該NAND串列之内部字元線施加一補償電 壓。可向該等内部記憶體單元施加一正的補償電壓以減小 橫跨其穿隧氧化物層之電場，而同時可向該NAND串列之 端字元線施加一負的補償電壓，以便增加橫跨其穿隧氧化 物層之電場，從而在每一記憶體單元之各個電場之間產生 等化。在另一項具體實施例中，可與一向該NAND宰列的 選擇閘極施加的補償電壓一起向該NAND串列的每一字元 線施加一個別化的補償電壓，以便將每一記憶體單元之抹 除行為正規化。可向該等選擇閘極施加一補償電壓（例 =，15伏特）’以便將一較小的電壓耦合至相鄰的記憶體 單元。由於此點不會消除與該NAND串列的端字元線之所 有耦合，因此該些字元線仍將以一略慢於其餘字元線之速 率抹除。為彌補抹除行為之其餘差異，還可向該nand_ 列的内部記憶體單元施加一補償電壓以減小其電場及/或 該NAND串列的端字元線，以便增加其電場。 上面提供的範例係針對NAND型快閃記憶體。但是，本 發明的原理可應用於使用—串連結構之其他類型=揮發 107372.doc -42- 1316711 性記憶體，包括現有記憶體以及意圖使用開發中的新技術 之記憶體。 本發明之上述詳細說明已呈現說明及描述的目的。其並 不希望包攬無遺、或將本發明限於所揭示的具體形式。根 據以上教導内容，可進行許多修改及變更。選擇上述具體 實施例係為了最佳地說明本發明之原理及其實際應用，從 而使其他熟s此項技術者能將本發明最佳地應用於各種具 體實施例並作出適合特定預期用途的各種修改。希望本發 明的範嘴由隨附申請專利範圍加以定義。 【圖式簡單說明】 圖1係一 NAND串列之一俯視圖。 圖2係圖1所說明的1^八1^〇串列之一等效電路圖。 圖3係說明三個NAND串列之一電路圖。 圖4係一非揮發性記憶體系統之一項具體實施例之一方 塊圖，其中可實施本發明之各方面。

圖5 ”兒明一 3己憶體陣列之一範例性組織。 圖6說明依據具體實施例可向一選定字元線施加之—伙 例性程式化/驗證電壓信號。 犯 圖7係用於執行-程式化操作之—範例性流程圖。 圖8說明一組記憶體單元之範例性臨限分佈。 圖9 s兑明儲存二位元資料的 限分佈。 一組 記憶體單元 之範例性臨 圖1 〇係說明依據先前技術中的技術 的範例性偏壓條件之一表格。 用於執行一

107372.doc .43- 1316711 表11係一NAND之一斷面圖，其說明該NAND串列内的 各種電容性耦合電壓。 圖12說明依據先前技術中的技術在接收一㈣電壓脈衝 後一 N A N D _列的選擇記憶體單元之範例性臨限電壓分 佈。 圖13係說明與一所施加的抹除電壓脈衝幅度成函數關係 之一 NAND串列的選擇記憶體單元之平均臨限電壓之一曲 線圖。 圖14係說明依據一項具體實施例之一抹除非揮發性儲存 器之方法之一流程圖。 圖15a係說明依據一項具體實施例之一施加抹除偏壓條 件及一或多個補償電壓之方法之一流程圖。 圖15b係依據一項具體實施例包括抹除偏壓條件與補償 電壓之一表格。 圖16係說明抹除之後一 NAND串列的選擇記憶體單元之 範例性平均臨限電壓之一曲線圖，其中依據一項具體實施 例在該抹除操作期間施加各種補償電壓。 圖17a係說明依據一項具體實施例之一施加抹除偏壓條 件及一或多個補償電壓之方法之一流程圖。 圖17b係依據一項具體實施例包括抹除偏壓條件與補償 電壓之一表格。 圖18a係說明依據一項具體實施例之一施加抹除偏壓條 件及一或多個補償電壓之方法之一流程圖。 圖1 8b係依據一項具體實施例包括抹除偏壓條件與補償 107372.doc • 44· 1316711 電壓之一表格。 圖19a係說明依據一項具體實施例之一施加抹除偏壓條 件及一或多個補償電壓之方法之一流程圖。 圖19b係依據一項具體實施例包括抹除偏壓條件與補償 電壓之一表格。 【主要元件符號說明】

120 第一選擇閘極 122 第二選擇閘極 126 位元線 128 源極線 302 記憶體單元陣列 304 行控制電路 306 列控制電路 308 P井控制電路 310 c源極控制電路 312 資料輸入/輸出緩衝器 314 命令電路 316 狀態機 318 控制器 416 記憶體單元 420 選擇閘極 422 選擇閘極 426 N+擴散區域 428 N+擴散區域 107372.doc -45 - 1316711

240及250 242, 244, 246及248 402, 404, 406, 408, 410, 412及414 402c, 404c, 406c, 408c, 410c, 412c, 414c 402f，404f，406f, 410f、412f及414f 416f與402f BLe BLo 440 442 100, 102, 104及106

100CG

100FG

102CG

102FG

104CG

104FG

106CG

106FG

120CG 202,204及206 220及230 222, 224, 226及228 224, 244及252 p井區域 N+擴散區域 電晶體 控制閘極 漂浮閘極 控制閘極 漂浮閘極 控制閘極 漂浮閘極 控制閘極 漂浮閘極 控制閘極 NAND串列 選擇電晶體 記憶體單元 記憶體單元 選擇電晶體 記憶體單元 電晶體/記憶體早元 控制閘極 漂浮閘極 漂浮閘極 偶數位元線 奇數位元線 I07372.doc -46- 1316711

SGD 第一選擇電晶體 SGS 第二選擇電晶體 WLO, WL1, WL2, WL3, WL4, 字元線 WL5, WL6及 WL7 107372.doc -47-

Claims (1)

1. ΪΉ @191146418號專利申請案 丨 8?4.;\〇_本 W是+請專利範圍替換本(98年4月） 十、申請專利範圍： 1. -種抹除非揮發性儲存器之方法了其包含： 向非揮發性儲存元件串列之一部分施加補償，以至 夕邻刀補償從該串列的至少一電晶體耦合至該串列的一 :夕個非揮發性儲存元件之一電壓；該施加補償包含向 °亥串列之—第—非揮發性儲存元件施加-第-補償電壓 一及向及串列之—第：非揮發性儲存元件施加—第二補 Μ電屢該第—補償電屢不同於該第二補償電壓； 向ο串歹J之_第二非揮發性儲存元件施加一第三電壓 :該第三電麗不同於該第一補償電壓及該第二補償電壓 ，及 在施加該第-補償電遷、該第二補償電麼及該第 遷時’從該串列之至少—非揮發性儲存元件子集之1 ㈣極傳輸電荷，錢抹除料揮發性料元件串歹^ 邊=發性儲存元件子集包含該第一非揮發性儲存元件 。、 非揮發性儲存元件及該第三㈣發性館存元件 2 ·如請求項〗之方法，其中·· 該方法進—步包含㈣非揮純錯存元件 施加一抹除電壓；以及 井 該傳輸電荷包括從該第—非揮發性儲存一 間極以及該第二非揮發性储存元件之“ 一冰淨 傳輸電荷。 你子閘極向該井 3 ·如請求項2之方法，其中·· 107372-980410.doc 1316711 «•亥施加該抹除電壓使得在該第—非揮發性儲存元件之 該漂^閑極與該井之間存在一第―電位，並使得在該第 —_發性儲存元件之該漂浮閘極與該井之間存在 一電仅。 4·如請求項3之方法，其中： 該施加該第—補償電壓與施加該第二補償電壓使得該 弟一電位與該第二電位相等。 5. 如請求項1之方法，其中： °亥至少一電晶體包括該串列之一選擇閘極； :第二非揮發性儲存元件係該串列之該第一非揮發性 儲存元件之内部；以及 該第一補償電壓小於該第二補償電壓。 6. 如請求項5之方法，其中： 該第—補償電壓為負；以及 該第二補償電壓為正。 7·如請求項5之方法，其中： 該第一補償電壓為正；以及 該第二補償電壓為正。 8·如請求項5之方法，其中·· ::::償電磨之該施加至少部分補償從該選擇閉極 第-非揮發性儲·存元件的-漂浮間極之-輕合 該施加該第-補償電遷將該第一補償 μ第一非揮發性儲存元件之該漂浮閑極，該第一補 107372-980410.doc 1316711 ^ Μ之該部分之度等於麵合至該第—非揮發性儲存 凡件的該漂浮閑極之該輕 發性儲存元件的該漂浮閉極相反。丨”該第—非揮

   9.求項:之方法’其中向該第二非揮發性儲存元件施 之該第—電麼至少部分補償從該選擇問極輛合至該第 一非揮發性儲存元相_漂浮閘極之—麵合電麼；及 人該施加該第二補償電堡將該第二補償電Μ之-部分耦 口至該第—非揮發性儲存元件之該漂浮間極，該第二補 償電廢之該部分之幅度與極性等於稱合至該第—非揮發 !生儲存元件的該漂浮閘極之該搞合電壓。 1 0.如請求項1之方法，其中： 該方法進一步包含向該串列的每一其餘非揮發性儲存 元件之—控制閘極施加至少一不同的補償電壓，以至少 部分補償從至少一相冑電晶體輛纟至每一其餘非揮發性 儲存元件之一電壓。 11.如請求項10之方法，其中： 該至少—不同的補償電壓包括施加至一第一其餘非揮 發性儲存元件之一控制閘極的一第三補償電壓以及施加 至一第二其餘非揮發性儲存元件之一控制閘極的一第四 補償電壓，該第三補償電壓具有不同於該第四補償電壓 之一幅度。 12.如請求項i之方法，其中： 該至少—電晶體包括該串列之一選擇閘極； 該向該串列之一部分施加補償包含向該選擇閘極施加 107372-980410.doc 131671] —第三補償電壓。 13.如凊求項〗之方法，其中·· 該非揮發性儲存元件串列係一 NAND串列。 14_如請求項1之方法，其中： 。 該非揮發性儲存元件串列係一多狀態快閃記憶體裝置 甲歹ij。 1 5·—種非揮發性記憶體系統，其包含： 一非揮發性儲存元件串 r肀忑甲列包括一選擇閘極； Μ及 —管理電路’其與該非揮發性儲存元件串列通信，該 —理電路藉由向該串列的一第一非揮發性儲存元件施加 補償電壓及向該串列的一第二非揮發性儲存元件施 接地電壓，以至少部分補償從該串列的至少一電晶 體輕合至該串列的—或多個非揮發性儲存元件之一電壓

   :同時傳輸來自該等非揮發性儲存元件之至少一子集的 孚閑極之電荷，來抹除該非揮發性儲存元件串列，該 非揮發性儲存元件之該子集包含該第—非揮發性儲存元 件及該第二非揮發性儲存元件。 16·如請求項15之非揮發性記憶體系統，其中： 該第一非揮發性儲存元件係與該選擇閘極相鄰； 4串列包括一第三非揮發性健存元件，其係該争列之 一内部儲存元件；以及 虽電何係傳輸自該漂浮閘極時，該管理電路向該第三 非揮發性儲存元件施加一正補償電壓。 107372-980410.doc 1316711 i7.如請求項16之非揮發性記憶體系統，其中： 該管理電路向該非揮發性儲存元件串列之—井施加一 抹除電M w從該第一非揮發性儲存元件之一漂浮間極 向該井以及從該第二非揮發性儲存元件之—漂浮閑極向 該井傳輸電荷； 施加該抹除電壓使得在該第一非揮發性儲存元件之該 漂浮閉極與料之間存在—第―電位，並使得在該第二 非揮發性儲存元件之該漂㈣極㈣井之时在一第二 電位；以及 在施加該負補償電壓、該正補償電壓、該接地電壓及 該抹除電壓情況下，該第一電位與該第二電位相等。 18. 如請求項16之非揮發性記憶體系統，其中： 該至少一電晶體包括該選擇閘極； 該管理電路施加該負補償電壓，以至少部分補償從該 選擇閑極麵合至該第-非揮發性儲存元件的該漂浮閑極 之一耦合電壓； 該負補償電壓之一部分搞合至該第一非揮發性儲存元 件之該漂浮閘極；以及 該管理電路所施加的該負補償電壓之一幅度及極 得該負補償電壓之該部分之幅度與該耦合電壓相等而極 性與後者相反。 19. 如請求項16之非揮發性記憶體系統，其中： 該至少一電晶體包括該選擇閘極； 該管理電路施加該正補償電壓，以至少部分補償從該 107372-980410.doc 1316711 擇甲1極輕Q至該第—非揮發性儲存元件的該漂浮閉極 之一耦合電壓； 該正補償電壓之一部分輕合至該第三非揮發性儲存元 件之該漂浮閘極；以及 π該管理電路所施加的該正補償電壓之—幅度及極性使 得該正補償電壓之該部分之幅度與該麵合電壓相等而極 性與後者相同。 2〇·如叫求項15之非揮發性記憶體系統，其中： > 該非揮發性儲存4串列係—包括多狀態快閃記憶體 裝置之NAND串列。 21. 如印求項15之非揮發性記憶體系統，其中： 該非揮發性儲存元件串列係一非揮發性儲存元件陣列 之部分； 該陣列與一主機系統通信；以及 該陣列可從一主機系統移除。 22. 如請求項15之非揮發性記憶體系統，其中： ^ 該管理電路包括一控制器與一狀態機中的至少一者。 107372-980410.doc -6 -