TWI315035B - Circuit for identifying cpu front side bus - Google Patents

Description

1315035 九、發明說明： 【發明所屬之技術領域】 本發明涉及一種識別中央處理器前端匯流排之電路。 【先前技術】 頻率出前端匯流排 片之間之資料傳輸速度，在中晶 ==識:中央，發出之前端匯流排頻:選擇訊 ί匯S p ct)來_中央處理器運行於多大之前 ，界^用之Intel系列中央處理器採用LGA7 ί 隨排由533MHZ、_MHZ可提升到職 n e 5㈣、925X系列晶片組只能支援前端匯产排 器央處理轉法實現職’例如脑MHZ前端匯流射央處理

請參閱第-圖’爲習知之一種支援533MHZ、卿MH =器之電路，其包括一用於發送前频流排鮮選擇訊號之中 央處理益10 ; -用於接收前端匯流排頻率選擇訊號之北 片，之RSTIN訊號(ResetIn，圖未示)由低電平跳 文爲向電平N· ’其會偵測由中央處理器1()發出之三個 排頻率選擇賴iBSEL[2: 〇]之賴f平，來翻巾央處理器^ 之前端匯流排類別。533MHZ、800MHZ前端匯流排中央處 1 里养 10之BSEL[2 : 〇]三個訊號之邏輯電平分別如下表i所示，1 = “1”代表邏輯高電平，“〇”代表邏輯低電平。 表1 中央處理器類型 BSEL2 BSEL1 BSEL0 533MHZ 0 0 ------- 1 .1315035 CZm; 1 ΙΖ〇Ι~~1 1 ——i _而1066ΜΗΖ中央處理器之bsel[2 : 〇]三個訊號如表2所 示，由於此類中央處理器發出之BSEL[2:0]三個邏輯電平訊號 ，北橋晶片之RSTIN訊號由低電平跳變爲高電平時，北橋晶片 無法識別，所以在習知533MHZ/8〇〇MHZ北橋晶片之主機板 中，無法實現開機。 中央處理器類型 BSEL2 BSEL1 *~·· — BSEI/) 1066MHZ 0 0 0

在使用僅支援533mhz/_mhz較低前端匯流排北 供—種可支援1066MHZ較高前频流排中 央處理益之電路貫爲必要。 【發明内容】 流排技術内容’有必要提供一種識別中央處理器前端匯 及一=排之電路，包括-中央處理器 及北橋B曰片，該中央處理器具有複數匯流排頻 於發达前端匯流排頻率選擇訊號，該北橋晶片二 頻率選擇端，翻於接收前端匯流排解 ^u 處理器前端匯流排之電路還包括—控制路^ 理器及該北橋晶片之間，用於在該中央處在該中央處 超出該北橋晶片之識別範圍時，將該中央ς =匯流排頻率 排頻率選擇訊號轉 、之前端匯流 選擇訊號。 Λ仏識別之别端匯流排頻率 藉由將較高前端匯流排中央處理器工 訊號之賴f平㈣，與在較財央處m橋晶片所接收 收訊號之邏輯電平狀料置_，以現2北橋晶片所接 匯流排北橋晶片之狀況下，可朗較高前 6 J315035 tftr 态0 【實施方式】 -種識別中央處理器前端匯流排之電路，包括_中 哭 及-北橋晶片’該中央處理器具有複數匯流排頻 端，^ 頻率雜减，盆用於5亥北橋晶片也具有複數匯流排 ^羊k擇&其用於接收㈣匯流觀率 處理器前端匯流排之電路還包括—㈣丨 f該識财央 理哭抵枯控制电路’其連接在該中央處 及該北橋曰曰片之間’用於在該中央處理器之 1出該北橋晶片之識別範圍時，將該中央 之;端二 排頻率選擇訊號轉化爲該北橋晶片 土出之義匯机 選擇訊號。 晴4所I識別之前端匯流排頻率 處職4财朗，料鄕二®，爲本發 央處理二』BTu域理匯流排之電路，包括-中 處理盜30、一北橋晶片40及-控制電路50。 〜該中央處理g 3〇包括一第一匯流排頻率 心一 弟一匯流排頻率選擇端BSET 1、一笛_ εκ BSEL2，該第一匯流排頻 ;頻率選擇端 ;=SEL=別透過-第-電阻 f，_M.2V，其用於提升中央處理器 該北橋晶片40包括-第一匯流排頻率選擇端 一匯流排頻率選擇端BSEL1、一第三士 BSEL2，該第—匯流 ^率選擇端 第一匯流_選擇端理器3〇之 該第三匯流排頻率選擇端BSEuLi續理相連接， ίίίϊ 及第三電阻R3間之節點相連接。 〜電路50包括一第四電阻似及一卿型電晶體⑺， I315035 :3m之一千端與該中央處理器30之第—匯流排頻率選 =之=^=^軸連接’其f -端與該電ϊ 選擇端BSELO電平位，該電流2頻率 ^間之即點連接，該第二電阻R2連接至所述電源，^ 所述中央處理器30之驅動能力。 、用於叔升 本實施例透過將所述中央處理㈣3〇第一匯流 =L〇與所述第四電阻R4及所述電晶體Q1串接來控== 橋日日片40之第二匯流排頻率選擇端bseu接收之 ^選擇親，以便朗述北橋晶片4 ^_ 態’與在__中央處i器工;= 端3收訊號之邏輯電平狀態保持原有邏輯狀 j變。在本實施例中三類中央處理^與北橋晶片之前端匯流 鮮選擇信狀邏輯好㈣域3所示。 表3 中央气理器發出之Μ號 __中央處理器類胃 型 533ΜΗΖ 800ΜΗΖ 1066ΜΗΖ BSEL2 0 0 0 BSEL1 BSEL0 0 BSEL2 北橋，片接收之訊號 BSEL1 BSEL0 0 0 0 0 0 0 膏體在選取上述三類前猶排中央處理器時，本 8士，二理1在中央處理器30之前端匯流排爲533mhz二㈣二：30 ί第一匯_頻率選擇端BSEL0發出之前端 邏輯電平爲“1，，，則北橋晶片40之第-H·'〜擇端BSEL0接收到之邏輯電平訊號爲“丄”；中 8 1315035 央處理器‘，3〇之第一匯流排頻率選擇端bsel〇 一 m “1’，經過該電晶體，該電晶體qi導通，其Hi電 “〇”，則北橋晶片40之第二匯流排頻ΐ選ΐ出 BSEL1接收到之邏輯電平訊號爲“〇” ；中央處理哭、、擇^ 匯流排頻率選擇端BSEL2發出之邏輯電平訊號爲：=第三 :片‘〇40之第三匯流排頻率選擇端祖2接收到之邏輯電』： 在中央處理器30之前端匯流排爲8〇〇μη :之之第=排頻率選擇端Β_發出之前心 汛唬之邏輯電平爲“〇”，則北橋晶片 ：：選擇 端BSEL0接收到之邏輯電平訊號爲“〇，，；中央處^頻^選擇 -匯流排頻率選擇端BSELG發出之邏輯低電平⑽' J第 ，2發出之邏輯電平:號爲'Γΐΐ橋匯擇: 流排=選_ BSEL2接㈣之邏輯電平訊賴片Μ二匯 哭30之ί處^ 3〇之前端匯流排爲1〇66ΜΗΖ時’中央處理 發出之前端匯流排頻率 ㈣之邏財平峨爲“G” ；中央處理器％ 選擇端BSELG發出之邏輯低電平訊號“〇，， '‘Π,:?該電晶體Q1鼓，其集極就輸出高電平 之邏輯電平之第，流排頻率選擇端BSEL1接收到 擇端處理器30之第三匯流排頻率選 一 之邏輯電平訊號爲“0”，則北橋晶片40之第 ”選擇端瓶2接收到之邏輯電平訊號爲“0，，。 込發明，習知北橋晶片不僅可識別533ΜΗΖ、800ΜΗΖ !315035 中央處理|§ ,還可識別更高前端匯流排之中央處理器。 綜上所述，本發明確已符合發明專利之要件，爰依法 利申請。惟，以上僅為本發明之較佳實施例，舉凡孰太出專 藝之人士纽本發明之精神所作之等效修飾或變化:=，技 以下申請專利範圍内。 〜叫盍在 【圖式簡單說明】

第—知技術中支援533MHZ、_聰中央處理器之電 第明較佳實施方式之_中央

【主要元件符號說明】 中央處理器 30 控制電路 第一電阻 第三電阻 電源 50R1 R3Vcc 北橋晶片 電晶體 第二電阻 第四電阻 40Q1 R2 R4 10

Claims (1)

1315035 f*、申請專利範圍·· 1.一種識別中央處理器前端匯流排之電路，包括. 一=理Ϊ 央處理器具有亀流排頻率選擇端，其 用於發达刖编匯流排頻率選擇訊號； -北橋晶片，該北橋晶片也具有複數匯流排頻率選 於接收前端匯流排頻率選擇訊號；及 、 八 ;制用電連接在該中央處理11及該北橋晶片之 2气別=1 ίίίίΐ前端匯流排頻率超出該北橋晶片 J號轉化爲該北橋晶片所能識別之前端匯流“率= 之識別中央處理器前端匯流排之 1：路，其中該中央處理器包括一第一 第二匯流排頻率選擇端一第：匯冷:'、率選擇端、一 匯产蚶二3 匯机排頻率選擇端，該第- 電阻、一第三電阻連接至一電源。 ⑺還迟弟 3=申請專利細f 2顧叙朗巾央纽 電路，其中該北橋晶片包括—第一匯冷 碰抓排之 :匯流排頻率選擇端、一第三匯流排頻率選擇端擇u 央處理3之Μ -卩H4! 11流排頻率選擇端與該中 接處•之第二匯^排頻率選擇端及第三電阻間之節點相連 ，-端與該中央處理器之第二四 電阻間之節點相連，其另一端盥該 、擇螭及第一 晶體之射極接地，其集極與該錄二心：頻= 1315035 5 點連接销二触連接至所述電源。 述之識別中央處理 別中央處理器前端匿流排之 7.如申請翻麵第！項所述之朗中央處理 電其中該北橋晶片支援533/8〇_ '排=箄 ^申請專利_ i撕狀朗巾央處 电路，其中该中央處理器之前端匯流排頻率〇 Μ 9.一種識別中央處理器前端匯流排之電路，包。 一=央處理器，該中央處理器包括—第―匯流 一^二第二匯流排頻率選擇端、一第三匯流排鮮= =橋曰曰片’該北橋晶片包括一第一匯流排頻率 一 端第一第三匯_頻率選擇端，該第 端相連接；及 枚料H赌頻率選擇 一控=電路’該控制電路包括—第四電阻及—電晶體， 連’其另-端與該電晶體之接匯； 地，其集極與該北橋晶片之第二匯流排頻率Sum接 10====項所述之識別中央處理器前端匯流排之 S頻率選擇端分別透過-第-電阻、-第it連 參〜。/、!橋0曰片之第一匯流排頻率選擇端係料中 央處里狀弟—匯流排頻率選擇端及第—電關之節點= 12 1315035 接，該北橋晶片之第三匯流排頻率選擇端係與該中 之第三匯流棑頻率選擇端及第三電阻間之節點相連接。时 H請第9項所述之識财央處理11前端匯流排之 晶體之集極係與該北橋晶片之第二匯流排頻 之節點連接，該第二電阻連接至所 13.如。申請專利範圍第1〇至12項中任何一項所述之識別中 理盗前端匯流排之電路，其中該電源爲。 14·如η申請專利範圍第9至12項中任何一項所述之識別中央處 理器如端匯流排之電路，其中該電晶體為ΝΡΝ型。 15. 如申^專利範圍第9至11項巾任何-項所述之識別中央處 理前端匯流排之電路，其中該北橋晶片支援 533MHZ/800MHZ之前端匯流排頻率。 16. 如申請專利範圍第9至11項中任何一項所述之識別中央處 理器前端匯流排之電路，其中該中央處理器之前端匯流排頻 率為 1066MHZ。 13