TWI314350B - Method for manufacturing integrated circuit self-aligned devices - Google Patents

Description

1314350 五、發明說明（1) 【發明所屬之技術領域】 本發明係有關於一種積體電路自動對準元件 (self-aligned device)之製造方法，特別是有關於一種 具有升高之源極/汲極（Elevated Source/Drain)的自我對 準元件的製造方法。 【先前技術】

隨著電晶體元件的日趨微小，其通道長度也將隨之縮短。 但當通道的長度縮短到某種程度之後，伴隨通道長度變小 所衍生的各種問題也因此產生，而引發所謂的「短通道效 應（Short Channel Effect)」。目前，發展出一種藉由將 電晶體之源極/汲極提高的技術，來改善電晶體元件之短 通道效應。

請參照第1圖至第4圖，第1圖至第4圖係繪示習知自我對準 元件之製程剖面圖，其中此自我對準元件具有升高之源極 /汲極的結構《首先，在基材丨〇〇上先製作出隔離結構 1 0 2 ’以提供元件間的電性隔絕。再利用微影 (Photolithography)以及蝕刻技術定義基材1〇〇，而去除 基材100的一部分’藉以在基材1〇〇中形成溝渠1〇4。溝渠 104形成後，沉積介電層106覆蓋在基材1〇〇、隔離結構、 102、以及溝渠1〇4上，而形成如第1圖所示之結構。 接著，請參照第2圖，再次利用微影以及蝕刻技術去除覆 蓋在基材100、隔離結構1〇2、以及溝渠104之底部上的介 電層106，而在溝渠1〇4之侧壁以及基材1〇〇之表面的—^

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分上形成間隙壁（spacer)108。間隙壁108形成後，在溝渠 104之底部形成閘極介電層110覆蓋在溝渠1〇4所暴露出之、 基材100上。之後，沉積一層相當厚的電極材料層112覆蓋 在基材100、隔離結構102、間隙壁108、以及閘極介電層 110上，並填滿溝渠104，而形成如第3圖所示之結構。S 然後，再一次利用微影以及蝕刻技術定義電極材料層 112 ’而去除部分之電極材料層112 ’並暴露出基材、

隔離結構102、以及部分之間隙壁1 08，藉以在溝渠1〇4内 之閘極介電層110以及另一部分之間隙壁1〇8上形成電極 114。完成電極114之圖案化後’由於間隙壁1〇8遮蔽到溝 渠104旁之基材100的一部分表面，因此需利用蠢晶 (Epitary)的方式，才得以順利地在溝渠1〇4兩侧的基材 100中分別形成源極116以及汲極11 8。其中，源極116與沒 極118並未全部位於閘極介電層no的下方，而形成升高之 源極/汲極結構。 此時，即可進行矽化金屬之自我對準製程，先沉積一層金 屬層（未繪示）覆蓋在隔離結構1 〇 2、間隙壁1 〇 8、源極 116、汲極118、以及電極114上，其中此金屬層之材料可 為欽（Ti)或鈷（Co)等耐火金屬。再進行熱處理步驟，而使 得覆蓋在源極116、汲極118、以及電極114上之金屬層與 其所覆蓋之矽產生反應’而分別在源極11 6、汲極11 8、以 及電極114上形成矽化金屬（metai Siiicide)層120。由 於’在熱處理步驟時，金屬層並不會與介電材料產生反 應’因此並不會在間隙壁1 〇 8以及隔離結構1 〇 2上產生矽化

第7頁 1314350 五、發明說明（3) 金屬反應。於是，將間隙壁1〇8以及 反應之金屬層去除’即完成自我對；』尚未參與 成之結構如第4圖所示。 午的版作’而所形 【發明内容】 雲於上述習#在製作具升高之源極/ 時，需進行多次的微影與餘刻步驟 導體^件 定義。因而導致製程過於， 二70成閘極圖案的 衣你喝方、複雜’威重影 良率，並造成製程成本的負擔。 表程T靠度以及 :二’本發明的主要目的之二就是在提供 源極/，極之自我對準元件的製造方法，其升:之 (:aCriflCial Uyer)來製作高於基材表面之問極Ϊ Ϊ’不需利用多次的微影步驟，即可完成閉極圖宰的定 ^而且使得後續之矽化金屬製程具有自我對準的能力。 可降低製程的複雜度，減輕製程負擔。 目的就是因為本發明之自我對準元件具有升 之電性品質與性能。 可凡什 以f所述之目#，本發明更提供了—種積體電路自動 车簍：J製造方法’至少包括下列步驟：首《，提供-上。材°再形成—犧牲層覆蓋在上述之半導體基材 著進行疋義步驟’藉以去除部分之犧牲層以及 二二之半導體基材’而在犧牲層以及半導體基材中形成一 、夂。再形成一薄介電層於上述溝渠之一底部上。接下

1314350 五、發明說明（4) 來，形成一導電矽層於上 犧牲層，並袅* 層上。再去除剩下之 石夕化金屬之半導體基材。然後，形成-石夕層上 在上34半導體基材所暴露之部分以及導電 :中製作上述之間隙壁時，係先在基材上覆蓋一鼻滕姓 層，再於基材以及犧牲層中形成上述之溝渠丄層= 溝渠中製作間隙壁。因此，夢由犧 =、、、 ; 於其#主 籍甶犧牲層的輔助，可使間隙 面約犧牲層的高度，其中犧牲層的高度即上 【實施方式】 本發明揭露一種積體電路自動對準元件之製造方法。 明係利用犧牲層來形成具有高於基材表面之閘極，以及^ 高之源極/汲極的自我對準元件。因此，可大幅降低製程 的複雜度，而提高製程可靠度與良率。為了使本發明之敘 述更加詳盡與完備，可參照下列描述並配合第5圖"至 " 圖之圖示。 請參照第5圖至第11圖’其係繪示本發明之一較佳實施例 之自我對準元件的製程剖面圖。首先，提供例如半導體之 基材200 ’並在基材200中形成多個隔離結構202，以利元 件間之電性隔離。其中，基材200之材料可為矽、錯 (Ge)、應變矽（strained silicon)、具缺陷晶格之半導 體、或上述材料之組合。再沉積犧牲層204覆蓋在基材2〇〇 上，而形成如第5圖所示。其中’犧牲層204之材料可為氧 1314350 五、發明說明（5) 化矽（silicon oxide)、氮化矽（silicon nitride)、氛氧 化矽（silicon oxynitride)、或上述材料之組合，犧牲層 204之厚度較佳是介於約500A與約500GA之間。 接著，利用例如微影以及蝕刻的方式對犧牲層2 〇 4以及基 材200進行定義，藉以去除部分之犧牲層2〇4以及部分之基 材200 ’而在犧牲層204以及基材200中形成溝渠2〇6。其 中’溝渠206之深度較佳是介於l〇〇A至2〇〇队之間。於溝 渠206形成後，共形（Conformally)沉積介電層2〇8覆蓋在 溝渠206以及犧牲層204上，而形成如第6圖所示之結構。 其中，介電層208之材料較佳可為氧化矽、氮化矽、氮氧 化矽、或上述材料之組合。在本發明中，犧牲層2〇4以及 介電層20 8可為一般的介電材料，但犧牲層2〇4、介電層 208、以及基材200之蝕刻特性需不相同，以利後續之蝕刻 步驟的進行。也就是說，基材2〇〇之材料若為矽，而犧牲 層204之材料則可例如為氮化矽（SiN)，且介電層2〇8之材 料可例如為氧化石夕（S i 〇)。 然後，進行介電層208之回蝕刻（etching back)步驟，藉 以去除部分之介電層208，並暴露出犧牲層2〇4以及一部分 的溝渠2 0 6底彳’而在溝渠2 〇 6之侧冑上形成多個間隙壁 參照第7圖，由於溝渠206係形成於基材2〇〇與犧牲 因此所形成之間隙壁21 〇比基材2 0 0之表面高約 厚度、。此外’更可在間隙壁210形成後， =:之""對間隙壁21(3摻以雜質原子，而在基材200 上形成淡摻雜區域（未繪示）。

第10頁 1314350 五、發明說明（6) 間隙壁210形成後，利用例如埶 式在溝渠206之底部形成門搞二 s子氣相此積的方 -_ , 办成閉極介電層212覆蓋在溝準 ^:基㈣上。其中，間極介電層二可 η:…夕、氮氧化石夕、介電常數大於3.2之介電可 犧牲層204、間隙壁210、閑極介電層212上'層4 = :214填滿溝渠2。6 ’如第8圖所示之結構。其中，電2: 料層21 4之材質可例如為葙β功r 電極材 =n>h〇USSilicon)等，或欽、鶴⑺、始（pt)、結夕 =)、銅⑽、料金屬、上述金屬之氮化物，或上 料之組合。接著，利用化學機械研磨（Chemical

Mejanicai Polishing ;CMp)的方式去除溝渠2〇6外之電 極材料層214 ’並暴露出犧牲層2〇4，而在溝渠2〇6中形成 電極216。此時，利用例如敍刻的方式將殘留之犧牲層⑽ 去除，而暴露出基材2〇〇、隔離結構202、以及間隙壁21〇 的一部分，所形成之結構如第9圖所示。其中，電極216、 閘極介電層212、以及間隙壁21〇構成閘極結構。如同先前 所述，由於基材20 0、間隙壁21〇、以及犧牲層2〇4之蝕刻 特性不同，因此以蝕刻的方式可順利地去除犧牲層2〇4， ^控制性極佳《此外，由於間隙壁21 〇約比基材2〇〇之表面 同一個犧牲層204的厚度，因此犧牲層2〇4移除後，間隙壁 210與基材2〇〇之表面之間形成约一個犧牲層2〇4厚度的高 度落差。 又冋 請參照第1 0圖，完成閘極結構後，利用例如離子植入

第11頁 1314350 五、發明說明（7) (I on- i mp 1 an t a t i on )的方式，在閘極結構之兩側分別形成 源極218以及汲極220。其中，源極218以及汲極220在基材 200表面下之深度大於溝渠206於基材200表面下之深度。 此外，相對於閘極結構之位置，源極218以及汲極220為升 高之源極/汲極。藉由升高之源極/汲極結構，可有效降低 元件之短通道效應。值得注意的一點是，源極21 8以及汲 極220之摻雜亦可在犧牲層204尚未移除前進行《源極218 以及汲極220形成後，利用例如沉積的方式，形成薄薄的 一層金屬層222覆蓋在電極216、間隙壁210、以及基材200

上之源極218、汲極2 20、與隔離結構2 02上。其中，金屬 層222之材質較佳可例如為鈦、鶴、翻、或銘等。 接著’對金屬層222進行熱處理步驟，藉以使得金屬層222 與其底下之基材200以及電極216進行石夕化金屬反應，而分 別在電極21 6、源極21 8、以及沒極2 2 0上形成碎化金屬層 224。由於金屬層222並不會與氧化矽產生矽化金屬反應， 於是矽化金屬步驟後，將間隙壁210以及隔離結構2〇2^之 未產生矽化金屬反應的金屬層222去除，藉以切斷閘極結 構與源極218以及汲極220的電性連接’而暴露出隔離結構

202以及部分之間隙壁21〇，進而形成如第丨丨圖所示之结 構。 ° 藉由閘極結構與基材200表面之間的高度落差，使 利用自我對準的方式來加以製作，而順利地 、源極218、與汲極22〇上形成互不相連之梦化

第12頁 1314350 五、發明說明（8) 本發明之自我齊準元 驟，即可完成開極: = 方法，利用多次的微影步 得以利用自我鮮準的二的疋義，並使仵後績之矽化金屬層 製程的複雜度，而達製作。如此一來，可大幅降低 由於本發明之自我對提鬲製程可靠度與良率的目的》 善元件之短通道效應，元件具有升咼之源極/汲極，可改 性能的目的❶ ·進而可達到提升元件之電性品質與

雖然本發明已以一輕彳4杳A 定本發明’任何熟d =然其並非用以限 圍當視後附之中請專利範圍所界定者K本發明之保護範

1314350 圖式簡單說明 【圖式簡單說明】 第1圖至第4圖為繪示習知自我對準元件之製程剖面圖；以 及 第5圖至第11圖為繪示本發明之一較佳實施例之自我對準 元件的製程剖面圖。 【元件代表符號簡單說明】 100 :基材 1 0 2 :隔離結構 104 :溝渠 I 0 6 :介電層 108 :間隙壁 II 0 :閘極介電層 11 2 :電極材料層 11 4 :電極 11 6 :源極 11 8 :汲極 1 2 0 :矽化金屬層 20 0 :基材 2 0 2 :隔離結構 204 :犧牲層 206 :溝渠 208 :介電層 21 0 :間隙壁

第14頁 1314350 圖式簡單說明 212 閘極介電層 214 電極材料層 216 電極 218 源極 220 汲極 222 金屬層 224 矽化金屬層 ΐ^Ι 第15頁

Claims (1)

1314350案 號 92120015 月 a_修正 六、申請專利範圍 1. 一種積體電路自動對準元件（self-aligned device)之 製造方法，至少包括： 提供一半導體基材； 形成一犧牲層（sacrificial layer)覆蓋在該半導體基材 上，其中該犧牲層之厚度介於約5 0 0又至約5 0 0 0人之間； 進行一定義步驟，藉以去除部分之該犧牲層以及部分之該 半導體基材^而在該犧牲層以及該半導體基材中形成·一溝 渠； 彬成一間隙壁（spacer)於該溝渠之側壁上，其中該間隙壁 比該基材之表面高出一預定距離，且該預定距離與該犧牲 層之厚度實質相等； 形成一薄介電層於該溝渠之一底部上； 形成一導電矽層於該薄介電層上且位於該溝渠中； 去除該犧牲層，並暴露出另一部分之該半導體基材；以及 利用該間隙壁與該基材之表面的高度差，以一自動對準方 式形成一秒化金屬（metal silicide)層覆蓋在該半導體基 材之該另一部分以及該導電矽層上。 2. 如申請專利範圍第1項所述之積體電路自動對準元件之 製造方法，其中該半導體基材之材料係選自於由矽、鍺 (Ge)、應變石夕（strained silicon)、具缺陷晶格之半導 體、及其組合所組成之一族群。 3. 如申請專利範圍第1項所述之積體電路自動對準元件之

第16頁 L314350 案號 92120015_年月日__ 六、申請專利範圍 製造方法，其中該溝渠之深度介於約100又至約20 00又之 間。 4. 如申請專利範圍第1項所述之積體電路自動對準元件之 製造方法，其中該犧牲層之材料係選自於由氧化矽 (silicon oxide)、氮化石夕（silicon nitride)、氣氧化石夕 (silicon oxynitride)、及其組合所組成之一族群。 5. 如申請專利範圍第1項所述之積體電路自動對準元件之 製造方法，其中該薄介電層之材料係選自於由氧化矽、氮 化矽、氮氧化矽、介電常數大於3. 2之介電材料、及其組 合所組成之一族群。 6. 如申請專利範圍第1項所述之積體電路自動對準元件之 製造方法，其中形成該間隙壁之步驟至少包括： 形成一介電層覆蓋在該半導體基材以及該溝渠上；以及 對該介電層進行一回餘刻（etching back)步驟，以形成該 間隙壁，並暴露出該溝渠之該底部。 7. 如申請專利範圍第6項所述之積體電路自動對準元件之 製造方法，其中該犧牲層之蝕刻特性不同於該半導體基材 以及該介電層之蝕刻特性。 8. 如申請專利範圍第1項所述之積體電路自動對準元件之

第17頁 1314350 案號92120015_年月曰 修正_ 六、申請專利範圍 製造方法，其中該間隙壁之材料係選自於由氧化矽、氮化 矽、氮氧化矽、及其組合所組成之一族群。 9.如申請專利範圍第1項所述之積體電路自動對準元件之 製造方法，其中更至少包括將該間隙壁摻以雜質原子，藉 以在該半導體基材上形成淡摻雜區域。 1 0.如申請專利範圍第1項所述之積體電路自動對準元件 之製造方法，其中於去除該犧牲層之步驟前與去除該犧牲 層之步驟後二者擇一，更至少包括於該導電矽層兩側之該 半導體基材上形成具導電特性之濃摻雜區域構成之一源極 以及一汲極，做為外部電源之接觸。 11.如申請專利範圍第1 0項所述之積體電路自動對準元件 之製造方法，其中該源極之深度以及該汲極之深度約略大 於等於該溝渠之深度。 1 2.如申請專利範圍第1 0項所述之積體電路自動對準元件 之製造方法，其中形成該矽化金屬層之步驟更至少包括： 形成一金屬層覆盖在該半導體基材、該間隙壁以及該導電 矽層上； 進行一熱處理步驟，以矽化部分之該金屬層而在該導電矽 層、該源極、以及該汲極上形成該矽化金屬層；以及 去除未石夕化之另一部分之該金屬層。

第18頁 1314350 案號92120015_年月日 修正___ 六、申請專利範圍 1 3.如申請專利範圍第1 2項所述之積體電路自動對準元件 之製造方法，其中該金屬層之材料至少包括選自於由鈦 (Ti)、鎢（W)、鉑（Pt)、以及鈷（Co)所組成之一族群。 1 4.如申請專利範圍第1項所述之積體電路自動對準元件 之製造方法，其中該導電矽層之材料為複晶矽 (polysilicon)° .1 5.如申請專利範圍第1項所述之積體電路自動對準元件 之製造方法，其中該導電石夕層之材料為非晶石夕（a m 〇 r p h 〇 u s silicon)。 16. —種積體電路自動對準元件（self-aligned device) 之製造方法，至少包括： 提供一半導體基材； 形成一犧牲層（sacrificial layer)覆蓋在該半導體基材 上，其中該犧牲層之厚度介於約500 λ至約5000 i之間； 進行一定義步驟，藉以去除部分之該犧牲層以及部分之該 半導體基材，而在該犧牲層以及該半導體基材中形成一溝 渠； 形成一介電層間隙壁（d i e 1 e c t r i c s p a c e r )位於該溝渠之 侧壁上，其中該介電層間隙壁比該基材之表面高出一預定 距離，且該預定距離與該犧牲層之厚度實質相等，該犧牲

第19頁 1314350 案號 92120015 年 月 曰 修正 六、申請專利範圍 層之蝕刻特性不同於該半導體基材以及該介電層間隙壁之 钱刻特性； 形成一薄介電層於該溝渠之一底部上且位於該溝渠中； 利用一化學機械研磨方式形成一導電矽層於該薄介電層上 且位於該溝渠中； 去除該犧牲層，並暴露出另一部分之該半導體基材；以及 利用該介電層間隙壁與該基材之表面的高度差，以一自動 對準方式形成一矽化金屬（metal silicide)層覆蓋在該半 導體基材之該另一部分以及該導電碎層上。 1 7.如申請專利範圍第1 6項所述之積體電路自動對準元件 之製造方法，其十該半導體基材之材料係選自於由矽、鍺 (Ge)、應變石夕（strained silicon)、具缺陷晶格之半導 體、及其組合所組成之一族群。 1 8.如申請專利範圍第1 6項所述之積體電路自動對準元件 之製造方法，其中該溝渠之深度介於約1 0 0 i至約2 0 0 0人之 間。 1 9.如申請專利範圍第1 6項所述之積體電路自動對準元件 之製造方法，其中該犧牲層之材料係選自於由氧化矽 (silicon oxide)、氮化石夕（silicon nitride)、氮氧化石夕 (silicon oxynitride)、及其組合所組成之一族群。

第20頁 1314350 案號92120015_年月日__ 六、申請專利範圍 2 0 _如申請專利範圍第1 6項所述之積體電路自動對準元件 之製造方法，其中該薄介電層之材料係選自於由氧化矽、 氮化矽、氮氧化矽、介電常數大於3. 2之介電材料、及其 組合所組成之一族群。 2 1.如申請專利範圍第1 6項所述之積體電路自動對準元件 之製造方法，其中形成該介電層間隙壁之步驟更至少包 括： 形成一介電層覆蓋在該半導體基材以及該溝渠上；以及 進行一回姓刻（e tch i ng back )步驟，藉以去除部分之該介 電層，而暴露出該溝渠之該底部以及該半導體基材之該另 一部分以形成該介電層間隙壁。 2 2.如申請專利範圍第1 6項所述之積體電路自動對準元件 之製造方法，其中該介電層間隙壁之材料係選自於由氧化 矽、氮化矽、氮氧化矽、及其組合所組成之一族群。 2 3 .如申請專利範圍第1 6項所述之積體電路自動對準元件 之製造方法，其中更至少包括將該介電層間隙壁摻以雜質 原子，藉以在該半導體基材上形成淡摻雜區域。 2 4.如申請專利範圍第1 6項所述之積體電路自動對準元件 之製造方法，其中於去除該犧牲層之步驟前與去除該犧牲 層之步驟後二者擇一，更至少包括於該導電矽層兩側之該

第21頁 1314350 案號92120015_年月曰 修正_ 六、申請專利範圍 半導體基材上形成具導電特性之濃摻雜區域構成之一源極 以及一没極，做為外部電源之接觸。 2 5 .如申請專利範圍第2 4項所述之積體電路自動對準元件 之製造方法，其中該源極之深度以及該汲極之深度約略大 於等於該溝渠之深度。 2 6.如申請專利範圍第24項所述之積體電路自動對準元件 之製造方法，其中形成該矽化金屬層之步驟更至少包括： 形成一金屬層覆蓋在該半導體基材、該介電層間隙壁以及 該導電矽層上； 進行一熱處理步驟，以矽化部分之該金屬層而在該導電矽 層、該源極、以及該汲極上形成該矽化金屬層；以及 去除未矽化之另一部分之該金屬層。 2 7.如申請專利範圍第2 6項所述之積體電路自動對準元件 之製造方法，其中該金屬層之材料至少包括選自於由鈦 (Ti)、鎢（W)、鉑（Pt)、以及鈷（Co)所組成之一族群。 2 8.如申請專利範圍第1 6項所述之積體電路自動對準元件 之製造方法，其中該導電矽層之材料為複晶矽 (polysilicon)。 2 9 .如申請專利範圍第1 6項所述之積體電路自動對準元件

第22頁 1314350案號92120015_年月日 修正 六、申請專利範圍 (amorphous 之製造方法，其中該導電矽層之材料為非晶矽 silicon)。