TWI313041B - Self-aligned gate isolation - Google Patents

Description

1313041 ⑴ 九、發明說明 - 【發明所屬之技術領域】 . 本發明有關於含有自對準之閘極的半導體裝置及其形 成方法。 【先前技術】 越來越複雜的電子系統需要諸如電晶體之主動裝置的 φ 越來越密集之結構。例如，記憶體單元，諸如SRAM單元 ’變得越來越小。變得越來越難進一步減少電晶體的尺寸 以持續縮小SRAM單元。 第la圖爲SRAM單元10在其製造過程中之上視圖。 基底12上有多個擴散區14。這些擴散區將成爲電晶體的 一部分。基底〗2上有對準記號18。此對準記號允許製造 系統將基底12對準以圖案化基底12上之額外的特徵與結 構。惟，此種對準方法並不完美；會有對準誤差的餘裕。 φ 擴散區之間有距離，例如擴散區1 4 A以及1 4 D之間的距 離20。此距離20大於若對準系統中沒有對準誤差會有距 ，離’這導致SRAM單元大於其在沒有對準誤差時。 第lb圖爲在形成閘極16於擴散區14上之後單元1〇 的上視圖。每一個閘極16具有寬度26。使第lb圖中所示 之電晶體作用，必須有延伸超過擴散區1 4 A —最小距離 21之多晶砂閘極16A。閘極16A延伸超過擴散區14A之 距離係稱爲末端蓋。由於對準錯誤的關係，閘極〗6 A的末 端可在位置範圍中的任一處，而非僅在最小距離2 1，末端 -4 - (2) 1313041 蓋可大幅延伸超過距離21。多晶體（poly )末端蓋之另一 - 考量係界定接近多晶體末端之線與形狀的微影技術的能力 . 。末端蓋的末端可能爲圓頭的而非矩形的。此種圓頭的末 端蓋需要甚至更長的多晶體末端蓋。因此，對準誤差以及 多晶體末端圖案化限制，結合最小距離2 1意味著必須留 下大量的多餘空間給末端蓋。 閘極1 6A以及1 6B之間的距離24大於或等於用以製 φ 造閘極1 6A與1 6B之微影系統之最小解析度。因此，結合 最小多晶體末端距離2 1所需要的額外空間、可能的對準 誤差、多晶體末端圖案化限制以及閘極1 6 A以及1 6 B之間 的距離24可能導致SRAM單元1 0之尺寸的.較低極限。 【發明內容】 本發明提供一種形成半導體裝置之方法，包含：於基 底上形成第一擴散區；於該基底上與該第一擴散區相隔一 • 段距離形成第二擴散區；於該基底上於該第一以及該第二 擴散區之間形成絕緣隔離結構，該絕緣隔離結構自對準至 該第一以及該第二擴散區；以及形成在形成該絕緣隔離結 構之後’於該第一擴散區上形成第一電晶體聞極以及於該 第二擴散區上形成第二電晶體閘極，該絕緣隔離結構界定 該第一以及第二電晶體閘極之間的分隔距離。 本發明又提供一種形成半導體裝置之方法，包含：於 基底上形成第一擴散區；於該擴散區上形成第一間隔j體層 ;於該基底上形成第一絕緣隔離結構至該第一擴散區的第 -5- (3) 1313041 一側，該絕緣隔離結構以及該第一擴散區之 該第一間隔體層之厚度所界定；以及於該第 成閘極，該閘極具有末端蓋，該末端蓋具有 結構以及該第一擴散區之間的距離所界定之 本發明亦提供一種半導體裝置，包含： 一擴散區；於該基底上之第二擴散區；於該 之第一閘極；於該第二擴散區上之第二閘極 第二閘極之間的絕緣隔離結構，其互相分隔 第二閘極；以及其中該第一閘極於該第—擴 緣隔離結構之間具有末端蓋，該第二閘極於 以及該絕緣隔離結構之間具有末端蓋，以及 末端蓋的每一個具有約略等於希望之末端蓋 【實施方式】 於各種實施例中’描述有關於形成一種 # 及方法。於下列說明中，將討論各種實施例 關技藝者將理解可不具有一或更多特定細節 /或額外的方法、材料或構件來實施各種實 例子中’熟知的結構、材料或操作並未詳細 避免模糊本發明之各種實施例的態樣。類似 ’提出特定數字、材料以及組態以提供本發 了解。然而，本發明可不以這些特定細節實 了解到圖中的各種實施例爲例示性表示而非 製。 間的距離係由 一擴散區上形 由該絕緣隔離 氯度。 於基底上之第 第一擴散區上 ;於該第一與 並絕緣第一與 散區以及該絕 該第二擴散區 該第一與第二 寬度的寬度。 裝置的設備以 。惟，熟悉相 或以替代以及 施例。於其他 圖示或描述以 地，爲了解釋 明之更詳盡的 施。此外，可 絕對按比例繪 -6- (4) 1313041 本說明書中的對於“一實施例”或“實施例” - 係意指連同該實施例描述之特定特徵、結構、材料 • 係包含於本發明之至少一實施例中，但不代表它們 . 每一個實施例中。因此，於本說明書中各處中，“ 施例中”或“於實施例中”的用語的出現並非絕對 發明之相同的實施例。此外，可以任何適當的方式 更多實施例中結合特定特徵、結構、材料或特性。 Φ 實施例中可包含各種額外的層以及/或結構以及/或 描述的特徵。 將以對幫助了解本發明最有用之方式描述—— 的多個操作描述各種的操作。但，說明之順序並非 示這些操作必須爲依照順序的。尤其係，可以與所 序不同的順序執行操作。於額外的實施例中可執行 外的操作以及/或可省略描述的操作。 本發明之範例實施例有關於於電晶體上形成自 # 閘極。這些閘極可自對準至互相隔離閘極之隔離結 由使用自對種方法來形成閘極，可避免微影系統之 t 差，因而可形成較小的SRAM或其他電路而無須縮 體的尺寸。 第2圖爲根據本發明之一實施例的電路1〇〇的 之上視圖’該電路包含具有末端蓋自對準至擴散區 閘極1 0 6的電晶體。閘極1 〇 6自對準至擴散區1 0 4 有關於多晶體末端蓋以及末端對末端之問題並允許 單元變得更小。可藉由形成自對準至擴散區〗04的 之參照 或特性 存在於 於一實 參照本 於一或 於其他 可省略 以個別 意圖暗 示之順 各種額 對準的 構。藉 對準誤 小電晶 一部分 104之 可解決 SRAM 閘極隔 (5) 1313041 離結構1 1 0並形成自對準至隔離結構1 1 0之閘極1 0 6 - 成自對準。電晶體可在基底1〇2上。隔離結構110可 . 決定相鄰閘極1 0 6之間的距離之寬度1 ] 2。因爲在一 施例中，隔離結構1 1 〇的寬度Π 2界定閘極丨〇 6之間 * 離，閘極1 06的配置不取決於微影系統之正確性或微 統之解析度極限（臨界尺寸），並且在擴散區1 0 4之 距離1 1 4以及閘極1 0 6可小於若閘極1 〇 6的配置取決 φ 影系統之對準與最小解析度，並且需要將對準誤差以 界尺寸納入考量。此外，閘極106可具有由自對準程 定之末端蓋寬度]15。 除了擴散區104以及閘極106之外，電路100可 間隔體1 08於閘極106的兩側。第2圖中所示之電礙 的實施例包含五個擴散區104A-104E，雖然一些擴 1 04 ( 1 04A以及104E)爲假擴散區。假擴散區104爲 沒有形成主動電晶體之擴散區1 04，而係用於製造與 φ 電晶體之閘極1 06的接觸、促進相鄰主動電晶體自對 及/或互相隔離或其他用途。於一些實施例中，假擴 , 會增加寄生電容到主動閘極。藉由防止離子佈値進入 散區可顯著降低寄生電容。針對一些電路，如記憶體 ，與位元線或字線之電容相比，額外的電容爲可忽略 顯示於第2圖中之電路100的實施例包含兩個閘極 與106B。閘極106的長度（第2圖中間隔體1〇8之 距離）可由微影技術界定。線A-A、B-B、C-C以及 描述於後描述之側剖面圖所穿過之位置。

來達 具有 些實 的距 影系 間的 於微 及臨 序界 包含 1 00 散區 其上 主動 準以 散區 假擴 單元 的。 1 06A 間的 D-D -8 - (6) 1313041 第3圖爲電路1 〇 0的上視圖，其圖解可存在於本發明 - 之一些實施例中的額外的電路，以使電路1 0 0的電晶體之 . 功能細節更爲清楚。例如，第一電晶體可包含擴散區 1 04Β、具有隔離結構1 1 0Α以及i 1 0Β間之距離所界定之 寬度閘極1 06 A以及在閘極1 06 A兩側上之間隔體1 〇 8。第 —電晶體亦可包含接觸118與120。可有閘極接觸118, 其圖解爲電性連接至閘極1 0 6 A並位在假擴散區1 〇 4 A上 φ 。亦可有源極以及汲極接觸1 2 0，位在擴散區1 〇 4 B上。 於一些實施例中’將閘極接觸1 I 8放置在假擴散區1〇4A 之上並且源極與汲極接觸120於主動擴散區104B之上（ 或相反）可防止閘極接觸1 1 8以及源極/汲極接觸1 2 0之 間的短路。於其他實施例中，所有的接觸1 2 0可位在主動 擴散區104B之上、假擴散區104A之上或具有其他配置。 第4圖爲提供自對準至擴散區104之閘極1〇6(如自 對準至第2與3圖之擴散結構104之閘極l〇6A)係如何 φ 根據本發明之一實施例製造出來之大致的槪要的流程圖 400。擴散區1 04可形成4〇2於基底1 02上。間隔體層8〇6 可形成404於擴散區上。絕緣隔離結構1 1 〇可形成406於 擴散區之間在由間隔體層8 06所決定之位置。接著形^ 408閘極1 06 。絕緣隔離結構1 1 0之間的距離可決定閘極 1 06的寬度。由於絕緣隔離結構1 1 0自對準至擴散區i 04 ，閘極106因而自對準至擴散區104，其得使電路1〇0的 尺寸維持爲小的。雖然第4圖爲非常槪略的且審略用來形 成自對準閘極1 0 6的許多步驟與程序，此種自對準閘極 -9 - (7) 1313041 1 ο 6的製造係使用作爲特定範例之經選擇之實施例於後詳 - 述。其他實施例可使用不同的程序與材料來形成自對準閘 極 1 0 6 〇 第5圖爲透過第2圖之線A - A之側剖面圖，其圖解根 據本發明之一實施例在製造的早期階段中之電路1 00。於 第5圖所示之實施例中，基底1〇2爲絕緣體上覆矽（sen )基底’並且包含埋設之氧化層502、半導體層504以及 φ 墊氧化層5 06，以及硬遮罩層508以及圖案化之光阻段 510於基底1〇2上。於其他實施例中，基底1〇4可爲不同 種類的基底’如塊矽晶圓。光阻段5 1 0可經圖案化以界定 擴散區104。基底102的各層以及硬遮罩層5 08與光阻可 包含任何適當的材料以及任何適當的厚度。於一實施例中 ，可選擇硬遮罩層508以及基底102以允許在這些以及其 他結構（其之一些可於硬遮罩508後形成）間選擇性之蝕 刻。於一實施例中，基底102之半導體層5 04可包含單晶 φ 矽以及硬遮罩層508可包含SiON於多晶矽上。取代根據 蝕刻選擇性而選擇的一些材料結合或其之額外地，可選擇 用於形成電路100之一些材料作爲止磨光層。 第6圖爲透過第2圖之線A - A之側剖面圖，其圖解根 據本發明之一實施例在形成擴散區104之後的電路110。 已使用圖案化的光阻5 1 0以及適當的蝕刻方法移除部份的 硬遮罩層508、墊氧化層5 06以及半導體層504。可接著 移除剩餘的光阻5 1 0並清潔所產生之結構。這形成了擴散 區104，於基底102爲SOI基底的實施例中各擴散區爲互 -10 - 1313041 ⑻ 相隔離。於其他實施例中，例如當基底〗02爲塊 - 成的擴散區1 〇 4可能不被第6圖之埋設的氧化層 ， 隔離。如第6圖之實施例中所述*蝕刻以及/或: 可能移除部份的埋設的氧化層5 0 2並某程度地過 1 04，雖然於一些實施例中沒有此種過切。 桌7圖爲透過弟2圖之線A-A之側剖面圖， 據本發明之一實施例在形成間隔體層7 02於擴散 φ 墊氧化層506以及硬遮罩508上之後的電路1〇〇 層7 02於一實施例中可包含氧化矽材料，雖然於 例中間隔體層7 〇 2可包含其他材料或不同材料之 氧化矽與氮化矽。可選擇間隔體層702之材料以 成電路100之各步驟時硬遮罩層508、間隔體層 隔離1 1 〇之選擇性的蝕刻。例如，於一實施例中 層504可包含單晶矽，遮罩層508可包含SiON 上，間隔體層7 02材料可包含氧化矽以及隔離1 1 # 氮化矽。根據絕緣隔離結構1 1 〇希望的寬度1 1 2 離結構1 1 0希望的厚度則可根據閘極1 06之間希 )以及增加材料環繞擴散區1 04所需之空間（見 1 1圖以及於下其之說明）選擇間隔體層702的厚 第8圖爲透過第2圖之線A - A之側剖面圖， 據本發明之一實施例在已經蝕刻間隔體層702以 體8 06之後的電路1〇〇。移除（藉由蝕刻等等） 隔體層7 02以形成間隔體8 06。根據一實施例， 作結束的兩間隔體8 06之間的距離決定形成於; 基底，形 5 02互相 清潔程序 切擴散區 其圖解根 區 104、 。間隔體 其他實施 結合，如 允許在形 702以及 ，半導體 於多晶矽 0可包含 (絕緣隔 望的距離 第10與 度。 其圖解根 形成間隔 部份的間 在移除操 兩間隔體 -11 - (9) 1313041 8 0 6之間的絕緣隔離結構1 1 〇之寬度η 2。可接著沉積一 * 層絕緣材料8 02以實質上塡滿間隔體8 06之間的容積。於 - —貫施例中，絕緣材料8 0 2可包含氮化矽，雖然其他實施 . 例中可使用其他材料。接著可平面化絕緣材料802層以及 其他材料以形成實質上平面之絕緣材料8 02部分、間隔體 8 〇 6以及剩餘部份的硬遮罩5 〇 8。於一實施例中，取代蝕 刻掉—部分的間隔體層7〇2來形成間隔體8 06，可在絕緣 φ 材料8 02之平面化期間磨除硬遮罩5 0 8之上的間隔體層 7〇2來形成間隔體8 06。間隔體層7〇2的—層材料可留在 絕緣材料8 02以及埋設的氧化層5 〇2之間。 部分的絕緣材料8 02可用作絕緣隔離結構1 1 〇。絕緣 隔離結構1 1 0因此自對準至擴散區1 〇4。如第8圖所見， 絕緣隔離結構1 1 0Β的寬度1 1 2係由兩個相鄰之間隔體 8 〇 6間之距離所界定。此寬度丨〗2界定兩個相鄰之閘極 106之間的距離，如第2圖之相鄰閘極106 Α與106Β之間 φ 的距離112。因此’於一些實施例中，閘極1〇6之間的距 離112可不取決於微影對準的正確性而由擴散區1〇4a與 104B之間的距離以及間隔體層7〇2之厚度預先界定。 第9圖爲透過第2圖之線A - A之側剖面圖，其圖解根 據本發明之一實施例在移除硬遮罩層5〇8剩餘的部分之後 的電路100。於一實施例中，可選擇硬遮罩層5 08、絕緣 材料層802以及間隔體層702之材料使得當移除硬遮罩層 5 08時，其他材料相對不受移除程序的影響。如上述，硬 遮罩層508、間隔體806以及絕緣1 ] 0允許選擇性蝕刻。 -12- (10) 1313041 於一實施例中，半導體層5 04可包含單晶矽，遮罩層5 0 8 - 可包含SiON於多晶矽上（注意到雖然遮罩層5 08於圖中 、 係顯示成一層，其於其他實施例中可包含多層材料）’間 隔體8 0 6材料可包含氧化矽以及絕緣材料8 02與隔離1 1 〇 可包含氮化矽。遮罩層508之SiON部分可夠薄，使得在 絕緣層802的平面化之後暴露出下層的多晶矽；於此種實 施例中的S i ON夠薄以被平面化程序實質上移除。可接著 | 由相對於氧化矽間隔體8 06以及氮化矽絕緣層802爲選擇 性之濕蝕刻移除多晶矽，留下間隔體8 0 6以及絕緣層8 02 在原地。一些實施例的單晶矽5 〇 4可於—些實施例中受到 矽墊氧化層5〇6以及間隔體8 06的保護。於其他實施例中 ’可使用不同材料結合。 第1 〇圖爲透過第2圖之線A-A之側剖面圖，其圖解 根據本發明之一實施例在移除間隔體8 06以及墊氧化層 5〇6之後以暴露出擴散區1〇4的電路100。於所示之實施 • 例中’形成之電晶體可爲三閘電晶體，具有在擴散區1 04 二個暴露側的每一個上之閘極1〇6。於其他實施例中，可 形成其他種類的電晶體。欲形成三閘電晶體閘極丨〇6，擴 散區1〇4以及絕緣材料802之間的距離1 002選擇成夠大 以沉積材料於其間。於—些實施例中，距離1 〇〇2可由層 7〇2的厚度決定，其可非常精確地受到控制。 第n圖爲透過第2圖之線A-A之側剖面圖，其圖解 根據本發明之一實施例在沉積與平面化第—閘極材料丨〗〇2 之後的電路100。第—閘極材料n〇2可爲在閘極介電質（ -13- (11)1313041 未圖示 例中， 留器， 以及閘 另一實 之閘極 絕緣材 圖所示 用兩種 技藝者 )沉積之後的多晶矽、金屬或其他材料。於一實施 弟閘極材料1 1 02可爲取代閘極程序用之位置保 其中移除第一閘極材料11〇2並以最終的金屬閘極 極）丨电質取代位置保留器的第—閘極材料丨I 〇2。於 施例中，弟一閘極材料丨〗02可用作最終電晶體中 的材料。將第一閘極材料〗】02平面化以實質上與 料8 02以及絕緣隔離結構〗丨〇的頂部共面，如第^ ^ 。目前的自對準程序與針對NM0S與PM0S裝置使 不同種類之金屬閘極之CM〇s程序相容。熟悉該項 可將CMOS的雙金屬程序與目前的自對準程序合併 弟12a圖爲透過第2圖之線A_A之側剖面圖，其圖解 根據本發明之一實施例在沉積與圖案化第二硬遮罩層12〇2 之後的電路100。可圖案化此遮罩層12〇2以暴露出將移除 之絕緣層802以及第一閘極材料11〇2的部分。第12b圖 鲁爲透過第2圖之線B-B之側剖面圖，其圖解根據本發明之 —貫施例在自電路110的區域移除硬遮罩層1202以及部 分絕緣材料802之後的電路1〇〇。從第i2a與i2b圖中可 見’可圖案化硬遮罩層1 202以將欲形成閘極106的區域 之上的部分保留（第1 2a圖）以及移除其他部分（第！ 2b 圖）°可接著使用適當的蝕刻程序從未受到圖案化的硬遮 罩層1 202保護之區域移除絕緣材料8 02。在移除絕緣材料 的期間’第一閘極材料U 〇 2保護擴散區。於一實施例中 ’絕緣材料802可爲氮化矽以及第一閘極材料i 1〇2可爲 -14- (12) 1313041 多晶矽，其相對於閘極介電質（未圖示）可以非常高的選 • 擇性被蝕刻，以完成閘極界定。從第1 3圖中可見’其爲 . 透過第2圖之線B-B之側剖面圖’可使用適當的蝕刻程序 自未受到圖案化之硬遮罩層1 2 02保護的區域移除第一閘 極材料1 1 02，蝕刻程序在保護擴散區1 04之閘極介電質停 止。 第1 4a圖爲透過第2圖之線A-A之側剖面圖，其圖解 φ 根據本發明之一實施例在形成間隔體1 〇 8、佈植摻雜物入 擴散區1 04的暴露出之部分以及形成矽化物區域後的電路 100。目前的發明之一些實施例可與各種CMOS程序相容 。例如，電晶體性能增進技術，如用於形成升高的源極/ 汲極結構或張力矽之磊晶生長可在矽化前施加。從第1 4a 圖中可見，硬遮罩層1 2 02可實質上保護其中形成閘極106 的區域’雖然所用之各種程序可將硬遮罩層12〇2變薄。 第14b圖爲透過第2圖之線b-B之側剖面圖，其圖解在與 Φ 第14a圖相同製造階段之電路100。從第14b圖中可見， 間隔體1 08在擴散區周圍形成。間隔體i 08可形成在閘極 周圍’如第l4c圖所示，其爲在與第14a圖相同製造階段 之透過第2圖之線C-C之側剖面圖。如第1 4c圖所示，第 —鬧極材料11〇2的—部分可保留在擴散區1〇4上，因爲 第一鬧極材料丨1〇2受到硬遮罩層12〇2的保護。間隔體 1 08可在第—閘極材料1 1 02的兩側上。於一實施例中，可 _ S @ @ 1虫刻間隔體層1 08或藉由在矽化之前的其他程序 @ @ ® ®層1 2 02，使得閘極也被矽化。矽化之多晶閘極 -15- (13) 1313041 可利用如於下〔0064〕-〔 006 7〕中所述之用於形成閘極 - 之減性程序。 . 在矽化之後，於一實施例中，可在間隔體1 08形成後 沉積氮化物止蝕刻。接著可沉積ILD層並平面化以用於接 觸、互連或取代閘極程序。於一實施例中，藉由取代閘極 程序製造電晶體，其將容後於第1 5至1 8圖中進一步描述 〇 φ 第ISa圖爲透過第2圖之線A-A之側剖面圖，其圖解 根據本發明之一實施例在圖案化於已沉積以及平面化之一 層1 504層間介電質（ILD)上的遮罩層1 5 02後的電路 1 〇〇。於第1 5 a圖圖解之實施例中，移除了剩餘的部分的 硬遮罩層1202。第15b、15c以及15d分別爲通過第2圖 之線B-B、C-C以及D-D之側剖面圖，其圖解在相同製造 階段之電路1 00。沉積並平面化ILD層1 504，使ILD層 1 504的頂部實質上與剩餘的絕緣材料8〇2以及第一閘極材 φ 料1 !〇2齊平。可在ILD層1 504的平面化期間，移除剩餘 的硬遮罩層1202。 沉積與圖案化遮罩層15〇2。於一些實施例中，遮罩層 I 5 02可包含光阻，而於其他實施例中，遮罩層可包 含圖案化的氧化層，而於另外的其他實施例中，遮罩層 15〇2可包含其他材料。圖案化的遮罩層1 5 02可使絕緣材 料8 02的剩餘部份的一些暴露出來，同時保護絕緣材料 8 0 2爲絕緣隔離結構丨〗〇的部分。 圖案化之遮罩層1 502的開口與閘極長度相比相對的 -16 - (14) 1313041 大’以及與絕緣材料8 0 2移除之程度相 的開口可補償可能的對準誤差。例如， 圖案化之遮罩層15〇2中的開口在欲移 兩側上暴路出弟一聞極材料1]〇2的— 允許對準誤差的發生同時仍然暴露出 8 02 ° 第16a圖爲透過第2圖之線a-A之 % 根據本發明之一實施例在選擇性移除絕 來的部分後的電路100。於—實施例中 擇性蝕刻掉一部分的絕緣材料802 (其 留下遮罩層1 502 (其可包含氧化矽）、 包含碳摻雜的氮化矽）以及第一閘極材 多晶矽）。於一實施例中，此時留下之 分可爲絕緣隔離結構110的部分。可移 部分以允許在欲形成之閘極1 06之間形 Φ 圖中所示’其爲透過第2圖之線D-D之 108可至少部分界定一容積，其內可形 階段’透過第2圖之線B-B以及C-C之 與I5c圖則維持實質上不變，因爲遮罩 區域。 第17a圖爲透過第2圖之線A-A之 根據本發明之一實施例在移除圍繞擴散 材料1 102後的電路1 00。第1 7b、1 7c 透過第2圖之線B-B、C-C以及D-D之 丨對的大。此相對大 第Ba圖描述其中 除之絕緣材料802 部分之實施例；這 欲移除之絕緣材料 .側剖面圖，其圖解 緣材料802暴露出 ，熱磷酸可用來選 可包含氮化矽）， 間隔體108 (其可 料1 102 (其可包含 絕緣材料8 0 2的部 除絕緣材料802之 ;成互連。如第16b 側剖面圖，間隔體 成閘極互連。在此 :側剖面圖的第15b :層1 502保護這些 側剖面圖，其圖解 區104之第一鬧極 以及1 7 d圖分別爲 側剖面圖，其圖解 -17- (15) (15)

1313041 在相同製造階段之電路1 00。於一實施例中’首先移除 案化的遮罩層1 5 02，接著對多晶矽1 1 02選擇性之蝕刻 序可用來移除多晶砂1102。如於罘丨73圖中所不’界足 可於其中形成閘極1 0 6的容積。閘極1 〇 6的寬度可由相 的絕緣隔離結構11 0之間的間隔所界定’如由相鄰的絕 隔離結構1 1 ο B與1 1 0 C之間的間隔所界定的寬度1 1 6。 相鄰之閘極1 〇 6之間的距離可由絕緣隔離結構1 0的寬 1 1 2所界定。閘極1 〇 6的長度可由兩個間隔體1 0 2之間 距離1 702所界定。

第1 8 a圖爲透過第2圖之線A-A之側剖面圖，其圖 根據本發明之一實施例在形成閘極1 06以及第二ILD 1804以及接觸118後的電路1〇〇。第18b' 18c以及1 圖分別爲透過第2圖之線B - B、C - C以及D - D之側剖面 ，其圖解在相同製造階段之電路1〇〇。因爲可預先界定 中形成閘極106之容積，閘極1〇6可自對準。此自對準 φ 極形程的程序允許比若閘極設置需納入對準誤差的考量 更接近地放置擴散區104在一起。自對進方接允許固定 望的末端蓋寬度1 1 5而無須計畫針對對準程序產生之誤 的餘裕。確切而言’末端蓋的寬度115可由間隔體806 寬度所決定，其則可由間隔體層7 0 2的厚度所決定。任 適當的方法可用來沉積形成閘極丨〇6的第二閘極材料。 沉積之後，平面化第二閘極材料以具有上表面實質上與 緣隔離結構11〇的上表面齊平。可接著形成第二ILD 1084’並且透過ILD層1084或層】〇84以及1504形成 圖 程 有 鄰 緣 兩 度 的 解 層 8d 圖 其 閘 能 希 差 的 何 在 絕 層 至 -18- (16) 1313041 閘極〗〇6的接觸1 1 8以及至擴散區104的接觸12〇。可形 . 成額外的1LD層、跡線以及通孔以完成電路1 〇〇。 _ 如在第1 8 a圖中所圖解的實施例中所示，至閘極 106A的接觸118可覆蓋在假擴散區1CMA之上並且至閘極 106B的接觸Π8可覆蓋在假擴散區104E之上。於一些實 施例中可偏離主動擴散區104B、104C以及104D地設置 接觸118’以防止與至源極及/或汲極之擴散接觸的短路。 φ 於一些實施例中’假擴散區可用來形成隔離11 0A以及 110C以避免與在左邊與右邊之相鄰裝置的閘極短路（未 圖示於第18a圖中）。於沒有相鄰的裝置或欲連接相鄰裝 置之閘極之其他實施例中，則可省略此種假擴散區。 如在第1 8 a圖中所圖解的實施例中所示，形成閘極 1 06的第二閘極材料可形成閘極以及閘極之間的互連以及 至該閘極之接觸（連同閘極1 0 6 A所示）。形成閘極1 〇 6 的第二閘極材料在主動擴散區1 04B周圍形成主動閘極並 φ 形成至假擴散區1〇4 A之互連，而該假擴散區上形成有閘 極接觸118。因此，在此所用之閘極106A不僅含括主動 擴散區104B周圍之實際的主動閘極；它還含括互連。 類似地，形成閘極1 06的第二閘極材料實際上可形成 超過一個的主動聞極以及在這些閘極之間的互連（連同閘 極106B所示）。形成閘極106的第二閘極材料在主動擴 散區1CHC以及104D周圍形成兩個主動閘極、在主動閘極 之間的互連以及至假擴散區1(HE之互連，該假擴散區上 形成有閘極接觸1 1 8。因此，在此所用之閘極1 〇 6 B含括 -19- (17) 1313041 超過僅圍繞單一主動擴散區之單一閘極，它含括在主動擴 . 散區104C以及104D周圍之兩個主動閘極以及互連。 _ 雖已於上使用三閘極電晶體描述製造具有自對準閘極 1 0 6的電路之方法，自對準閘極可用於其他種類的電晶體 中，如平面電晶體。第1 9圖爲透過第2圖之線A - A之側 剖面圖，其圖解根據本發明之一實施例在製造平面電晶體 而非三閘極電晶體的階段之電路1 〇 〇。可執行關聯第4至 0 8圖所描述之類似程序。接著，移除一部分的間隔體8 0 6 ，使得在閘極氧化物沉積結束時會與擴散區1 0 4齊平。於 一實施例中，間隔體8 06可包含氮化砂並且可使用氫氟酸 來移除間隔體8 06而不會蝕刻結構中的其他材料。於此實 施例中，可部分移除間隔體806直到在墊氧化物506 (顯 示於第6圖中）上方的水平。若在墊氧化物506上間隔體 8 06留有足夠的厚度，則在諸如墊氧化物移除、犧牲氧化 物移除以及閘極氧化物移除的各種氧化物移除程序之後， # 間隔體層8〇6的頂部可被帶到與擴散區1 04相同的水平。 第20圖爲透過第2圖之線A-A之側剖面圖，其圖解 在移除硬遮罩層508剩餘的部分後第19圖之電路1〇〇。於 —實施例中，可選擇硬遮罩層508、絕緣材料層802以及 間隔體層702的材料，使得當移除硬遮罩層5〇8時，其他 材料相對不會受到移除程序的影響。於一實施例中，硬遮 罩層5 0 8、間隔體8 0 6以及隔離1 1 0的材料允許選擇性的 倉虫刻。於一實施例中，半導體層504 (其之一部分將變成 擴散區104)可包含單晶矽，遮罩層508可包含SiON於 -20 - (18) 1313041 多晶砂上’間隔體層8 0 6可包含氧化矽以及隔離n 〇可包 ' 含氮化矽。 - 第2 1圖爲透過第2圖之線A - Α之側剖面圖，其圖解 • 在沉積並平面化第一閘極材料1102後第20圖之電路1〇〇 . ’根據一貫施例’第一閘極材料1 1 〇 2可包含多晶矽，雖 然於其他實施例中第一閘極材料n 〇 2可包含其他材料。 可將第一閘極材料1102平面化以實質上與絕緣材料8〇2 Φ 的頂部共面’如第11圖中所示。於一些實施例中，無需 將第一閘極材料1 102沉積於擴散區104以及絕緣材料8〇2 之間。由於間隔體8〇6部分留在原處，僅需沉積第一閘極 材料1 102至間隔體8〇6以及擴散區1〇4上方的水平。因 此’於平面電晶體中’可選擇間隔體層7 〇 2的厚度（於上 關聯第7圖描述）比當製造三閘極電晶體時更小。可執行 其他程序步驟，其可與關聯三閘極電晶體描述者類似，以 完成具有自對準閘極106的平面電晶體。 • 於三閘極電晶體中的自對準至擴散區之閘極亦可爲使 用減性程序而非取代閘極程序所形成的金屬閘極電晶體的 一部分。針對減性程序’可使用於上描述至第圖之方 法。 第22圖爲透過第2圖之線A-A之側剖面圖，其圖解 在沉積並平面化第一閘極材料2202後第1〇圖之電路1〇〇 。於上述之取代閘極方法中，移除第一閘極材料11〇2並 以形成閘極1 06的第二閘極材料取代。相反地，以所述之 減性程序實施例，當電晶體完成時第一閘極材料2 2 〇 2形 -21 - (19) 1313041 _106。於—實施例中，在沉積第—闊極材料之 前’可在第1〇圖之擴散區1〇4以及絕緣材料8〇2周圍保 角地沉積闊極介電質材料（未圖示）。於—實施例中，閘 極介電質可包含一Μ ^ /1, ΓΛ -p -Η- ,,χ. 〜氧化矽或其他相對低k (低介電質 常數）的材料以及-層冑k介電質材料於：氧化砂之上， 但可使用其他適當的材料。於—些實施例中，&閘極介電 質上可有阻障以及/或工作函數冑（未圖示）。在沉積介

電質材料1且障以及/或工作函數材料後，可沉積並平面 化第一閘極材料2202。第—閘極材料2;2〇2可包含Au、

TiN或另一適當的材料。 第23圖爲透過第2圖之線A_A之側剖面圖，其圖解 在沉積並圖案化遮罩層23 〇2後第22圖之電路ΐ〇〇。形成 遮罩層2302中的開口以移除部份的絕緣材料8〇2(其可包 含氮化砂）’同時保護絕緣隔離結構1 i 〇不被移除。 第2 4圖爲透過第2圖之線A - A之側剖面圖，其圖解 在移除部份的絕緣材料8 02 (其可包含氮化矽）後第23圖 之電路1 0 0。可使用選擇性移除部份的絕緣材料8 〇 2以及 閘極介電質（在閘極2202側壁上）同時原封不動保留第 一閘極材料2 2 0 2 (其變成閘極I 0 6 )。注意到可在形成閘 極材料2202之前形成閘極介電質層（未圖示）；此種閘 極介電質層的形成會導致閘極介電質材料形成在絕緣材料 8 02的側面上以及擴散區1 04的表面上。 第25圖爲透過第2圖之線A-A之側剖面圖，其圖解 在沉積並平面化導電材料25 02後第24圖之電路1〇〇。導 -22- (20) 1313041 電材料2502可包含金屬或其他適當的導電材料。導電材 • 料2 5 0 2可電性連接圍繞各擴散區1 〇 4之閘極1 〇 6及/或連 . 接圍繞主動擴散區104之閘極至形成在假擴散區1〇4上之 接觸（與第1 8 a圖所示類似）。因此，圍繞主動擴散區 104B、104C以及104D之第一閘極材料2202可形成主動 閘極106’同時第一閘極材料2202以及導電材料2502可 形成主動閘極1 0 6之間以及主動閘極1 〇 6與圍繞假擴散區 φ 104A以及104E (其上形成接觸1 18 )之假閘極之間的互 連。之後’完成電晶體（藉由離子佈植及/或其他步驟） 並可形成ILD層接觸、跡線以及其他結構以完成電路，如 上關聯取代閘極程序所描述者。 第26圖爲圖解根據本發明之一實施例的系統2600之 方塊圖。如所示，針對此實施例，系統2600包含運算裝 置以處理資料。運算裝置2602可包含主機板2604。主機 板2604可尤其包含處理器2606以及耦合至匯流排26 10 鲁 之網路介面2608。網路介面2608可連接運算裝置2602至 其他裝置2618，如其他運算裝置2602。 取決於應用，系統2600可包含其他構件，包含但不 限於揮發性以及非揮發性記憶體2 6 1 6、圖形處理器（其可 與晶片組一起整合至主機板或替代地可爲擴充卡，如AGP 、PCI Express或其他種類，可移除式地插入主機板上的 插槽或其他類型的圖形處理器）、數位信號處理器、密碼 處理器、晶片組 '大量儲存2614 (如硬碟、光碟（cd ) '多功能數位碟片（DVD )等等）、輸入/輸出裝置2616 -23- (21) 1313041 等等。 - 於各種實施例中，系統26〇0可爲個人數位助理（ • PDA)、行動電話、平板運算裝置、膝上型運算裝置、桌 上型運算裝置、機上盒、娛樂控制單元、數位相機、數位 錄影機、C D播放器或其他類似的數位裝置。 包含具有上述之自對準鬧極的電晶體的一或更多電路 100可包含於第26圖之系統2600中作爲數個構件之任一 ^ 者的一部分。例如，電路1 〇 〇可爲C P U 2 6 0 6、記憶體 2612或其他裝置的一部分。 已針對解釋以及說明之目的提出本發明之實施例的上 述說明，其並非意圖爲徹底詳盡或限制本發明至所揭露之 精確的形式。此說明以及隨後之申請專利範圍包含諸如左 邊、右邊、上、下、於…之上、於…之下、上層、下層、 第一、第二等等之用語’這些僅爲了說明之目的而不應視 爲限制。例如，指定相對垂直位置之用語稱基底或積體電 φ 路之裝置側（或主動表面）爲基底之“上表面”的情況； 基底實際上可在任何方位使得基底的“上側”低於標準參 考陸地體制中的“下側”並仍落在“上（top ) ”措辭之 涵義內。在此所用之措辭“之上（on) ” （包含於申請專 利範圍中的）並不代表在第二層“之上”的第一層係直接 在第二層之上並與之直接接觸，除非另有特別說明；在第 一層以及第一層之上的第二層之間可具有第三層或其他的 結構。在此所述之裝置或物件的實施例可以數種位置以及 方位製造、使用或運送。熟悉相關技藝者可藉由上述教示 -24- (22) 1313041 理解到許多變更與變化爲可能者。熟悉該項技藝者將可認 - 知圖中所示之各種構件的各種等效結合與替代。因此本發 . 明之範圍不應由此處之詳細說明所限制而該由所附之申請 專利範圍所限制。 " 【圖式簡單說明】 - 第】a圖爲SRAM單兀在其製造過程中之上視圖。 φ 第〗b圖爲在形成閘極於擴散區上之後單元的上視圖 〇 第2圖爲根據本發明之一實施例的電路的一部分之上 視圖’該電路包含具有自對準至將閘極互相絕緣的隔離結 構之閘極的電晶體。 第3圖爲圖解可存在於本發明之一些實施例中的額外 結構之電路的上視圖。 第4圖爲提供自對準至絕緣隔離結構之閘極係如何製 φ 造出來之槪要的流程圖。 第5圖爲圖解在製造的早期階段中之電路的側剖面圖 〇 第6圖爲圖解在形成擴散區之後的電路之側剖面圖。 第7圖爲圖解在形成間隔體層於擴散區上之後的電路 之側剖面圖。 第8圖爲圖解在已經蝕刻間隔體層以形成間隔體之後 的電路之側剖面圖。 第9圖爲圖解在移除硬遮罩層剩餘的部分之後的電路 -25- (23) 1313041 之側剖面圖。 - 第1 〇圖爲圖解在移除間隔體以及墊氧化層之後以暴 . 露出擴散區的電路之側剖面圖。 第1 1圖爲圖解在沉積與平面化多晶矽之後的電路之 側剖面圖。 第12a與12b圖圖解在沉積與圖案化第二硬遮罩層之 ' 後的電路。 φ 第1 3圖爲圖解在移除部份的多晶矽之後的電路之側 剖面圖。 第1 4 a、1 4b以及1 4 c圖圖解在形成間隔體、佈植摻 雜物入擴散區的暴露出之部分以及形成矽化物區域後的電 路。 第1 5 a-1 5 d圖圖解在沉積以及平面化一層層間介電質 以及移除部份的遮罩層後的電路。 第16a與16b圖圖解在移除絕緣材料暴露出來的部分 # 後的電路。 第17a-17d圖圖解在移除圍繞擴散區之多晶矽後的電 路。 第18a-18d圖圖解在形成閘極以及第二ILD層以及接 觸後的電路。 第19圖爲圖解在製造平面電晶體的階段之電路之側 剖面圖。 第20圖爲圖解在移除硬遮罩層剩餘的部分後電路之 側剖面圖。 -26- (24) 1313041 第2 1圖爲圖解在沉積多晶矽後電路之側剖面圖。 第2 2圖爲圖解當使用減性方法時在沉積並平面化第 一閘極材料後電路之側剖面圖。 第2 3圖爲圖解在沉積並圖案化遮罩層後電路之側剖 面圖。 第24圖爲圖解在移除部份的絕緣材料後電路之側剖 面圖。 第2 5圖爲圖解在沉積並平面化導電材料後電路之側 剖面圖。 第26圖爲圖解根據本發明之一實施例的系統之方塊 圖。 [主要元件符號說明】 10 : SRAM 單元 12 :基底 l4A_D :擴散區 U A · c :閘極 18: 對準記 號 20 ： 距離 21 ： 最小距 離 22 : 位置範 圍 24 : 距離 1 0〇 :電路 1 〇2 :基底 -27- (25) 1313041

1 04A-E :擴散區 106A-B :聞極 1 〇 8 :間隔體 1 1 0 A - C .隔離結構 1 1 2 :寬度 1 1 4 :距離 1 1 5 :末端蓋寬度 1 16 :寬度 1 1 8、1 2 0 :接觸 4 0 0 :流程圖 502 :埋設之氧化層 5〇4 :半導體層 5 0 6 :墊氧化層 5 0 8 :硬遮罩層 5 1 0 :光阻段 7 0 2 :間隔體層 8 0 2 :絕緣材料 8 0 6 :間隔體 1 0 0 2 :距離 1102:第一閘極材料 1 202 :第二硬遮罩層 1 5 02 :遮罩層 1504 : ILD layer 1 7 0 2 :距離 (26) 1313041 1 8 04：第二 ILD 層 22 02 :第一閘極材料 2 3 02:遮罩層

2 5 0 2 :導電材料 2 6 0 0 :系統 2602 :運算裝置 2604 :主機板 2606 :處理器 2 6 0 8 :網路介面 2 6 1 0 :匯流排 2 6 1 2 :記憶體 2614 :大量儲存 2616:輸入/輸出裝置 2 6 1 8 :其他裝置 -29-

Claims (1)

1313041 十、申請專利範圍 附件3A :第95 1 25263號專利申請案 中文申請專利範圍替換本 民國98年3月π日修正 1. 一種形成半導體裝置之方法，包含： 於基底上形成第一擴散區； 於該基底上與該第一擴散區相隔一段距離形成第二擴 散區； 於該基底上於該第一以及該第二擴散區之間形成絕緣 隔離結構，該絕緣隔離結構自對準至該第一以及該第二擴 散區，其中形成該絕緣隔離結構包含： 於該第一以及第二擴散區上沉積間隔體層，該間隔 體層界定該第一以及第二擴散區之間的溝槽；及 於該溝槽中沉積絕緣材料以形成該絕緣隔離結構； 以及 在开^成該絕緣隔離結構之後，於該第一擴散區上形成 第一電晶體閘極以及於該第二擴散區上形成第二電晶體閘 極，該絕緣隔離結構界定該第一以及第二電晶體閘極之間 的分隔距離。 2 ·如申請專利範圍第1項之方法，進一步包含在形 成該絕緣隔離結構之後移除該間隔體層之至少一部分。 3 ·如申請專利範圍第2項之方法，其中移除該間隔 體層之至少一部分令該第一以及第二擴散區之側壁暴露出 1313041 來’進一步包含沉積閘極材料於該第一和第二擴散區的各 者以及該絕緣隔離結構之間該第一以及第二擴散區之側壁 上。 4.如申請專利範圍第3項之方法，其中該第一電晶 體閘極以及該第一擴散區爲三閘極電晶體的一部分。 5 .如申請專利範圍第2項之方法，其中移除該間隔 體層之至少一部分包含移除該間隔體層之一部分至約略等 於該第一擴散區之上表面的水平。 6 ·如申請專利範圍第5項之方法，其中該第一電晶 體聞極以及該第一擴散區爲平面電晶體的__部分。 7. 如申請專利範圍第1項之方法，其中該絕緣隔離 結構包含氮化矽。 8. 如申請專利範圍第1項之方法，其中該第一電晶 體閘極具有上表面’該絕緣隔離結構具有上表面，以及該 第一電晶體閘極之該上表面實質上與該絕緣隔離結構之該 上表面實質上共面。 9. 一種形成半導體裝置之方法，包含： 於基底上形成第一擴散區； 於該第一擴散區上形成第一間隔體層； 於該基底上形成第一絕緣隔離結構至該第一擴散區的 第一側’該絕緣隔離結構以及該第一擴散區之間的距離係 由該第一間隔體層之厚度所界定；以及 於該第一擴散區上形成閘極，該閘極具有末端蓋，該 末端蓋具有由該絕緣隔離結構以及該第一擴散區之間的距 -2- 1313041 離所界定之寬度。 10.如申請專利範圍第9項之方法，進一步包含： 於該基底上形成第二絕緣隔離結構至該第一擴散區相 對於該第一側之第二側； 於該第一擴散區之第一部分上形成第一間隔體層以及 該第一擴散區之第二部分上形成第二間隔體層，其中該第 一以及第二部分之間的該第一擴散區之第三部分並沒有被 該第一或第二間隔體所覆蓋；以及 於該第一擴散區上一容積內形成閘極，由該第一以及 第二絕緣隔離結構以及該第一與第二間隔體至少部分地界 定該容積。 1 1 _如申請專利範圍第9項之方法，其中該第一與第 二絕緣隔離結構之間的距離提供該閘極之預先界定的寬度 〇 1 2 .如申請專利範圍第1 0項之方法，其中該第一與 第二間隔體之間的距離提供該閘極之預先界定的長度。 Ιψ·如申請專利範圍第9項之方法，其中形成該第一 絕緣隔離結構包含： 於該基底上形成第二擴散區至第一擴散區之該第一側 » 沉積該第一間隔體層於該第一擴散區上以及該第二擴 散區上；以及 沉積絕緣材料於該第一擴散區上之該第一間隔體以及 該第二擴散區上之第一間隔體層之間的溝槽中以形成該第 -3- 1313041 一絕緣隔離結構。 14· 一種半導體裝置，包含： 於基底上之第一擴散區； 於該基底上之第二擴散區； 於該第一擴散區上之第一閘極； 於該第二擴散區上之第二閘極； 於該第一與第二閘極之間的絕緣隔離結構，其互相分 隔並絕緣第一與第二閘極；以及 其中該第一閘極於該第一擴散區以及該絕緣隔離結構 之間具有末端蓋，該第二閘極於該第二擴散區以及該絕緣 隔離結構之間具有末端蓋，以及該第一末端蓋具有約等於 該第二末端蓋的寬度之寬度。 15.如申請專利範圍第14項之半導體裝置，進一步 包含於該第一閘極兩側上之間隔體，其中該擴散區包含單 晶矽，該間隔體包含碳摻雜氮化矽以及絕緣隔離結構包含 氮化矽。 1 6.如申請專利範圍第1 4項之半導體裝置，進一步 包含於該第一擴散區以及該絕緣隔離結構之間的第一間隔 體以及於該第二擴散區以及該絕緣隔離結構之間的第二間 隔體。 17. —種形成半導體裝置之方法，包含： 於基底上形成第一擴散區； 於該基底上與該第一擴散區相隔一段距離形成第二擴 散區； -4- 1313041 於該基底上於該第一以及該第二擴散區之間形成絕緣 隔離結構，該絕緣隔離結構自對準至該第一以及該第二擴 散區，其中形成該絕緣隔離結構包含： 於該第一以及第二擴散區上沉積間隔體層，該間隔 體層界定該第一以及第二擴散區之間的溝槽；及 於該溝槽中沉積絕緣材料以形成該絕緣隔離結構； 以及 在形成該絕緣隔離結構之後，移除該間隔體層的至少 一部分’以暴露該第一和第二擴散區的側壁；以及 在形成該絕緣隔離結構之後，於該第一擴散區上形成 第一電晶體閘極以及於該第二擴散區上形成第二電晶體閘 極。 18·如申請專利範圍第1 7項之方法，更包含：在形 成該第一和第二電晶體閘極之後，移除該絕緣隔離結構的 —部分。 1 9 ·如申請專利範圍第1 7項之方法，更包含：沉積 閘極材於丨+Λ 竹枓於該第一和第二擴散區的各者以及該絕緣隔離結 同於第一以及第二擴散區之側壁上。