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TWI312075B - Scan test data compression method and decoding apparatus for multiple-scan-chain designs - Google Patents

Scan test data compression method and decoding apparatus for multiple-scan-chain designs Download PDF

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TWI312075B
TWI312075B TW095144446A TW95144446A TWI312075B TW I312075 B TWI312075 B TW I312075B TW 095144446 A TW095144446 A TW 095144446A TW 95144446 A TW95144446 A TW 95144446A TW I312075 B TWI312075 B TW I312075B
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test
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level
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TW095144446A
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English (en)
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Shih-Ping Lin
Chung-Len Lee
Jwu-E Chen
Ji-Jan Chen
Kun-Lun Luo
Wen-Ching Wu
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Ind Tech Res Inst
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Publication date
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Priority to US11/672,044 priority patent/US20080133990A1/en
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Description

1312075 九、發明說明: 【發明所屬之技術領域】 本發明是有關於一種掃描測試資料壓縮(scan test data compression)方法與解壓縮裝置,適用於多重掃描鏈之電 路設計(multiple-scan-chain designs) 〇 【先前技術】 由於大型積體電路(Very Large Scale Integrated circuit,VLSI)技術的快速進展,系統晶片(System on Chip ’ SoC)設計日益複雜,相對的測試資料也大幅增加。 為了避免龐大測試資料造成測試成本增加,多種測試資 料壓縮技術已相繼被提出。如第一圖所示,這些壓縮技 術主要是先將測試向量(test pattem)101用某些方式壓縮 成編碼過的測試資料103,然後利用一種嵌入的解壓縮 電路(decompressor/decoder) 105將這些壓縮的資料解壓 縮’並送至待測電路(Circuit-Under-Test,CUT) 107中的 掃描鏈(scan chains)109作測試。此解碼電路輸入端的數 目通常比輸出端的數目少’輪入端的資料是由測試機傳 送來的’輸出端的部份則接到掃描鏈(scanchains)。依據 解碼器的設計,測試資料壓縮技術可分為以下四大類。 第一類為組合電路(combinational-type decoder)式,解 碼電路由邏輯閘(如and或XOR閘)或連線 (interconnection line)直接組成,此方式會造成輸入端與輸 5 出端有相關性(dependency),因此能夠產生的向量有限, 即使自動向量產生器(Automatic Test Pattern Generator, atpg)能夠找到向量偵測某些内部錯誤,也可能因解碼 電路無法產生相對應的向量,而造成錯誤涵蓋率(fault coverage)損失。此方式並以接近亂數填入(rand〇mly fiu) 未設定位元(unspecified bit)的方式去產生測試向量,所以 月έ篁消耗(power consumption)也很龐大。 第一類為循序電路(sequential-type decoder)式,此方 式是利用線性回饋位移暫存器(Linear Feedback Shift Register ’ LFSR)與相位位移器(phase Shifter)來做解壓縮 的動作,壓縮彈性比第一類高,透過變換不同種子(seed) 來產生所要的測試向量,一樣會有錯誤涵蓋率損失,能 量消耗也很魔大。 第三類是編碼代號(codeword type)式,是應用各種傳 統資料編碼方法來做測試資料壓縮,例如霍夫曼編碼 (Huffinan coding)或運用行程長度編碼(胃七ngth e()ding) 等,來壓縮測試資料。解壓縮器要實現相對應解碼的功 能’並且設計時需要考慮硬體面積,以節省設計成本。 此方式會因測試機資料傳送速度與解碼速度不匹配,而 造成與測試機同步化的問題(synchronization overhead), 並且支援多重掃描鏈也不方便。 1312075 第四類為位元變換(bit-flip)式,此種方式採用變換兩 個向量中不_位元或區塊,來達到資料_。要變換 向量中的位元或區塊,必須依賴硬體的設計,常用的方 式如利用嵌入式之處理器與記憶體,或是採用隨機存取 掃瞎(Random Access Scan,RAS) 此位元變換式的設計 要注意硬體面積是否過大,尤其是隨機存取掃猫的面積 成本可觀。錄元賴式適合於戦向量是高度相關的 (highly correlated) 〇 【發明内容】 本發明的範例巾可提供-種多重掃描鏈電路之掃描 測試資料壓縮方法贿壓職置,有鱗決習知測試資 料壓縮技術衍生負面效應的多種問題。 本發明的掃描職資職術,可轉描測試向 量(scan test pattem)轉換成另一種編碼的資料,並利用一 解碼器(decoder)電路解壓縮。此編碼的資料量比起原本 的資料量減少許多’因此’測試時傳送資料的時間也可 以減少。 此解碼器中包括-控制器(c〇ntr〇ller)和能接收控制 器之訊號的一解碼暫存器(decoding buffer)與一切換盒 (switchmg box)。外部的測試機(tester)利用—條測試通道 (testchannel)連接解碼器,將編碼過的資料輸入至解碼器 1312075 中’解碼器内之控制器產生控制訊號給切換盒及解碼暫 存器’透過位移及複製模式將編碼過的資料解碼,並還 原成與原本測試向量相容(compatible)的向量,再將解碼 完的資料傳送至待測電路的掃描鏈做測試。此解碼暫存 器也透過重複傳送相同的位元片段(bit slice)給予待測電 路’減少掃描正反器(scan flip-flop)内部的變動,進而減 少測試時所消耗的功率。 解碼暫存器解由資料正反器構成,搭配切換盒可透過 設計’擁有不同的層次架構。每一層次皆把資料正反器 分群’組成不同的群組,每一低階的層次可再分成更高 階層次,方式是把每一群組再切割成更小的群組。 搭配此掃描測試資料解壓縮裝置的架構,本發明之多 重掃描鏈之掃描測試資料壓縮方法主要是透過資料正反 器構成的解碼暫存器,和能接收位移與複製訊號的切換 盒,以控制位移和複製模式達到資料的解壓縮,再將資 料傳送至待測電路,使待測物能接收測試向量並測試是 否發生錯誤。 本發明只需一條測試機台之通道就能支援多重掃描 鏈。編碼的方式簡單,並且可彈性地結合傳統的設計流 程’或將其整合至自動向量產生器中,以提供更高的效 率。本發明之解碼器的硬體成本不大,也沒有損失錯誤 8 涵蓋率的問題。 茲配合下列圖示、實施例之詳細說明及申請專利範 圍,將上述及本發明之其他目的與優點詳述於後。 【實施方式】 第二圖的架構中,說明本發明之多重掃描鏈電路之掃 描測試資料解壓縮裝置的結構,與其應用的掃描測試環 境。參考第二圖,本發明之掃描測試資料解壓縮裝置主 要包含一解碼器201,連接至一外部的測試機21〇。此 解碼器201中包括一解碼暫存器2〇12、一控制器2〇11 和一切換盒2013。 外部的測試機210輸入編碼過的資料2i〇a至解碼器 2〇1 ’解碼器201中的控制器20U依輸入之編碼過的資 料21〇a產生多個控制訊號2〇lla給切換盒2〇13及解碼 暫存器2012。根據此控制訊號2011a,解碼器2〇1採用 一解碼方法,透過控制位移和複製兩種模式,將此編碼 過的資料210a解碼後,拉起一待測電路22〇的掃瞄時 脈sclk’將此解碼過的資料201a透過此解碼暫存器2〇12 送至此待測電路220裡的多重掃描鏈22〇a做測試。 此解碼暫存器2〇12被組態成-個多層次(multilayei〇 結構。第三圖所示為-個L層次之解碼暫存器的範例, 其中L=3。參考第三圖’此解碼暫存器是由a個資料正 反H_aflip-fl〇P ’ DFF)構成’並组態成三個層次分 別以Lvl、Lv2跟Lv3表示各層次。 多層次結構構成方法__,先將解碼暫存器 當成層次LW’之後把此a個資料正反器分成瓜群組, 且每-個群組有b個資料正反器,換言之,㈣=a, 而此m個子群組BrBm即為層次Lv2,照此例,再將 層次Lv2的每一群組分成n個子群組Ci Cn,且每一個 子群組有c個資料正反器,亦即n*c = b,此時CrCn即 成了層次Lv3的子群組,若還需更多的層次可繼續細 分0 根據本發明,切換盒2013接收控制訊號2〇lla,能 提供資料正反器之間資料傳遞之傳輸路徑。根據控制訊 號2011a’解碼暫存器2012裡每一個資料正反器的資料 能轉換到不同目的地之資料正反器。 解瑪暫存器2012有兩種操作模式:位移(shift)與複 製(copy)。第四圖之切換盒便是用來支援這兩種模式。 在位移模式時,資料正反器變為位移暫存器(shift register),且資料從外部以循序的方式經由ζ·η腳位輸 入;而在複製模式時,首先必須知道目前位於哪一個層 次,然後每一群組的資料便從它的前一個群組複製過 來,例如子群組C2的資料從子群㈣複製來,唯有第 一個群組轉本相資料不變。 搭配切換盒2013的設計,此解碼暫存器2〇12可擁有 不同層人的架構。切換盒2Q13的實現方式可利用多工 器(multi—實作。第五岐—個三層次之切換盒 的實現範例,其中〇=8,6=4,e=2。 透過複製模式,測試資料便可快速載入解碼暫存器 中’再送入待測電路,達到資料壓縮的功能。當此⑽ 資料正反器載入a個位元後,代表一個位元片段(bitsliee) 已準備好,然後解碼器會拉起待測電路的掃瞄時脈 (sclk),將此位元片段移入待測電路之&條掃描鏈中。 上述位移模式與複製模式的操作,於第六圖中,用一 個例子做概念性說明。首先,假設有一 16位元且含有 不確定位元(don’t care bit)之測試向量,此種向量也稱之 為測試立方體(test cube),此測試立方體將送達至一個含 有8條掃描鏈之測試電路;再假設利用一個三層次的解 碼暫存器,其第一、二、三層的群組分別有8、4、2個 資料正反器。 參考第六圖,當解碼一開始,由於解碼暫存器内部沒 有任何資料,所以第一個動作是把第1個位元,,〇,,位移 1312075 到裡面,第二個動作也是位移第2個位元”丨,,到裡面, 而在第二動作時,由於先前輸入的兩個位元”01”與第 3、4個位元XX”為相容(c〇mpatibie),所以可利用複製 把第3、4個位元設定跟第j、2個位元一樣,這就是第 —PS層複製(Lv3 copy)。同理,位元5〜8也可以跟位元 1〜4相容,所以利用第二階層複製(Lv2 e〇py),複製完 後這8個位元便能送入待測電路,而第9〜16個位元也 跟目剛解碼暫存器之8個位元相容,糊第一階層複製 (Lvl copy)可重複輸入同樣的資料至電路中,如此便完 成此16位元測試立方體的傳送。 第七圖為根據本發明之解碼器的解碼流程。首先,檢 查外部是否還有傳送資料,如步驟7〇1所示。沒有傳送 資料的話,則結束此解碼。有傳送資料的話,則檢查控 制訊號是否是複製訊號,如步驟7G2所示^不是複製 訊號的話,則檢查目前解碼暫存_層次是否為最高層 次’如步驟703所示。是最高層次的話,則從原始測試 立方體循序輸人㈣位元至解碼暫存器最高層次 群組之龍正反&數目,觀得目前解碼暫存器的層 次’如步驟704所示,然後返回步驟观。不是最高層 次的話,聰目祕辨細的粒加1,紐返回步 驟 701。 繼步驟702之後’是複製訊號的話,則將解碼暫存器 12 1312075 中的位元做群組複製,產生相容於原始測試立方體之測 試向量,並取得目前解碼暫存器的層次如步驟7〇5所 示,然後返回步驟701。 觀察上述本發明之資料解妈的動作,可以發現測試資 料並不是每-個測試週卿est eyde)都會送達待測電 路,只有當解碼暫存器的資料填滿一個位元片段後才 會’這是與習知大錢職資料解顺術不同之處。並 且,本發明也不會有同步化的問題產生,因為整個本發 明之解碼過程中,都不須要將测試機停止。 相對應地,本發明利用原始測試立方體中資料相容的 特性來編碼轉及複製的城,轉職可將原始測試 資料德序輸入,複製訊號可將解碼暫存器中之資料做群 組複製,產生姆於原始測試立方體_試向量。 第八圖說明本發明之掃描測試資料壓縮方法的編碼 過程。首先,用一個變數來記錄目前的層次,一開始把 此變數設定成第一層次,如步驟801所示》接下來,在 每個層次時’檢察是否可以利職製模式來輸人f料, 如步驟802所示。如果可以的話,編碼為”〖,,重新計 算目前層次,如步驟8〇3所示,然後返回步驟8〇2;如果 不可以的話,檢察是否達到最高層次,如步驟8〇4所 不。當達到最高層次時,則進入位移模式,把要位移之 13 1312075 測試資料加到編碼資料裡,並重新計算目前層次,如步 驟805所不’然後返回步驟802;如果未達到最高層次的 話’編碼為”0” ’同時將目前層次加1,如步驟806所示, 然後返回步驟802。 壯述的難巾,碎是轉或是複贿作完畢後, 目前之層次都可能改變,只要用—個計數器去記錄目前 解碼暫存器的位置,便可以以此為基礎算出目前的層 以第六圖的範例做編碼說明:先令目前層次為丨,首 先檢查複製模式,發現解碼暫存肋部沒有資料,因此 ^ 不㈣複製模式,所關碼-個控制位元,,〇”並進入到 第二層次;再次檢查,發現一樣不能用複製模式而再進 入第三層次,同樣不能用複製模式,所以又加入了兩 個”0”的控制位元。此時達到最高層次,需採用位移模 _ 式’並且將兩個位移位元(01)加到編碼資料。輸入完畢 後,再次進入步驟802之複製模式檢查,此時可利用第 二階層複製來輸入後兩個位7〇,層次也回到第二層,之 後再用第二階層複製與第一階層複製,就可將資料全部 輸入。最後編瑪的結果為”0000/111”,其中斜體部分為 位移資料’其他為複製模式的控制位元。與原本16位 元作比較’編碼完的資料只要8位元,因此壓縮率達 50% 〇 14 1312075 第九圖是根據第八圖之細部編碼流程。其中使用 來檢查目前所在的階層、代表目前的 架構使用幾個階層、织是一個用來記錄每個階層群組的 大小的陣列、Zv代表目前層次、以拆一6紅代表位移模式 中已經輸入的位元數目、代表位元片段已經輸 入到第幾個位元。 第十圖更以一個範例來詳細說明編/解碼的關係,其 泰中解碼暫存器的階層架構與第六圖相同。參考第十圖, 一個新的位元片段(1X010100)將被輸入到解碼暫存器 中,在每一個位元的水平方向,以向右箭頭來說明當處 理到此位元時’編/解碼演算法所採用的動作。 對於第一個位元,如標記(a)所示,一開始先檢查第 一階層能否複製,由於不能所以編碼控制位元’’〇’,,然 後再檢查第二、三也不能夠複製,所以編碼控制位元,,〇,, • 並進入到位移模式,輸入一個資料位元”0”,在每一位 元的最右邊也顯示出了編碼完的資料,以標記(a)為例, 就是編碼三個控制位元”供WT以及一個位移用的資料位 元’,0,’ 〇 接著對於第二個位元,如標記(b)所示,把另一個資 料位元也加入編碼資料,到了標記(c)便需重新檢查是否 可用第三階層複製。而標記(e)中由於回到了層次二,所 15 以要由層次二開始檢查起,並發現可以用第三階層複 製’因此編碼”财,,控制位元。最後編碼完的資料為” ⑽?00010woxi” ’共包含了三個位移模式以及一個第三 階層複製模式。 多層次資料複製應用於測試資料壓縮有兩種方式:第 一種是將已經產生的測試向量拿來壓縮,另一種則是把 多層次資料複製編碼技術整合到測試向量產生器中,以 提高效能。本發明更包括一自動向量產生器,能產生具 高度可壓縮性之測試向量,稱之為多層次資料複製向量 產生器(multilayer data eopy pattern generator·, MDCGEN)。 為了降低測試能量,本發明中盡量提高第一層複製的 可能性,因為當第一階層複製發生時,相鄰兩個位元片 段資料相同,是不會增加掃描資料正反器的抖動次數, 所以可避免增加太多掃描鏈位移的抖動次數;另一方 面,為了提高測試壓縮率,本發明中也盡量多利用第一 階層複製,這樣傳輸的資料可變很少。因此要達到低功 率測試資料壓縮,他們共同要求是一樣的。 本發明中,自動向量產生器以兩階段來產生測試向 量。第一階段先利用亂數方式產生亂數測試向量,此產 生的亂數測試向量可先把電路易測的錯誤測完。亂數向 1312075 量,試完畢後,再產生第二階段之财雖触^⑽ 向量來&查難朗亂數測試向量測得之錯誤。 第-階段產生亂數測試向量的方式是先亂數產生一 個位元片段給予解碼暫柿,贿重複輸人相同的位元 片段進至待測電路的掃描鏈,也就是_第—層次複製 模式重複輸人’直個測試電路的掃描鏈載入完畢, 亦或載入到-部分時再改變—崎的位元片段,再利用 第-層次複製模式重。此產生·制試向量可 先把電路易_錯誤測心依此,本發明可使電路易測 的錯誤先由低功率的亂數測試向量測完。 在利用低功率亂數向量測試完畢後,第二階段之明確 式向量的產生是湘-個職立方體列表(Test Cube List,TCL)來儲存目前已經產生之測試立方體,之後針 對還沒測的錯誤去產生另一組測試立方體。如果產生的 測試立方體與目前TCL中的測試立方體相容,再從TCL 中相容的測試立方體中挑選出最好的做合併。所謂最好 的就是當合併完後’可達最好麵率且造成的抖動也不 會太大的情況。之後,已合併_試立方體去做錯 誤模擬(fault simulation),把額外檢查到的錯誤去除,然 後再重複同樣之步驟。若產生的測試立方體沒有與其他 的相容,則直接加入TCL即可。 '··· ^ 17 第十-圖為-流程圖,說明上述明確式向量產生的細 部步驟。首先,對—個還沒測之錯誤產生-組測試立方 體,並記錄在此TCL卜如步驟所示。然後,針 對剩餘的錯誤產生-個测試立方體,如步驟應所示。 產生之測試立謂與此TCL巾所有戦立方體比對是 否有相容的,如步驟所示。若沒有相容之測試立 方體,則將產生之新的測試立方體加入此TCL中如 ^驟1104所示。若有相容之測試立方體,則對每個相 容者嘗試做合併’從中挑選出合併後有最好_率且功 率較低的合併向量,如步驟所示。 繼步驟1104之後,檢查是否尚有錯絲被處理,如 步驟1106所示。是的話’則返回步驟11〇2。不是的話, 則表示明確式向量產生的過程已告完成。 繼步驟1105之後,則用挑選出之合併向量做一次錯 誤模擬’並把額外測到的錯誤去除,如步驟11〇7所示。 然而至步驟11〇6。 本發明的實驗結果包括編碼方法之壓縮率的比較與 測試向量之測試能量的比較。實驗結果顯示,相較於習 知技術,本發明編碼方式簡單、高壓縮效率、測試時所 消耗的功率低,此編碼方式也沒有錯誤涵蓋率損失的問 1312075 綜上所述,本發明提出一 測試資料壓法與簡縮鏈電路之掃描 + θ ^ 需—個測試機之通 道“支板大置内部掃描鍵。_ 將=統的掃描糊量轉換成1__^碼 灿… 枓量4少許多,測試時傳送
運用解部中的解爾 將編碼過的資料還原成與原本測試向量相 谷的向量,並傳送給待測電路,且此解碼暫存器透過第 咖給侧電路,能 減讀描正反器_抖動次數,進而減少測試時消耗 本發明能應用於壓縮自動向量產生器產生的測試向 量,也能有彈性地整合於自動向量產生器程种,以提 馬整體的魏。並且編碼H夠健沒有錯誤涵蓋率 _失’並且《魏數填人核定位元方式去產生測 試向量’所以降低測試時的能量消耗。 淮以上所述者,僅為本發明之實施例而已,當不 能依此限林發狀細。即纽本發”請專利 範圍所作之鱗變化雜飾,皆應仍屬本發明專利涵蓋 之範圍内。 1312075 【圖式簡單說明】 弟一圖是習知_試資料壓縮技術的—個示意圖。 第-圖說明本發明之多重料^ 壓縮裝置的結構,與其應用的掃描測試環境。 第三圖是-個L層次之解騎存器的_,其中β。 第四圖說明细丨職盒較触肺鄕_模式。 第五圖是-個三層奴_盒的實現範例。
第六圖制本發_驗觀聽操倾絲傳送測試 資料的一個範例。 第七圖為轉本判之多層次資料複製的解碼流程。 第八圖說明本發明之掃描職龍壓縮方法的編碼過 程。 第九圖是根據第八圖之細部編碼流程。 第十圖以另—讎鄕詳細綱編/解碼的_、,其中解 碼暫存器的階層架構與第六圖相同。
第十圖為一流程圖,說明根據本發明之明確式向量產 生的步驟。 【主要元件符號說明】
1〇5解壓縮電路 107待測電路
20 1312075 201解碼g__ 2011控器 210 2011a控訊號_ 201a解碼過的資料 220a多重掃描鏈 701檢查外部是否還右傳读杳料?
層次是否高層次? ~~ 7〇4從原始測試 _目前解碼暫存器的層攻_ 705將解碼暫存器中的位元做群組複製,產生相容於原始測試立 ——向量,並取得目前解礁慙在器的層次 801用一個變數來記錄目前的層次,一開始把此變數設定成第一 層次___
2012解碼暫存器 ~~ 2013切換盒 210a編碼過的資料 sclk掃瞄時脈 220待測電路 Lv卜Lv2、Lv3各層次 時’檢察是否可關職龍絲輸入資料 803編碼為”1”,重新計算目前層次__ 804檢察是否達到最高層次__ 移模式,編碼要位移之資料,重新計算目前層次 806編碼為,’〇’,,同時將目前層汝知i
GdCMrremlA;檢查目前所在的階層
Zv·?目前的架構使用幾個階層__ 识記錄每個階層群組的大小的陣列 Lv目前處理的階屉_ ?/»方一&/位移模式中已經輸入的位元數目
21 1312075 位元片段$經輸入到第幾個位元 TCL 中_ 1102針對剩餘的錯誤產生一個測試立 1103產生之測試立方體與此TCL中所有測試立方體比對是否 有相容的? 1104 生之新的測試立方體加入此TCL中
1101對-個還沒測之錯誤,產生_組測試立方體並記錄在此 11〇5對每個相容者#舰合併,從巾鱗丨合碰有最好壓縮 -_較低的合併向詈 尚有錯誤未被處理 1107用挑翻之合併向量做—次錯誤模擬,並把額外測到 _赛去除 a
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Claims (1)

1312075 十、申請專利範圍: 1· -種多重掃描鏈之掃描測試資料解壓縮裝置,包含一 解碼器’該解碼器連接至-測試機,該解碼器包括: 一解碼暫存H,餘紐—錢:欠結構,並提供該解 碼器儲存解壓過程產生之部分測試資料; 一控制器’將該編碼過的資料解碼,產生多個控制訊 號;以及 一切換盒,接收該多個控制訊號; 籲 其中’該解碼器採用一解碼方法將該編碼過的資料解 碼,且由該控制器產生該控制訊號,透過控制位移和 減種赋’操減墟盒與贿碼暫存器,將該 - 解碼㈣送至—制電路㈣聽鏈做測試。 . 2.如申凊專利範圍帛1項所述之多重掃描鏈之掃描測試 Μ料解壓縮裝置,其中該控制訊號有位移和複製兩種 模式。 3.如申請專利範圍第1項所述之多重掃描鏈之掃描測試 春 貝料解壓縮裝置’其中該解碼暫存器是由多個資料正 反器構成,並組態成該多層次結構。 4·如申請專利範圍第1項所述之多重掃描鏈之掃描測 試資料解壓縮裝置’其中該切換盒是以多工器來實現。 5.如申請專利範圍第3項所述之多重掃描鏈之掃描測 試資料解壓縮裝置’其中該切換盒支援該位移和複製 兩種模式,並控制該多個資料正反器彼此之間不同之 資料傳輸路徑。 23 1312075 6.如申請專利範圍第3項所述之多重掃描鏈之掃描測 試資料解壓縮裝置,其中每個該資料正反器皆有位移 與複製兩種操作模式。 7,一種多重掃描鏈之掃描測試資料壓縮方法,該方法包 含下列步驟 將一解碼暫存器組態成一多層次結構並整合到一解碼 器中,由該解碼器接收由一測試機輸入之編碼過的資 料: _ 依該編碼過的資料’該解碼ϋ產生-控制訊號;以及 根據該控制訊號採用一解碼方法,透過控制位移和複 製兩種模式,將該編碼過的資料解碼,並將該解碼過 … 的資料送至一待測電路裡的掃描鏈做測試。 8.如申請專利範圍第7項所述之多重掃摇鍵之掃描測試 資料壓縮方法,其中該解碼暫存器係由多個資料正反 器構成’該多層次結構之每一層次把該多個資料正反 器分群,組成不同的組別資料。 • 9.如申凊專利範圍第8項所述之多重掃描鏈之掃描測試 貝料虔縮方法’其中該控制訊號為位移訊號和複製訊 號之其中—種。 10.如申请專利範圍第9項所述之多重掃描鏈之掃描測試 資料麼縮方法’其中該位移訊號將原始測試資料循序 输~ ’ _^崎將瓣碼暫存H巾雜元做多層次 之群&複製’編/解韻相容於_原始測試立方體的測 試向量。 24 1312075 u.如申請專利範圍第ι〇項所述之多重掃描鏈之掃描測試 資料壓縮方法,其中對該原始測試立方體做多層次之 群組複製的編碼過程包括下列步驟: 用一個變數來記錄目前的層次,一開始把此變數設定 成第一層次: 在每個層次時,檢察是否可以利用複製模式來輸入資 料: 如果可以的話,編碼為,τ’,重新計算目前層次,然後 返回該檢察是否可以利用複製模式來輸入資料的步 驟: 如果不可以的話’檢察是否達到最高層次: 當達到最高層次時,則進入該位移模式,編碼要位移 之資料,重新計算目前層次,然後返回該檢察是否可 以利用複製模式來輸人資料的步驟;以及 如果未達到最高層次的話,編碼為”〇”,同時將目前層 -人加1,然後返回該檢察是否可以利用複製模式來輸 入資料的步驟。 如申明專利範圍第9項所述之多重掃描鍵之掃描測試 :貝料麼縮方法,其巾該解碼方法更包括下列步驟: 檢查外部是否還有傳送資料; 沒有傳送資料的話,則結束該解碼。有傳送資料的話, 則檢查該控制峨是否是複製訊號; 疋複製訊號的話,則將該解碼暫存器中的位元做群組 複製產生一相容於原始測試立方體之測試向量並 25 1312075 轉目前解碼暫存器的層次,然後返回該檢查外部是 否還有傳送資料的步驟; 不是複製職醜,職查目前解碼暫存騎層次是 否為最南層次; 是最高層次的話,則從該原始測試立方體循序輸入免 個位元至解碼暫存器,並取得目前該解碼暫存器的層 次,灸是最高層次群組之資料正反器之數目然後返 回該檢查外部是否還有傳送資料的步驟;以及 不是最高層次的話,驗目前贿碼暫存ϋ的層次加 1 ’然後返回該檢查外部是否還有傳送資料的步驟。 13.如申請專利範圍第7項所述之多重掃描鏈之掃描測 試資料壓縮方法,其中該方法更包括一自動產生測試 向量的步驟。 Μ.如申請專利範圍第13項所述之多重掃描鍵之掃描測 試資料壓縮方法,其中該自動產生測試向量的步驟包 括一第一階段和一第二階段,該第一階段以至少—個 亂數測試向量做測試,該至少一個亂數測試向量先把 電路易測的錯誤測完,此測試完畢後,再產生該第二 階段之一明確式測試向量,來檢查難以用該至少—個 亂數測試向量測得的錯誤。 15·如申請專利範圍第14項所述之多重掃描鏈之掃描測試 資料壓縮方法,其中該第一階段更包括下列步驟: 亂數產生一個位元片段給予該解碼暫存器;以及 以一第一層次複製模式重複輸入進至該待測電路的掃 26 1312075 描鏈,直到該測試電路的掃描鏈載入完畢,或是載入 到一部分時再改變一組新的位元片段,再利用該第一 層次複製模式重複輸入。 I6.如申請專利範圍帛^項所述之多重掃描鍵之掃描測試 貝料麼縮方法,其中該第一層次複製模式重複輸入係 指重複輸人姻的位元片段進至該待測電路的掃描 鏈。 17·如申請專利範圍第14項所述之多重掃描鍵之掃描測試 資料廢縮方法,其中該明破式向量的產生更包括下列 步驟: 對-個還沒測之錯誤,產生一組測試立方體,並記錄 在一測試立方體列表中; 針對剩餘的錯誤產生一個測試立方體; 產生之該測試立方體與該測試立方體列表中所有測試 立方體比對是否有相容的; 若有相容之峨立方體,騎每_姆者f試做合 併,從中挑選出合併後有最好壓縮率且功率較低的一 合併向量,用該合併向量做一次錯誤模擬,並把額外 測到的錯誤去除; 若沒有相容之測試立方體,則將產生之新的測試立方 體加入該測試立方體列表中; 檢查是否尚有錯誤未被處理;以及 重複上述所有步驟,直到所有錯誤皆被測試完為止。 27
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7673204B2 (en) * 2007-07-05 2010-03-02 International Business Machines Corporation Method using non-linear compression to generate a set of test vectors for use in scan testing an integrated circuit
WO2011086884A1 (ja) * 2010-01-15 2011-07-21 国立大学法人 奈良先端科学技術大学院大学 半導体集積回路のテストパターン生成方法、プログラム、およびコンピュータ読み取り可能な記録媒体
US9003248B2 (en) * 2013-06-17 2015-04-07 Mentor Graphics Corporation Fault-driven scan chain configuration for test-per-clock
US9651622B2 (en) * 2014-03-07 2017-05-16 Mentor Graphics Corporation Isometric test compression with low toggling activity
CN105790770A (zh) * 2016-04-11 2016-07-20 安庆师范学院 一种基于最少团覆盖的相容扫描链压缩方法
TWI646845B (zh) * 2016-05-19 2019-01-01 晨星半導體股份有限公司 條件式存取晶片、其內建自我測試電路及測試方法
TWI612317B (zh) * 2016-11-01 2018-01-21 國立成功大學 一種測試資料之解壓縮器及其測試方法
WO2020186214A1 (en) * 2019-03-13 2020-09-17 Synopsys, Inc. Single-pass diagnosis for multiple chain defects

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6061818A (en) * 1997-05-08 2000-05-09 The Board Of Trustees Of The Leland Stanford Junior University Altering bit sequences to contain predetermined patterns
US6684358B1 (en) * 1999-11-23 2004-01-27 Janusz Rajski Decompressor/PRPG for applying pseudo-random and deterministic test patterns
US6327687B1 (en) * 1999-11-23 2001-12-04 Janusz Rajski Test pattern compression for an integrated circuit test environment
US6654920B1 (en) * 1999-12-20 2003-11-25 Texas Instruments Incorporated LBIST controller circuits, systems, and methods with automated maximum scan channel length
DE60108993T2 (de) * 2000-03-09 2005-07-21 Texas Instruments Inc., Dallas Anpassung von "Scan-BIST"-Architekturen für einen Betrieb mit niedrigem Verbrauch
JP4228061B2 (ja) * 2000-12-07 2009-02-25 富士通マイクロエレクトロニクス株式会社 集積回路の試験装置および試験方法
US6950974B1 (en) * 2001-09-07 2005-09-27 Synopsys Inc. Efficient compression and application of deterministic patterns in a logic BIST architecture
US7412672B1 (en) * 2002-01-16 2008-08-12 Syntest Technologies, Inc. Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit
US7386777B2 (en) * 2004-04-05 2008-06-10 Verigy (Singapore) Pte. Ltd. Systems and methods for processing automatically generated test patterns

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