TWI310564B - Electronic device and related method for determining memory type - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 63
- 238000000034 method Methods 0.000 title claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical class 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 210000000006 pectoral fin Anatomy 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 102100036725 Epithelial discoidin domain-containing receptor 1 Human genes 0.000 description 1
- 101710131668 Epithelial discoidin domain-containing receptor 1 Proteins 0.000 description 1
- 241000282320 Panthera leo Species 0.000 description 1
- 241000282376 Panthera tigris Species 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 235000021438 curry Nutrition 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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Description
•1310564 九、發明說明: 【發明所屬之技術領域】 本發明係關於一種用來判斷記憶體之種類的電子裝置及其相 關方法,尤指一種利用一參考電壓判斷記憶體種類之電子裝置及 其相關方法。 【先前技術】 在電子系統中,記憶體是系統運作上不可或缺的重要元件。 從中央處理器内的快取記憶體(Cache Memory ),到與顯示卡搭配 的視訊記憶體(VideoMemory),甚至硬碟所内建的緩衝記憶體 (Buffer)皆屬於記憶體的範疇。其中,動態隨機存取記憶體 (Dynamic Random Access Memory ; DRAM)的價格低廉且電路 架構簡單,使得需求量大幅增加,其應用範圍主要在電腦通訊及 消費性電子等產業,如個人電腦、數位相機、行動電話等等。動 態隨機存取記憶體的種類分為數種不同類型,例如同步動態隨機 存取記憶體(SynchronousDRAM,以下簡稱SDRAM)及雙倍資 料率同步動態存取記憶體(Double DataRate SDRAM,以下簡稱 DDR-SDRAM)。所謂SDRAM係指其同步於系統匯排流(办趁 Bus)之時脈訊號的升緣(RisingEdge),以高時脈率持續寫入或 讀取資料(此動作亦可稱為叢發傳輸(BumTransfer))。藉由同步 操作,系統匯排流及處理器可進行管線式(Pipdine)傳輸,因而 提昇資料處理速率。DDR-SDRAM則是同時於同步時脈之升緣與 降緣(FallingEdge)上執行叢發傳輸,以達到雙倍資料率之功效。 :1310564 . 換句話說,ddr-sdram之時脈率等效於SDRAM的兩倍。 、 隨著機快速發展’電子產㈣人微小化,彡統單晶片技術 因而逐漸受到重視。由於系統單晶狀目的在將作鮮統嵌入於 微曰曰片内,一系統單晶片一般包含多種類型的記憶體。然而, 不同類型的記憶體多使用不同的驅動傳輸規範,所使用的輸入及 輪ώ標準料同,例如電子元件工#聯合會㈤ntEieetn)nDevice • E_wingO)Uncil ; JEDEC)制定可用於同步動態存取記憶體之 低電壓電晶體邏輯(Low Voltage Transistor-Transistor· Logie ; LVTTL )或可帛於雙倍資料物步動驗取記憶體之線腳系列終 端邏輯(Stub Series Terminated Logic ; SSTL )。如此一來,系統需 預先知曉記憶體之類型,才能提供或切換適當的輸入及輸出電 壓。因此,預先判斷記憶體類型是必需的。 為了達到系統對於不同類型的記憶體之相容性,美國專利公 馨開號US 2004/0133758/A1提出一種可判斷記憶體類型之電路, 如該專利之第9圖所示,此電路包含一預設偏壓(PresetBias)電 路、一栓鎖(Latch)電路與一選擇端(〇pti〇nTerminal ; 〇ρτ)。 預没偏壓電路預先提供偏壓選擇端後,根據一接地針腳(GN〇 pin ) 是否供應選擇端-外部電壓,此電路可輸出一高或低準位之模式 信號(mode signal)。最後’根據模式信號之兩種準位,可決定系 統運作於單倍資料速率(Single Data Rate ; SDR)或雙倍資料速率 (DDR)模式。 1310564 為了使錢可正常·於兩種記憶體_,習域術使用— ,接地針腳提供選擇端外部麵與否,進叫斷纽應運作 ^然而’在纽單以的實財,成本與以灣往往是主要 $之一。對於需要多針㈣統單以之勒,每 ::需:使系統能正確判斷記憶體類嶋 【發明内容】 本發明係揭露—種絲判斷—記憶體之種_ 含有-比較n’用來根據—參考職與該記 、’匕 電壓,產生-判別訊號;以及一重置控制器,用-第: 就,判斷該記憶體之種類。該比較器包含有—第s亥判別讯 接收該第-電壓;—第二輸人端,絲接收該端,用來 電路’減於該第—輸人端及該第二輸人端, i,一邏輯 壓與該參考電壓,料生該姻減;以及—^較該第-電 邏輯電路,用來輪出該判別訊號。 〗耦接於該 本發明另係揭露一種-種用來判斷-記憶體 包含有:接收—參考電壓;接收該記憶體所輪出之-的方法, 較該第一電壓與該參考電壓:根據該第—電壓與^第〜電壓,_比 較結果,產生1別訊號;以及根據該 〜考電壓的比 之種類。 而虎’判斷該記憶體 •1310564 【實施方式】 雙倍資料率同步動態存取記憶體分為第-類雙倍資料率同步 存取記髓(以t_ddr1)及第二峨料料率同步動 町賊°根獅__賴規格, Z ·2規格,即其繼之輸碌出⑽)璋 :必邮5V,參侧㈣咖撕必转循咖Μ 、即其德體之輸入/輸出埠的電壓必需為UV,參考電壓需 為㈣;祕據低碰電M 規格,SDRAM之輸人/輸出而 (I/O)谭的賴必f為3.3/2.5V/18v,且不需參考電壓。 ❿ 本發明係_不同記憶體規範之參考電壓之不同,不需透過 1卜的針腳j吏系統能自動判斷記憶體之種類,以提昇系統之適 應I、相谷性。在實現上,本發明可減少一根針腳(pin)以節省 成本’或將針腳作其他更實狀贱,贿m丈能。 / π參考第1圖。第丨圖係為本發明用來判斷一記憶體之種類 的系統裝置1GG之示意圖。祕裝置包含—電子裝置ΐι〇、— 电壓调整器(Terminalregulat〇r) 12〇、一第一記憶體 13〇、—第二 己L體140、一第—跨接器(Jumper) 15〇及一第二跨接器16〇。 其:第—記憶體13G可為—DDR1或DDR2等,只要其輸入/輪出 埠需要一參考電壓即可;第二記憶體140可為-SDRAM等,其 輸入/輸料不需要參考電壓之記憶體。電壓調健12Q則負責為 *1310564 :=記顏削產生參考麵。另外,電子裝置m係為本發明 * 用來判辦記憶體之種類之電子裝置。 於系統衣置1〇〇開啟時,操作賴vcm同時提供至電壓調 =120、第一記憶體130及第二記憶論。電娜器120即 ^ DIGRAM之參她㈣,綠♦跨接器· 其中’务弟-記憶體130為DDR1,則參考麵制為!別,· 若第-記憶體m為咖2,則參考電壓制為〇9v。第一跨 接請包含三彳_ S1、S2及S3,財職S⑽接收束考 、 接态150的端點S2連接於端點S1,並傳送參考電 壓Vrefl至電子裝置11〇 ;相反地,當系統裝置⑽需要操作第二 5己憶體140時,端點S2則連接於端點S3,傳送接地電壓奴至電 ,裝置110 ’意即低糕電晶體邏輯規格並無提供參考電壓。透過 第-跨接器15G接收參考電壓或接地賴後,電子裝置1⑴即開 細行判斷記髓麵之_,並於觸成猶,_第二跨接 器160 ’接收第一記憶體13〇或第二記憶體刚之資料及控制信 就二因此,系職置励主要係由賴罐^ 12()產生符合前述 規範之參考電堡Vrefl ’並透過第一跨接器15〇切換,將不同種類 的。己體所使用的參考電壓傳送至電子裝置m,進而判斷記憶體 之,類。另外’本發明電子裝置UG之内部裝置與運作方法將於 下洋細說明。 1 〇564 • 請參考第2圖。第2圖為第1圖之電子裝置110之功能方塊 — 圖。電子裝置110包含一比較器102、一偏壓電路104及一重置控 ' 制器106。比較器102包含一邏輯電路108、一第一輸入端Ip卜 一第二輸入端Ip2及一輸出端〇pl。邏輯電路108耦接於第一輸入 端Ipl及第二輸入端,並於接收此兩輸入端之電壓後,比較此 兩電壓以產生一判別信號So,最後透過輸出端〇pl,輸出判別信 號So。偏壓電路104包含一 p型金屬氧化半導體電晶體200,用 魯 來作為此電路之開關,及兩個電阻R1、R2,用來於電路開啟後, 產生一内部參考電壓。 於系統裝置100開啟後’第一跨接器150透過切換,傳送參 考電壓Vrefl或接地電壓0V至第一輸入端Ipl,而電子裝置110 與偏壓電路104可透過外部訊號致能後開始運作。例如,將訊號 Srset拉至信號低準位時,金屬氧化半導體電晶體200導通,此時 偏壓電路104則透過電阻R1及R2,產生一内部參考電壓Vref2, ♦ 並輸出至第二輸入端Ip2。本實施例於此將内部參考電壓Vref2設 疋為0.6V。接著’邏輯電路108開始比較輸入至比較器1〇2之兩 個電壓’判斷第一輸入端Ipl之電壓是否大於第二輸入端Ip2之電 壓。若第一輸入端Ipl接收的電壓是參考電壓Vrefl,根據線腳系 列終端邏輯規格,參考電壓Vrefl應為0.9V或1.25V,而内部參 考電壓Vref2為0.6V。因此,邏輯電路1〇8判斷為真,並產生一 - 判別彳㊂號so,值為1。若第一輸入端Ipl接收的電壓是接地電壓 - 〇V,明顯的小於内部參考電壓Vref2之0.6V,則邏輯電路1〇8判 ;1310564 斷為假’並產生一判齡號So,值為|〇,。接著,於判別信號輸 出至重置控制器106後’重置控制器106根據判別信號s〇的值, 判斷該記《之觀。其巾’判難號s。的值為,〗,則代表ddr °己It體,值為’〇'則代表SDRAM。整個判斷記憶體之種類之動作即 几成。另外,比較器102與重置控制器1〇6之間可設置一延遲器 (未示於第2圖),此延遲器可包含數⑽型正反器(Fiip_Fi〇p), 用來延長判別信號So ’使重置控制E 1〇6可以穩定地接收到比較 結果。 因此,根據線腳系列終端邏輯或低電壓電晶體邏輯規格,於 DDR-SDRAM運作時’系統裝置丨00產生電壓為〇 9v或丨%v參 考電壓Vrefl;於SDRAM運作時,第一跨接器15〇連接至接地之 端點S3,此舉可表示低電壓電晶體邏輯規格無提供參考電壓之規 範。接著,本發明電子裝置110比較接收到的參考電壓與内 部產生的内部參考電壓Vref2,最後由重置控制器106根據比較結 ® 果,完成記憶體種類之判斷。 凊參考第3圖。第3圖為根據第2圖之本發明流程30之流程 圖。流程30包含以下步驟: 300 :開始。 310 :接收内部參考電壓Vref2。 320 :接收參考電摩vrefj。 330:比較參考電壓vrefl是否大於内部參考電壓Vref2。若是, ;1310564 產生判別訊號So,其值為'1';若否,產生判別訊號, 其值為’〇’。 340 :根據判別訊號So的值’判斷該記憶體之種類。 350 :結束。 根據流程30,步驟310中,内部參考電壓Vref2由偏壓電路 104產生,其值為0·6ν。在步驟320中,若為DDR-SDAM運作時, ^ 參考電壓Vrefl大小為0.9V或1.25V ;若為SDRAM運作時,參 考電壓Vrefl大小為0V。在步驟340中,若判別訊號s〇的值為丫 時’則判斷為DDR記憶體·,若判別訊號So的值為Ό,時,則判斷 為 〇 特別注意的是’依系統内使用不同記憶體種類或使用者需 求,内部參考電壓Vref2可作調整,不應侷限於0 6V。判別訊號 亦可視系統内部設定,更改其值之定義,如亦可將值,丨,表示為化 • SDRAM,值’0'表示為 DDR。 以列斷 綜上所述,習知技術係利用一針腳連接於電路裝置 記憶體種類。柿於習知技術,本㈣根據現有規格,透過比 -符合規範之電壓與-内部參考電壓之大小,以判斷記憶=種X 類。因此,本發明利用不同記憶體規範之參考電壓之不同 / 統能自動侧記憶體種類,如此可增力相對記憶體之適庫2 相容性,並於硬體實現上可節省一根針腳,減少外部冑路接線,、 1310564 ·· 以節省成本。 以上所述僅為本發明之較佳實施例,凡依本發明申請專利範 圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖為本發明用來判斷一記憶體之種類的系統羧置一立 第2圖為第1圖之電子裝置之功能方塊圖。 “ Η ® 第3圖為根據第2圖之本發明流程之流程圖。 【主要元件符號說明】 100 系統裝置 110 電子裝置 120 電壓調整器 130、140 記憶體 • 150、160 跨接器 102 比較器 104 偏壓產生器 106 重置控制器 108 邏輯電路 VCM ' Vrefl ' Vref2 電壓 S卜 S2、S3、Ip卜 IP2、〇pi 端點 So ' Srset 訊號 13 1310564 * R1、R2 電阻 ' 200 金屬氧化半導體電晶體 : 30 流程 步驟 300、310、320、330、340、350、360
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Claims (1)
- .1310564 乇月日修正軸頁 U7. 12. 2 .__ 十、申請專利範圍: 一種用來判斷一記憶體之種類的電子裝置,包含有: 一比較器’用來根據/參考電壓與該記憶體所輪出之一第一電 壓,產生一判別訊號’包含有: 一第一輸入端,用來接收該第一電壓; 一第二輸入端,用來接收該參考電壓; 一邏輯電路,耦接於該第一輸入端及該第二輸入端,用來 比較該第一電壓與該參考電壓,以產生該判別訊號; 以及 一輸出端’耦接於該邏輯電路,用來輸出該判別訊號;以 及 重置控制H ’用來根據該卿訊號,判斷該記紐之種類。 2.如4求項1之電子裝置,其另包含有—偏壓電路,用來產生 該參考電壓。 3.如請求項1之電子|置,其另包含—延遲器,耦接於該輪出 端與該重置控織之間,用來延長該卿減之時序。 4·如请求項3之電子震置,其中該延遲器包含複數個D型正反 器(D Flip Hop)。 5. 如請求項1之電子裴置, 其中該記憶體係為一雙資料率同步 1310564 月日修正替換頁 19 Ο___- 動態記憶體( Double Data Rate Synchronous RAM ; DDR-SDRAM )。 6.如請求項1之電子裝置,其中該記憶體係為一同步動態記憶 體(SDRAM)。 7·如請求項1之電子裝置,其中該參考電壓係約為Μ伏特 (Volt)。 8· 一種用來判斷—記憶體之種類的方法,包含有: 接收一參考電壓; 接收該記憶體所輸出之一第一電壓; 比較該第一電壓與該參考電壓.’ 產生一判別訊號 以及 根據該判別訊號,判斷該 根據該第-電壓_參考電壓的味結果, 10. 16 11. 1310564 12. 年月日修正替換頁 如請求項8之方法,其—雙資料率同步動態 記憶體(DDR-SDRAM)。 13.如請求項8之方法,其中該參考電壓係約為0.6伏特(Volt)。十一、圖式:17 1310564 七、指定代表圖 W(. 12.2 0修正替換頁I (一)本案指定代表圖為:第(2 )圖 (二)本代表圖之元件符號簡單說明: 110電子裝置 102 比較器 104偏壓產生器 106重置控制器 108 邏輯電路 Vrefl、Vref2 電壓 Ipl、Ip2、Opl 端點 So、Srset 訊號 R1、R2 電阻 200 金屬氧化半導體電晶體 八、本案若有化學式時,請揭示最能顯示發明特徵的化學
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW095141506A TWI310564B (en) | 2006-11-09 | 2006-11-09 | Electronic device and related method for determining memory type |
| US11/612,476 US20080111586A1 (en) | 2006-11-09 | 2006-12-19 | Method for determining a memory type and related electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW095141506A TWI310564B (en) | 2006-11-09 | 2006-11-09 | Electronic device and related method for determining memory type |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200822135A TW200822135A (en) | 2008-05-16 |
| TWI310564B true TWI310564B (en) | 2009-06-01 |
Family
ID=39368630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW095141506A TWI310564B (en) | 2006-11-09 | 2006-11-09 | Electronic device and related method for determining memory type |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080111586A1 (zh) |
| TW (1) | TWI310564B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10372635B2 (en) | 2016-08-26 | 2019-08-06 | Qualcomm Incorporated | Dynamically determining memory attributes in processor-based systems |
| TWI677040B (zh) * | 2018-12-20 | 2019-11-11 | 華邦電子股份有限公司 | 積體電路及其多晶片狀態的偵測方法 |
| US10908211B2 (en) | 2019-03-07 | 2021-02-02 | Winbond Electronics Corp. | Integrated circuit and detection method for multi-chip status thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002007200A (ja) * | 2000-06-16 | 2002-01-11 | Nec Corp | メモリ制御装置及び動作切替方法並びにインターフェース装置、半導体集積チップ、記録媒体 |
| TW493119B (en) * | 2001-03-28 | 2002-07-01 | Via Tech Inc | Method for automatically identifying the type of memory and motherboard using the same |
| KR100558519B1 (ko) * | 2005-02-18 | 2006-03-10 | 매그나칩 반도체 유한회사 | 멀티 파워에서 동작하는 칩 및 그를 포함하는 시스템 |
-
2006
- 2006-11-09 TW TW095141506A patent/TWI310564B/zh not_active IP Right Cessation
- 2006-12-19 US US11/612,476 patent/US20080111586A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20080111586A1 (en) | 2008-05-15 |
| TW200822135A (en) | 2008-05-16 |
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| Date | Code | Title | Description |
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