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TWI310185B - - Google Patents

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TWI310185B
TWI310185B TW095139093A TW95139093A TWI310185B TW I310185 B TWI310185 B TW I310185B TW 095139093 A TW095139093 A TW 095139093A TW 95139093 A TW95139093 A TW 95139093A TW I310185 B TWI310185 B TW I310185B
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TW
Taiwan
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wiring
electrode
electrode wiring
intersection
memory cell
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Application number
TW095139093A
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English (en)
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TW200725616A (en
Inventor
Tetsuya Ohnishi
Shogo Hayashi
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Publication of TW200725616A publication Critical patent/TW200725616A/zh
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Publication of TWI310185B publication Critical patent/TWI310185B/zh

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1310185 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種交叉點構造之半導體記憶裝置，其係 包含向同方向延伸之複數之第丨電極佈線；與該第丨電極佈 線交又之複數之第2電極佈線；及用於蓄積第丨電極佈線與 第2電極佈線之父點資料之記憶材料體者。 【先前技術】 一般而言，DRAM、NOR型快閃記憶體、FeRAM等半導 體s己憶裝置，其1個記憶胞包含蓄積資料之記憶體元件部 分、及用於選擇該記憶體元件之選擇電晶體。相對於此， 交又點構造之記憶胞，廢棄該選擇電晶體，僅配置向位元 線與字元線之交點（交又點）蓄積資料之記憶材料體而形 成。忒交又點構造之記憶胞構成，由於不使用選擇電晶體 而直接讀出所選擇之位元線與字元線交點之蓄積資料故 與選擇記憶胞同樣存在因來自連接於位元線或字元線之非 選擇記憶胞之寄生電流所產生之動作速度延遲、消耗電流 增大等之問題，但因其構造單純故可以大容量化而受到囑 目並且，該父叉點構造之記憶胞構成之半導體記惊裝 置，於MRAM(磁阻記憶體）、FeRAM(強介電體記憶體）、 RRAM(電阻體記憶體）等中被提出。另外，酿施係利用 記憶胞之記憶材料體所具有之強磁性穿隧磁阻效應（tmr 效應.Tunneling Magnet0 Resistance)、亦即係利用因磁化 方^之不㈤而產生之電阻變化記憶資料之非揮發性記憶體 之一種。另外，FeRAM係利用記憶胞之記憶材料體所具有 115040.doc 1310185 之強"電體特性（ferroelectric)、亦即係利用因電場所引起 之殘留分極之不同’記憶資料之非揮發性記憶體之-種。 另外’ RRAM(註冊商標）係利用因電場引起之電阻變化效 應，§己憶資料之非揮發性記憶體之一種。 並且例如’於後述之專利文獻1之圖2等中，揭示有具有 父又點構造之記憶胞構成之MRAM ;於後述專利文獻2之 圖2等中，揭示有具有交叉點構造之記憶胞構成之 FeRAM ;另外，於後述專利文獻3之圖6等中，揭示有具有 交又點構造之記憶胞構成之RRAM。 圖10顯不交叉點構造之半導體記憶裝置之一形態之概略 方塊構成。半導體記憶裝置500中，作為記憶胞陣列5〇1之 週邊電路，包含控制電路5〇6、讀出電路5〇5、位元線解碼 器502、字元線解碼器503、及電壓脈衝產生電路5〇4 ^ 控制電路506係控制記憶胞陣列5〇 1之寫入、消去、及讀 出。向對應於位址信號之記憶胞陣列5 〇 1内特定之記憶胞 内記憶資料’該資料經由讀出電路5〇5，輸出到外部裝 置。控制電路506，根據位址信號、寫入時之資料輸入、 及控制輸入信號，控制位元線解碼器5〇2、字元線解碼器 5〇3、及電壓脈衝產生電路504，並控制記憶胞陣列5〇ι之 讀出動作、寫入動作、及消去動作。圖1〇所示之例中，控 制電路506，雖未圖示但具備作為一般之位址缓衝電路、 資料輸入輸出緩衝電路、及控制輸入緩衝電路之機能。 子元線解碼器503係連接於記憶胞陣列5〇 1之各字元線， 選擇對應於位址信號之記憶胞陣列5 〇丨之字元線；位元線 115040.doc 1310185 解I器502係連接於記憶月包陣列5〇1之各位元線，選擇對應 於位址信號之記憶胞陣列50 1之位元線。 電壓脈衝產生電路5〇4，產生記憶胞陣列5〇ι之讀出動 作、寫入動作、及消去動作所需要之位元線、字元線之各 電壓。寫入動作時，以僅向藉由位址信號所選擇之記憶胞 之。己隐材料體之位兀線與字元線之間，施加較寫入所需要 之電壓大之電壓之電壓脈衝之方式，設定位元線、字元線 之各電壓，並從電壓脈衝產生電路5〇4分別經由位元線解 碼器502及字元線解碼器5〇3,向選擇•非選擇位元線及選 擇•非選擇字凡線施加。寫入電塵脈衝，以藉由控制電路 506所設定之脈衝寬度來控制施加時間，施加於選擇記憶 胞之s己憶材料體，進行寫入。 圖11係以RRAM作為一例之記憶胞陣列6〇1之等價電路 圖。本例之記憶胞陣列601，藉由具修根位元線及Ν根字 兀線’並⑨各位兀線肖各字元線之交點酉己置作為記憶材料 體之可變電阻體Rver，構成ΜχΝ個記憶胞。位元線B i、 B2、B3、…、BM與位元線解碼器602,字元線W1、W2、 W3.....WN與字元線解碼器¢03電性連接，在讀出動 作、寫入動作、及消去動作時，向各佈線分別施加適宜之 電壓。 作為記憶材料體不僅可以採用可變電阻體，在
FeRAM(強介電體纪憶體）之情形下可以採用強介電體材 料，在MRAM(磁阻記憶體）之情形下可以採用具有丁河&效 應之膜。 115040.doc 1310185 [專利文獻1]日本特開2001-273757號公報 [專利文獻2]曰本特開2003-288784號公報 [專利文獻3]曰本特開2003-68983號公報 【發明内容】 [發明所欲解決之問題] 以圖12所示之4x4個之單純記憶胞陣列進行以下說明， 以便容易理解先前之交叉點構造之半導體記憶裝置之問題 點。且此處’與圖1 1同樣’以採用可變電阻體Rver作為記 憶材料體之RRAM為例。 該記憶胞陣列701 ’包含連接於位元線解瑪器7〇2之4根 位元線（Bl、B2、B3、B4)，連接於字元線解碼器7〇3之4 根字元線（Wl、W2、W3、W4)，及於各交點具有可變電阻 體之4x4個之記憶胞之構成。 圖13係該記憶胞陣列之一形態之元件構造之平面模式 圖。為位元線之上部電極佈線36及為字元線之下部電極佈 線34，以相對於上部電極佈線36交叉地排列。上部電極佈 線36及下部電極佈線34，在其端部經由金屬佈線^及^與 位元線解碼器（未圖示）及字元線解碼器（未圖示）分別連 接。 另外，圖丨4之⑷圖係沿圖13中之S9_S?線之概略剖面 圖，同樣’（b)圖係沿SHrS1()線之概略剖面圖。記憶材料體 之可變電阻體35，配置於形成於底層基板33上之下部電極 佈線34與上部電極佈線36之間。另外，上部電極佈線糾 下部電極佈線34’藉由經由設置於其端部之接㈣之金屬 Π 5040.doc 1310185 钸線31及32，電性連接於位元線解碼器或字元線解碼器。 但是’上部電極佈線36及下部電極佈線34即使係低電阻 之導電性材料’多少亦會有佈線電阻。因此，位於距位元 線解碼器及字元線解碼器更遠處之交點之記憶胞，該上下 電極佈線之佈線電阻成為重疊。 因此例如，如圖12所示，在假定為位元線之上部電極佈 線36之1交點間份之佈線電阻值為Rb、及假定為字元線之 下部電極佈線34之1交點間份之佈線電阻值為Rw，另外， 以（X，y)表示位元線Βχ與字元線…丫交點之記憶胞座標，以 最接近位元線解碼器及字元線解碼器位置之〇，1}之記憶 胞之佈線電阻值作為基準值（==〇)之情形時，各交點部之由 基準記憶胞（1，1)之相對的佈線電阻之增加值如圖15。 亦即，（2，1)之記憶胞中，與基準記憶胞（1, ”同樣位於 最靠近位元線解碼器702處，故因位元線B2之上部電極佈 線36所產生之電阻值未增加。另一方面，因字元線冒丨之 下部電極佈線34所產生之電阻值之增加’係相對於基準記 憶胞（1，1)附加1交點份之電阻值及…。因此，該位置之記憶 胞之相對佈線電阻值之增加，合計成為Rw。 同樣考慮（1，2)之記憶胞之佈線電阻之增加值，僅附加 位兀線B2之上部電極佈線36之}交點份之電阻，故相對佈 線電阻值之增加為rb。 另外，（4，4)之記憶胞中，附加上部電極佈線36之3個交 點份之電阻、及下部電極佈線34之3個交點份之電阻，故 該位置之記憶胞之相對佈線電阻值之增加，合計成為 115040.doc 1310185 W Rb因此，如圖15所示’ 4X4個之記憶胞中，產生 0〜3RW+3RB …（式 1) 之佈線電阻值之偏差。一炉 一 飯而§，NxN個記憶胞之情形， 上部電極佈線36及下部雷搞欲括2 1 f電極佈線34，均係至位於最遠離位 兀線解碼器及字元線解碼器處之（N，⑺之記憶胞，相對於 基準記憶師，！），有㈣個之交點份之佈線電阻之增 加，故產生 〇 〜(N-i)xrw+(n_1)xRb (式 2) 之佈線電阻值之偏差。該電極佈線之電阻造成沿上部及下 部電極佈線之電麼下降’故導致讀出動作、寫入動作、及 消去動作時之動作電壓下降。換言之，實質性地施加於記 憶材料體之可變電阻體之實效電壓沿上部及下部電極佈線 減少’使讀出動作、寫人動作、及消去動作時之資料之分 離特性劣化。 此處’即使作為上部電極佈線36及下部電極佈_選擇 電阻盡里小之材料，伴隨著微細化、高積體化，連接於 位元線及字元線之元件數量（亦即，式2中之N)亦增大，故 隨著作為半導體記憶裝置之容量增大，問題更為顯著。 為了改善該問題，儘管不多，亦有從位元線及字元線之 記憶胞陣狀兩端連接來自位元線解碼器及字元線解媽器 ^金屬佈線之方法’但僅可以使前述之電阻偏差減半而不 月b成為實質性之解決方法。另外’亦有使用電阻率小之多 層金屬佈線’每隔記憶料列内之若干記憶胞，設置連接 上部電極佈線或下部電極佈線與位元線解碼器或字元線解 ]I5040.doc -11 - 1310185 碼器之連接部，以抑制因上 卜電極佈線電阻所產生之電壓 下降之方法’但有下述缺點 νι_ 1為補償疋件數量之增加 &上下電極佈線需要很多 士成以 这連接部，記憶胞陣列之面積 相應增大，或者，為丁形成多 夕a孟屬佈線，工序製程變得 複雜。 另:卜尤其係作為本例之狀細或㈣趙等，根據其材 料，有更希望使用貴金屬材料作為電極材料之情形“亥貴 金屬材料’較Al、Cu等之一般之金屬佈線材料電阻率(亦 即，式2中之Rw«B)高，故此等記憶材料體之情形問題更 大。 本發明係ϋ於上述問題所完成者，其目的在於提供一種 交又點構造之半導體記憶裝置。該半導體記憶裝置，其係 包含向同方向延伸之複數之ρ電極佈線，與該^電極佈 線交又之複數之第2電極佈線，及用於向第i電極佈線血第 2電極佈線之交點蓄積資料之記憶材料體者；該半導體記 憶裝置使因第1電極佈線或第2電極佈線所產生之佈線電阻 之增加在記憶胞陣列内均勻化’使讀出動作、寫入動作、 及消去動作時施加於記憶材料體之實效電壓相對於記憶胞 陣列内之任意之記憶胞-定’偏差小、資料分離特性^ 好。 反 為了達成上述目的，本發明之交叉點構造之半導體記憶 裝置，包含向同方向延伸之複數之第丨電極佈線，與該第1 電極佈線交叉之複數之第2電極佈線，及用於向第丨電極佈 線與第2電極佈線之交點蓄積資料之記憶材料體者；其特 H5040.doc -12- 1310185 斂在於至任意交點之第1電極佈線之佈線電阻值、與至該 交點之第2電極佈線之伟線電阻值之和， 、 々 长各任意之交點 彼此之間實質性地一定。 另外，本發明之交叉點構造之半導體記憶裝置，其係包 含向同方向延伸之複數之第丨電極佈線，與該第丨電極佈線 交又之複數之第2電極佈線，及用於向第丨電極佈線與第2 電極佈線之交點蓄積資料之記憶材料體者；其特徵在於於 前述複數之第1電極佈線及前述複數之第2電極佈線之至少 任意一側，連接有負荷電阻體，其用於使至任意之交點之 第1電極佈線之佈線電阻值、與至該交點之第2電極佈線之 佈線電阻值之和，在各任意之交點彼此間實質性地一定。 另外，本發明之交又點構造之半導體記憶裝置，其係包 含向同方向延伸之複數之第丨電極佈線，與該第丨電極佈線 交叉之複數之第2電極佈線，及用於向第丨電極佈線與第2 電極佈線之交點蓄積資料之記憶材料體者；其特徵在於於 别述複數之第1電極佈線與前述複數之第2電極佈線之各交 點上配置前述記憶材料體形成記憶胞陣列，於前述複數之 第1電極佈線及前述複數之第2電極佈線之至少任意一側之 δ己憶胞陣列外側之區域，連接有調整電極佈線之電阻值之 負荷電阻體。 另外本發明之父叉點構造之半導體記憶裝置，其特徵 在於負荷電阻體在各電極佈線彼此之間電阻值依次階梯狀 地不同。 另外’本發明之交又點構造之半導體記憶裝置，其特徵 115040.doc -13 - 1310185 在於連接於複數之第1電極佈線之負荷電阻體之電阻值， 係以與該電極佈線交叉之前述第2電極佈線延伸之方向之j 交點間份之前述第2電極佈線之伟線電阻值實質性地相等 之值，在各負荷電阻彼此之間依次階梯狀地不同。 另外，本發明之交叉點構造之半導體記憶裝置，其特徵 在於連接於複數之第2電極佈線之負荷電阻體之電阻值， 係以與該電極佈線交又之前述第丨電極佈線延伸之方向之工 交點間份之前述第！電極佈線之佈線電阻值實質性地相等 之值，在各負荷電阻彼此之間依次階梯狀地不同。 另外’本發明之交叉點構造之半導體記憶裝置，盆特徵 在於負荷電阻體包含第】電極佈線或第2電極佈線 分。 另外’本發明之交又點構造之半導體記憶裝置，其特徵 在於第i電極佈線之佈線長度彼此間不同，或第2電極佈線 之佈線長度彼此間不同。 另外’本發明之交叉點構造之半導體記憶裝置,徵 在於第！電極佈線具有^(M為自然、數）之根數，設定該電 你！： L伸之方向之1父點間之間隔為Ll、及1交點間份之 佈線電阻值為RB，並設定第 間份之該第2電極佈線之佈^佈線延伸之方向之1交點 ^ ^ % ' 次電阻值為尺说時，複數之第1電 極佈線之佈線長度， m=1、2、3、…、 之長度（但， 不同。 ）在各電極佈線彼此間依次階梯狀地 另外，本發明之交 又點構造之半導體記憶裝置，其特徵 115040.doc -14- 1310185 在於第2電極佈線具有N椒m , 為自^數）之根數，設定該電 極佈線延伸之方向之1交鴃 _ ” 4之間隔為L2、及1交點間份之 佈線電阻值為Rw，並今宏势 t叹疋第i電極佈線延伸之方向之丨交點 間份之該第1電極佈錄夕妆6 友電阻值為RB時，複數之第2電 極佈線之佈線長度，以r 以（n-UxhxCRB/Rw)之長度（但， 1 )在各電極佈線彼此間依次階梯狀地 不同。 另外，本發明之交又點構造之半導體記憶裝置，其係包 ^向同方向延伸之複數之第1電極佈線，與該第丨電極佈線 父又之複數之第2電極佈線，具有用於向^電極佈線與第 2電極佈線交點蓄積f料之記憶材料體之交叉點構造之記 憶胞陣列；及向該記憶胞陣列内任意之記憶胞施加動作電 壓之位元線解碼器、字元線解碼器、及電a脈衝產生電路 而形成者’·其特徵在於具有連接於前述第〗電極佈線及前 述第2電極怖線之至少任意一側、在各電極佈線彼此之間 電阻值依次階梯狀地不同之負荷電阻體；藉由具有前述負 2電阻體，從電壓脈衝產生電路經由第丨電極佈線之至任 ^父點之寄生電阻值、與從電壓脈衝產生電路經由第2電 極佈線之至任意交點之寄生電阻值之和，在各任意之交點 彼此間實質性地一定。 ’ 另外，本發明之交又點構造之半導體裝置記憶裝置，其 特徵在於蓄積資料之記憶材料體，具有強介電體特性。 另外，本發明之交又點構造之半導體記憶裝置，其特徵 在於蓄積資料之記憶材料體，具有強磁性穿隧磁阻效應。 115040.doc -J5· 1310185 另外，本發明之交叉點構造之半導體裝置記憶裝置，其 特彳政在於蓄積資料之記憶材料體，係由可變電阻體材料形 成。 y 並且，此處，上述述及之實質性地一定，不僅係指完全 一定者，亦係包含具有少許之範圍之大致一定者。 [發明之效果]
本發明之交又點構造之半導體記憶裝置，其直至記憶胞 車列内之任思之父點之第〖電極佈線之佈線電阻值、與直 至該交點之第2電極佈線之佈線電阻值之和，在各任意之 交點間實質性地ϋ因至各任意之交點之電極佈:電 阻所產生之電壓下降相同，可以實現施加於位於各交點之 記憶材料體之實效動作電磨幾乎無偏差之記憶胞陣列。因 此’本發明之交又點構造之半導體記《置，可以提供讀 出動作、寫入動作、及消去動作時之資料 半導體記憶裝置。 出色之 另外纟發明之父又點構造之半導體記憶裝置中，藉由 於第1電極佈線或第2電極佈線之至少任意—方，連接以士周 整記憶胞㈣㈣極佈線之電阻值偏差為目的y荷電阻 ^ ’可以實現施加於位妹意交點之記憶材料體 作電壓幾乎無偏差之記憶胞陣列。 π動 【實施方式】 以下，根據圖面， 其製造方法之實施形 詳細說明本發明 i 货乃之半導體S己憶裝置及 態〇 J J5040.doc -16 - 1310185
圖1係依照本發明之交叉點構造之半導體記憶裝置之等 4貝電路圖。在依照本發明之交叉點構造之半導體記憶裝置 中’於具有ΜχΝ個之記憶胞之記憶胞陣列ΐ(Π内之位元線 Bl、Β2、Β3、…ΒΜ(相當於第1電極佈線與第2電極佈線之 中之一方）與位元線解碼器103之間，及交叉於各位元線而 排列成之字元線Wl、W2、W3、…WN(相當於第i電極佈 線與第2電極佈線内之另一方）與字元線解碼器1〇2之間， 亦即於各位元線及各字元線之記憶胞陣列之外側區域，分 別配置有以調整降低記憶胞陣列内之佈線電阻之偏差為目 的之負荷電阻體RX1、RX2、…、Rxm ’及Ryi、Rn、…、 Ryn。 為了明白藉由本發明如何可以降低佈線電阻之偏差，以 與圖12同樣為4x4個之單純記憶胞陣列之圖2及圖3進行說 明。並且此處，亦假定位元線之！交點間份之佈線電阻值 為尺3，字元線之1交點間份之佈線電阻值為Rw。 圖2係依照本發明第丨實施形態之竹4個之記憶胞陣列之 等價電路圖。於位元線解碼器2〇2、及字元線解碼器2〇3之 間附加有本發明之特徵之負荷電阻體Rxi、Rx2、Rx3、 Rx4，及 Ryi、RY2、Ry3、RY4。 X3 /3係設定各負荷電阻體之值’使圖2之4X4個之記憶胞 陣列2〇m之相對佈線電阻之增加成為—定之例。 設定、Rxp2Rw、Rx3、、〜十〜鳥、’ RY2 - 2Rb、Ry3=Rb、Ry4 = 〇 ο 最靠近位元線料㈣2及字元線解M加位置之基準 115040.doc -17- 1310185 吕己憶胞（i，υ之佈線電阻值’與圖15中之先前之基準記憶 胞相比較，藉由新附加之負荷電阻體RxaRy】，佈線電阻 增加3Rw+3Rb。本實施形態中以此作為基準值（=3〜信小 其次考慮（2, υ之記憶胞之佈線電阻之增加值，因位元 線Β2所增加之電阻值較基準記憶胞（1，υ減小負荷電阻體 之差Rw。另一方面，因字元線W1所增加之電阻值，相對 於基準記憶胞（1，1)增大字元線之i交點份之電阻值〜，故 該位置之域胞之相對佈線電阻值之増力σ，相抵與基準記 憶胞（1, 1)相同。 同樣（1，2)之記憶胞，其對於字元線W2，較基準記憶 (1，υ負荷電阻體減，〗、Rb，對於位元線，增大位元線之1交 點份之電阻值RB，故相抵與基準記憶胞（1，1}相同。 另外，（4，4)之圮憶胞，其對於位元線B4，增加位元線 之3個交點份之電阻，但字元線臂4之負荷電阻體較基準記 憶胞（1，1)減小3RB，故與基準記憶胞（1, υ無增減變化。另 一方面，對於字元線W4 ’交點份之增加與位元線Β4之負 荷電阻體之減少份亦相同，故將位元線Β4側及字元線w4 側相加之佈線電阻之增加值與基準記憶胞（1，1}相抵無變 化。 因此，如圖3所示，對於4x4個之全部之記憶胞，佈線電 阻之相對增加值全部成為3 Rw+3Rb2—定值，可以消除先 前課題之電阻值偏差之問題。 <第2實施形態> 本發明第2實施形態之交叉點構造之半導體記憶裝置， 115040.doc -18- 1310185 係顯示為了實現第丨實施形態之具體 达7 f。亦即， 為了貫現圖2之4x4個之記憶胞陣列，如圖4所示，藉由分 別向位70線解碼器及字元線解碼器方向，延長位元之 部電極佈線14及字元線之下部電極佈線16 兀形^ 荷電阻體部。 形成負 =中’若設定位元線之上部電極佈線…交點間份 、又為Μ、字元線之下部電極佈線^之丨交點間份之長 度為l2，則上部電極佈線14及下部電極佈線^之每單位 度之佈線電阻值，分別為下式3及4。
Rb/L】.·.（式 3)
Rw/L2 …（式 4) 此處例如，為使連接於位元線叫^3線）之負荷電阻體 部分之電阻值如圖3所示成為1Rw ’藉由使該位元線， 向位：線解碼器方向，僅延長以該電阻值恥除以於式3所 不之母早位長度之佈線電阻值（h/M、於式5所示之長声 來實現。 又
Rw+(RB/L丨)=L丨x(Rw/RB) ..•(式 5) 同樣，位το線B2(S2-S4)向位元線解碼器方向僅延長& =准為）長度，位元線叫^線）向位元線解碼器方向 僅延長3xLiX(Rw/Rb)之長度即可。另外，位元線B4心 線）不需要藉由負荷電阻體之增加’只要原長即可。4 另一方面，對於字元線W3(H線），藉由使該字元線 们’向―字元線解碼11方向，僅延長以電阻值RB除以於式4 所不之每單位長度之佈線電阻值（r為）、於式㈣示之長 115040.doc 19
X 1310185 度，來實現圖3所示之負荷電阻體。
Rb+(Rw/L2) = l2x(Rb/rw;> …（式6)
二，字二輝6爛向字元線方向僅延長W
X (W…線W1(S5_S5線)向字元線方向僅延長& (Rb/Rw)之長度即可。另外，字元 2 φ μ 4(心-心線）不需要藉 由員何電阻體之增加，只要原長即可。 本實施形態中，係用與上部或 u η ^ ^ ^ 電極佈線材料相同之 材㈣成負何電阻體，故對於位元線之上部電極佈線，只 =上：：極佈線彼此間、長度依次階梯狀地僅有 :義:長度差別即可，另外，對於字元線之下部電㈣ ”、二要在下部電極佈線彼此間、長度依次階梯狀地僅有 式6所疋義之長度差別即可。此處，尤其係之情 形，式5及式6分別成糾叫，故上部電極佈線方向及下 部《佈線方向之1交點間份之佈線電阻值相同之情形， 上部及下部電極佈線只要分別依次階梯狀地僅延長在其延 伸方向上之i交點間之間隔之長度即可。 八 圖5之（a)圖〜(d)圖，分別係沿圖4中之S丨-S〗線〜S4- 34線之概略剖面圖。於形成於底層基板&之下部電極佈 線14與上部電極佈線16之間，配設記憶材料體之可變電阻 體1 5上°卩電極佈線〗6藉由經由接點i 7之金屬佈線i丨，連 接於位元線解碼器（未圖示）。底層基板Μ可考慮為係適宜 地开/成有構成半導體記憶裝置之週邊電路等之基板，但為 了开> 成下部電極佈線14 ’其表面宜為絕緣膜。從靠近位元
線解碼器你丨> JL # A &敢^ °卩之記憶胞至接點17之上部電極佈線16 115040.doc -20- 1310185 1長度’隨著由圖5之⑷圖成為⑷圖、（b)圖、⑷圖，依 一僅乙長式5所定義之長度。並且，圖4及圖5中用虛線表 示該上部電極佈線16長度之增加量。 另一方面，圖6之（a)圖〜(d)圖，分別係沿圖4中之 S5〜Ss-S8線之概略剖面圖。於形成於底層基板^上之下部 電極佈線14與上部電極佈線16之間，配設記憶材料體之可 變電阻體15，下部電極佈線14藉由經由接點 …連接於字元線解碼器(未圖示從靠近字元線= 側=最&部之記憶胞至接點17之下部電極佈線"之長度， 隨著由圖6之⑷圖成為⑷圖' (b)圖、⑷圖，依次僅延長 式6所定義之長度。並且，圖4及圖6中用虛線表示該下： 電極佈線14長度之增加量。 以上說明之本發明之隹9换姑忠作山 第'施形態中，用與上下電極佈 、’·才料相同之材枓形成負荷電阻體，故藉由 ΐ下部電極佈線之佈置之簡便方法，可以容易地達成第1 貫施形態所說明之效果。 另外，本發明之第2實施形態中，如圖4所示 解碼器及字元線解㈣方向，直線延長佔據負㈣ 分之上部及下部電極佈線，但並非將佈置之自由… 此。例如，藉由使更長之負荷 又、疋於 於負荷電阻體部分之佈線短：：：。之佈線適宜繞曲 布線短之位兀線或字元線側之佈置， 可以有效m記憶㈣列與位讀解碼^ 器之間之區域。 子凡線解碼 <第3實施形態> I15040.doc 1310185 叶心 < 干守菔圮憶裝置， 與第2實施形態同樣’係關於為了實現圖2之4以個 胞陣列之具體方法。 ° 圖7係圖2之4x4個之記憶胞陣列之概略剖面圖，⑷圖係 沿位元細之概略剖面圖’ (b)圖係同樣沿位元線B4之概 略剖面圖。本實施形態中，與第2實施形態同樣，於形成 於底層基板23上之下部電極佈線“與上部電極佈線％之 間，配設記憶材料體之可變電阻體25,上部電極佈線％藉 由經由接點27之金屬佈線21，連接於位元線解碼器（未圖曰 不）。底層基板23可考慮為係適宜地形成有構成半導體纪 憶裝置之週邊電路等之基板，但為了形成下部電極佈線 24 ’其表面宜為絕緣膜。本實施形態中，於接點27内配置 具有-定電阻值之材料’使其作為負荷電阻體I然後， 藉由按位元線msB4依次改變上部電極佈線％端之接點 27”：、’來階梯狀地改變負荷電阻體以之電阻值。亦 即’取靠近位元線解碼器之位元線B1中接點之大小最小， 最遠離位元線解碼器之位元線B4中接點之大小最大。 另外同樣，圖7之⑷圖係沿圖2之4><4個之記憶胞陣列之 字兀線W1之概略剖面圖’圖7之⑷圖係同樣沿字元線綱 之概略剖面圖。本實施形態中’與第2實施形態同樣，於 形成於底層基板23上之下部電極佈線24與上部電極佈線％ 二:：設記憶材料體之可變電阻體25’下部電極佈線％ 错由經由接點27之金屬佈線22,連接於字元線解碼器（未 圖不）。然後’藉由按字元線W1W4依次改變下部電極佈 115040.doc •22· !310185 線24端之接點27之大小，來階梯狀地改變負荷電阻體28之 值。亦即’最靠近位元線解碼器之字元線W1中接點之大 小最小，最遠離位元線解碼器之字元線W4中接點之大小 最大。 似〜只π电，*且篮之方 法，並非限定於上述之第2及第3之實施形態之方法。例如 第2實施形態中’藉由採用電阻率較上下電極佈線大之材 料作為上部電極佈線或下部電極佈線之延長部分，可以較 第2實施形態所記載之方法進一步減小負荷電阻體部分= 佔有面積。另外，作為負荷電阻體，亦可藉由週邊電路之 閘極佈線、或利用半導體基板上之擴散層之佈線來形成。 <第4實施形態> 以上所說明之第！至第3之實施形態中’作為負荷電阻體 之電阻值之具體設定例，以4χ4個之單純記憶胞陣列進行 了說明，但本發日月並㈣定於如此之正方行列之 ::。，’如圖8所示，在靖之長方行列之記憶二 Μ Ν形下，藉由设定位元線解碼器302與位元線B j、 B10之間之負荷電阻體依次為9Rw、8Rw、… 1Rw、〇，字元線解碼器303與字元線切^........... 二負阻體依次為取、％、…、〇，電阻基準記憶 9 5 )中佈線電阻值較無負荷電阻體之情形相對增大 二:：RB ’另外’其他之記憶胞陣列内之任意之記憶：之 '阻之相對增加值亦可與基準記憶胞（1，υ同樣A 9 。 1川樣為 115040.doc • 23 - 1310185 <第5實施形態> 以上說明之第1至第4之實施形態中，係以僅從記憶胞陣 列之單方向分別連接位元線及字元線與位元線解碼器及字 元線解碼器之情形為例，但為了進一步減小佈線電阻之降 低’從記憶胞陣列之兩側連接此等之情形時，亦可適用本 發明。亦即’圖9中，具有8 X 8個之記憶胞，各位元線從上 下端之兩側連接於位元線解碼器402，各字元線從左右端
之兩側連接於字元線解碼器403。從字元線wi向位於與W4 之交點之記憶胞之位元線之位元線解碼器4〇2之電性連 接’係優先從記憶胞陣列之上側方向開始；從字元線W5 向位於與W8之交點之記憶胞之位元線之位元線解碼器402 之電！生連接，係優先從記憶胞陣列之下側方向開始。另 外，從位元線B 1向位於與B4之交點之記憶胞之字元線之 子元線解喝器403之電性連接，係優先從記憶胞陣列之左 側方向開始，從位元線B5向位於與之交點之記憶胞之 子το線之字元線解碼器4〇3之電性連#，係優先從記憶胞 陣列之右側方向開始。並且本时，省略從記憶胞陣列向 位元線解碼器402及字元線解碼器彻之具體之佈線之繞 曲。 、’且，藉由設定位元線解碼器4〇2與位元線扪至則之間 之可變電阻體，依攻為3 為 3RW，2RW，1RW，〇、〇，1Rw，2Rw， 3Rw’·另外’設定字元線解碼器彻與字元線^至谓之間 之可變電阻體，依女為 甘、往 依人為 3Rb，2Rb，1Rb’ 〇 ' 〇, 1RB，2RB, 3RB ; 基準記憶胞（〗，1)，佈線電 丨值孕又無負何電阻體之情形相 115040.doc -24- 1310185 對大3RW+3RB ;另外，苴他 八他之δ己憶胞陣列内之任音 胞之佈線電阻之相對增加值 〜、之§己憶 為3Rw价 η、基^己憶胞u，υ同樣 使上部電極佈線作 但亦可藉由分別相 以上說明之第1至第5之實施形態中 為位元線，下部電極佈線作為字元線 反之組合來構成。 另外上述之第！至第5之實施形態中，係以*至根名 右之比較少根數之位元線或字元線為例，其係為了簡化額 明者，即使成為相當於作為LSI可以商用之記憶胞數量之 位凡線及字元線之根數，亦可藉由按相同之考察程序適宜 设定負荷電阻值，實現可以降低記憶胞陣列内任意記憶胞 之佈線電阻偏差之本發明之效果。 另外，上述之第丨至第5之實施形態中，於位元線及字元 線均連接有負荷電阻體，但本發明並非限定於此。例如， 第1電極佈、線之比電阻與第2電極佈線之比電阻相比較顯著 大之情形（例如，rb»rw之情形），亦可藉由僅於單侧，亦 即，僅於比電阻小之第2電極佈線側附加負荷電阻體，來 降低至记憶胞陣列内之各記憶胞之佈線電阻之偏差。該情 形，各交點之佈線電阻之相對增加在記憶胞陣列内不能完 全地一定，但因彌補問題更大之電極佈線侧之佈線電阻之 影響’雖係具有少許之範圍者但可以實質性地一定。 另外，上述之第1至第5之實施形態中，依次改變各位元 線或各字元線之每1根之負荷電阻體之電阻值，但本發明 並非限定於此。即，亦可分別對每若干根之組合，設定同 115040.doc -25· 1310185 樣的負荷電阻值，亦可僅於距位元線解碼器或字元線解碼 器更近之部分連接負荷電阻體。該情形下，$交點之相對 的佈線電阻之增加在記憶胞陣列内不能完全地一定，雖係 具有少許之範圍但接近大致一定，故可以較先前之半導體 記憶裝置降低佈線電阻之偏差。 另外，刖述之第1至第5之實施形態中，内部存在因附加 負荷電阻體所產生之電壓下降，施加於記憶材料體之實效 電壓與先前之記憶胞陣列相比較相對地降低之問題，但至 各任意記憶胞之佈線電阻值，與由先前之位元線解碼器及 字元線解碼器至位於電氣上最遠處之記憶胞之佈線電阻值 基本相同，故藉由保證先前之半導體記憶裝置之全部記憶 胞動作之電壓，本發明之半導體記憶裝置之全部記憶胞可 以動作。因此’依照本發明，可以不需要特別升高電壓脈 衝產生電路所產生之電壓，達到降低實效電壓偏差之效 果。 另外，上述之第i至第5之實施形態中，剛才闡述了從電 壓脈衝產生電路經由位元線解碼器及字元線解碼器到位元 線及字元線之電Μ下降，小到幾乎可以忽略之程度，但即 使在不能^略此等電壓下降之情形時，亦可用本發明之負 荷電阻體，藉由設定補償該電壓下降之電阻值，使從電壓 脈衝產生電路經由第i電極佈線之至任意交點之寄生電阻 值、與從電屡脈衝產生電路經由第2電極佈線之至該交點 之寄生電阻值之和，在記憶胞陣列内大致—定，使向記憶 胞陣列内之全部記憶胞之施加電壓實質性地一定。 115040.doc -26· 1310185 另外，上述之第1至第5之實施形態中，以記憶讨料體作 為藉由施加電壓改變電阻之可變電阻體材料之狀趟為例 進行了說明，但並非限定於此，即使使用具有強介電體特 )生之材料、具有強磁性穿隨磁阻效應之材料等、及其他之 記憶材料體，亦無損於本發明之有效性。 另外’為了降低父又點構造中之寄生電流，亦可採用於 交又點構造部分$聯連接有二極體之構成之記憶胞。該二 極體’-般構造成對記憶材料體串聯連接於上部電極或下 電極之外側但亦可構造成於記憶材料體與上部電極之 間或6己憶材料體與下部電極之間配置二極體。作為二極 使用顯示PN一極體特性或肖特基二極體特性之材料、 或Zn〇及Bi2〇3等之變阻體等。 【圖式簡單說明】 圖1係依照本發明之交又點構造之半導體記憶襄置之Mx N個記憶胞陣列之等價電路圖。 圖係依”?、本發明之第i實施形態之4χ4個的記憶胞陣列 之等價電路圖。 圖3係顯示依照本發明之第丨實施形態之以4個的記憶胞 陣列之各§己憶胞之相對佈線電阻值之圖。 係依照本發明之第2實施形態之4χ4個的記憶胞陣列 之平面模式圖。 圖（a)係圖4中之8]_81線之概略剖面圖，⑻係沿圖4中 之線之概略剖面®，⑷係沿圖4中之S3_S3線之概略剖 面圖’⑷係沿圖4中之S4-S4線之概略剖面圖。 115040.doc •27· 1310185 圖6(a)係沿圖4中之ς q 之s s㉝夕如Μ ” 5線之概略剖面圖，（b)係沿圖4中 之8646線之概略剖面圖 口今甲
.面阒)係/〇圖4中之S7-S7線之概略叫 面圖’（d)係沿圖4中之s ^ oJ 口 T之Ss-Ss線之概略剖面圖。 圖7(a)係依照本發明 列…… 形態之4X4個的記憶胞陣 】之，口位7L線B1之概略剖面 ()係同樣沿位兀線B4之 才戈略n’j面圖，（c)係同樣 …_ 子兀線W1之概略剖圖，（d)係同 樣^子το線W4之概略剖圖。 圖8係顯示依照本發明之第4眚姑# # 乃之弟4貫施形態之10x4個的記憶胞 陣列之各記憶胞之相對佈線電阻值之圖。 圖9係顯不依照本發明之第5音尬浓t 。 月之弟 > 貫施形態之8x8個的記憶胞 陣列之各記憶胞之相對佈線電阻值之圖。 圖1〇係顯示交叉點構造之半導體記憶裝置之概略之方塊 構成之方塊圖。 圖11係先刖之交又點構造之半導體記憶裝置之ΜχΝ個的 記憶胞陣列之等價電路圖。 圖12係先剷之4 X 4個的記憶胞陣列之等價電路圖。 圖13係先前之4x4個的記憶胞陣列之平面模式圖。 圖14(a)係沿圖13中之Sp-Sg線之概略剖面圖，（b)係沿圖 13中之S10-S10線之概略剖面圖。 圖1 5係顯示先前之4x4個的記憶胞陣列之各記憶胞之相 對佈線電阻值之圖。 【主要元件符號說明】 11、12、21、22、31、32 金屬佈線 13、23、33 底層基板 115040.doc -28 1310185 14、 24、34 下部電極佈線 15、 25、35、Rver 可變電阻體 16' 26 ' 36 上部電極佈線 17、27、37 接點 28、Rx]、Rx2、…、Rxm、Ry 1、 負荷電阻體
Ry2、…、Ryn 101 、 201 、 501 、 601 、 701 102 、 202 、 302 、 402 、 502 、 602 > 702 103 、 203 、 303 、 403 、 503 、 603 ' 703 500 504 505 506
B1、B2、...Bx、η·ΒΜ W1、W2、... Wy、…WM 記憶胞陣列 位元線解碼器 字元線解碼器 半導體記憶裝置 電壓脈衝產生電路 讀出電路 控制電路 位元線 字元線
115040.doc 29-

Claims (1)

13 1 (Μ妙没39093號專利申請亲 中文申請專利範圍替換1(98年2月） -----——， 十、申請專利範圍： 曰修正本 在於： •父又點構造之半導體記憶H其係包含向同方向 4複數之第1電極料、與前述第1電極佈線交叉之 U第2電極佈線、及用於向前述第1電極佈線與前述 f電極佈線之交點蓄積資料之記憶材料體者；其特徵 至任意前述交點之前述第！電極佈線之佈線電阻值、 與至，交點之前㈣2電極佈線之佈線電阻值之和，在 各任意之前述交點彼此間實質上為一定。 2. 如請求項!之交叉點構造之半導體記憶裝置，其中於前 述複數之第1電極佈線及前述複數之第2電極佈線之至少 任f一側’連接有負荷電阻體，該負荷電阻體用於使至 任忍之則述父點之前述第丨電極佈線之佈線電阻值、與 至該交點之前述第2電極佈線之佈線電阻值之和，在各 任意之前述交點彼此間實質上為一定。 3. 如請求項2之交叉點構造之半導體記憶裴置，其中於前 述複數之第1電極佈線與前述複數之第2電極佈線之各交 點上配置前述記憶材料體形成記憶胞陣列，且 於前述複數之第1電極佈線及前述複數之第2電極佈線 之至少任意一側之前述記憶胞陣列外側之區域，連接有 前述負荷電阻體。 4. 如請求項2之交叉點構造之半導體記憶裝置，其中前述 負荷電阻體，在各電極佈線彼此間電阻值依次階梯狀地 不同。 115040-980227.doc 1310185 如明求項4之父又點構造之半導體記憶裝置，其中連接 ;剷述複數之第1電極佈線之前述負荷電阻體之電阻 值’係以與該電極佈、線交又之前述第2電極佈線延伸方 °之1父點間伤之鈾述第2電極佈線之佈線電阻值實質 J·生相等之值’在各負荷電阻彼此間依次階梯狀地不同。 6·如請求項4或5之交叉點構造之半導體記憶裝置，其中連 接於前述複數之第2電極佈線之前述負荷電阻體之電阻 值，係以與該電極佈線交又之前述第丨電極佈線延伸之 方向之〗交點間份之前述第丨電極佈線之佈線電阻值實質 相等之值’在各負荷電阻彼此間依次階梯狀地不同。 7. 如叫求項2之交又點構造之半導體記憶裝置，其中前述 負荷電阻體包含前述第1電極佈線或前述第2電極佈線之 一部分。 8. 如明求項7之交又點構造之半導體記憶裝置，其中前述 第電極佈線之佈線長度彼此間不同，或前述第2電極佈 線之佈線長度彼此間不同。 9. 如請求項8之交叉點構造之半導體記憶裳置，其中前述 第1電極佈線具有自然數）之根數，在設定該電 極佈線延伸方向上之】交點間之間隔私、及i交點間份 之佈線電阻值為RB，並設定前述第2電極佈線延伸方向 上之1父點間份之前述第2電極佈線之佈線電阻值為 時， 月’J述複數之第1電極佈線之佈線長度，以 (m-l)xL!x(Rw/RB) 115040-980227.doc 1310185 之長度（但，m=l、2、3、... 依次階梯狀地不同。 M) ’在各電極佈線彼此間 10.如請求項8或9之交又點構造之半導體記憶裝置，㈠前 述第2電極佈線具有N根⑽自然數）之根數，在設定該 電極佈線延伸方向上之1交 "3之間隔為L2、及1交點間 份之佈線電阻值為Rw，並吗 並°又疋則述第1電極佈線延伸方 向上之1交點間份之前述第丨 I弟1電極佈線之佈線電阻值為Rb 時，
前述複數之第2電極佈線之佈線長度，以 (n-l)xL2x(RB/Rw) 之長度（但，n=l、2、3、 依次階梯狀地不同。 N) ’在各電極佈線彼此間 Π· 一種交又點構造之半導體記憶裝置，其係包含： 向同方向延伸之複數之第1電極佈線； 與前述第1電極佈線交又之複數之第2電極佈線；
配置用於向前述複數之第1電極佈線與前述複數之第2 電極佈線之各交點蓄積資料之記憶材料體而形成交叉點 構造之記憶胞陣列； 及向耵述記憶胞陣列内任意之記憶胞施加動作電壓之 位元線解碼器、字元線解碼器、及電録衝產生電路而 形成者；其特徵在於： 八有連接於洳述第1電極佈線及前述第2電極佈線之至 J任意一側、在各電極佈線彼此間電阻值依次階梯狀地 不同之負荷電阻體； 115040-980227.doc 1310185 經Π 述負荷電阻體，自前述電愿脈衝產生電路 值、與自 極佈線之至任意之前述交點之寄生電阻 之至今‘引、〔電壓脈衝產生電路經由前述第2電極佈線 1點之寄生電阻值之和，在各任意之前述交點彼 此間實質上為一定。 …點彼 女二求項1〜5、7〜9及11 t之任-項之交又點構造之半導
體記憶裴置’其中前述蓄積資料之記憶材料體係具有強 介電體特性。 13.如4求項1〜5、7〜9及11中之任一項之交又點構造之半導 體記憶裴置，其中前述蓄積資料之記憶材料體係具有強 磁性穿隧磁阻效應。 14.如凊求項丨〜5、7〜9及11中之任一項之交叉點構造之半導 體記憶裝置，其中前述蓄積資料之記憶材料體係由可變 電阻體材料形成。
115040-980227.doc 131 Of 8¾139093號專利申請案 中文圖式替換頁(98车2月、 十一、圖式 1&年 > 月”日修正替換頁 CSJOL 5 T- CSl C0 寸 10 Z Μ Rx llf跛璲'^与 Rx, i Rx Rx Γ- I' Rx 3 Rx / 气 、 1 藤： 1 丨Ά V 丨Ά • B _ _ 1 3¾½ i 1 ,^ · · 1 1 i \ T^/f. ,q * ' \\ TWf TW^, > TW^f 、 ;\ T^/f, 1 CQ \〇 i § inm m £ CD 〇T w〇ΓT
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字元線解碼器 115040-980227-fig.doc 13101抄§39093號專利申請案 中文圖式替換頁(98年2月） 笟和月^曰修正替換頁 CSJ8 10OJ \Λ 5 (ΝΛΛ ΓΟΛΛ \ ,χί χί RX RX mr :ίί3:ίίγτ Ν 寸CQCOCQ CSJCQ - " Jr τ
5 ΖΛα εΛα οΓ 字元線解碼器 CO0OS1 115040-980227-fig.doc 131 Oi &§139〇93號專利申請案 中文圖式替換頁(98年2月） f年v月β曰修正替換頁 c\j 〇 CM CM 多 $ r- nf跛璲'^每
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8358526B2 (en) 2008-02-28 2013-01-22 Contour Semiconductor, Inc. Diagonal connection storage array
TWI413121B (zh) 2008-02-29 2013-10-21 Toshiba Kk Semiconductor memory device
KR20100104624A (ko) * 2009-03-18 2010-09-29 삼성전자주식회사 반도체 메모리 소자
JP5197512B2 (ja) * 2009-07-02 2013-05-15 株式会社東芝 半導体記憶装置
JP2011040112A (ja) * 2009-08-06 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
US8437174B2 (en) 2010-02-15 2013-05-07 Micron Technology, Inc. Memcapacitor devices, field effect transistor devices, non-volatile memory arrays, and methods of programming
US8416609B2 (en) 2010-02-15 2013-04-09 Micron Technology, Inc. Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems
US8634224B2 (en) * 2010-08-12 2014-01-21 Micron Technology, Inc. Memory cells, non-volatile memory arrays, methods of operating memory cells, methods of writing to and reading from a memory cell, and methods of programming a memory cell
JP5214693B2 (ja) 2010-09-21 2013-06-19 株式会社東芝 不揮発性半導体記憶装置
JP2012069216A (ja) 2010-09-24 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
KR102115427B1 (ko) * 2013-02-28 2020-05-28 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
GB2541961B (en) * 2015-09-01 2019-05-15 Lattice Semiconductor Corp Multi-time programmable non-volatile memory cell
KR102465966B1 (ko) * 2016-01-27 2022-11-10 삼성전자주식회사 메모리 소자, 및 그 메모리 소자를 포함한 전자 장치
JP2018085155A (ja) * 2016-11-21 2018-05-31 東芝メモリ株式会社 磁気メモリ
JP2019053804A (ja) 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体記憶装置
KR101992953B1 (ko) * 2018-10-12 2019-06-27 브이메모리 주식회사 전기장을 이용한 전류 경로 제어 방법 및 전자 소자
JP2020155647A (ja) 2019-03-20 2020-09-24 キオクシア株式会社 不揮発性記憶装置
CN111951874B (zh) * 2019-05-14 2022-10-18 兆易创新科技集团股份有限公司 一种校验的方法和装置
KR102670952B1 (ko) * 2019-07-16 2024-05-30 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US11222695B2 (en) * 2019-11-15 2022-01-11 Micron Technology, Inc. Socket design for a memory device
CN111427111A (zh) * 2020-03-30 2020-07-17 Tcl华星光电技术有限公司 量子点图案化方法、装置及系统
CN113594203B (zh) * 2021-07-27 2024-11-26 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法、定位方法和掩膜版
JP2023135866A (ja) 2022-03-16 2023-09-29 キオクシア株式会社 半導体装置
US20260006795A1 (en) * 2024-06-27 2026-01-01 SanDisk Technologies, Inc. Apparatus and methods for reducing near-near - far-far memory cell resistance differences in memory arrays

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3308457B2 (ja) * 1995-10-02 2002-07-29 松下電器産業株式会社 電気信号供給回路および半導体メモリ装置
US5751650A (en) * 1995-10-02 1998-05-12 Matsushita Electronics Corporation Electric signal supply circuit and semiconductor memory device
JP2002100182A (ja) * 2000-09-27 2002-04-05 Canon Inc 磁気薄膜メモリ
US6480438B1 (en) * 2001-06-12 2002-11-12 Ovonyx, Inc. Providing equal cell programming conditions across a large and high density array of phase-change memory cells
US6569745B2 (en) * 2001-06-28 2003-05-27 Sharp Laboratories Of America, Inc. Shared bit line cross point memory array
US6693821B2 (en) * 2001-06-28 2004-02-17 Sharp Laboratories Of America, Inc. Low cross-talk electrically programmable resistance cross point memory
US6531371B2 (en) * 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
US6498747B1 (en) * 2002-02-08 2002-12-24 Infineon Technologies Ag Magnetoresistive random access memory (MRAM) cross-point array with reduced parasitic effects
JP4214708B2 (ja) * 2002-03-27 2009-01-28 セイコーエプソン株式会社 強誘電体記憶装置及びその駆動方法
JP4182671B2 (ja) * 2002-03-29 2008-11-19 セイコーエプソン株式会社 強誘電体記憶装置の調整方法
US6842369B2 (en) * 2002-05-07 2005-01-11 Hewlett-Packard Development Company, L.P. Intermesh memory device
US6753561B1 (en) * 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
JP2005236003A (ja) * 2004-02-19 2005-09-02 Sony Corp 抵抗変化型不揮発性メモリ、抵抗変化型不揮発性メモリの製造方法、記録方法、再生方法、消去方法、抵抗変化材料微細構造体および抵抗変化材料微細構造体の製造方法
US7339814B2 (en) * 2005-08-24 2008-03-04 Infineon Technologies Ag Phase change memory array having equalized resistance

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