TWI306951B - Chipset and chipset testing method - Google Patents

Description

1306951 九、發明說明： 【發明所屬之技術領域】 本案係為一種晶片及一晶片測試與操作方法，尤指應 用於一低頻測試信號之晶片及晶片測試方法。 【先前技術】 為了確保電腦系統能正常地運作，當晶片製造完成後 必須先經過測試，以判斷晶片是否能正常地經由其匯流排 介面收發資訊。習知技術要測試晶片時，是以外接的測試 機台直接經由晶片的匯流排收發測試訊號。譬如說將一外 接的測試機台連結到晶片的高速匯流排端，測試機台會將 一測試訊號發至晶片中，經過晶片的運作之後，由晶片所 連結的低速匯流排端接收測試訊號，經由比對由高速匯流 排端發出的測試訊號以及由低速匯流排端所接收的測試訊 號來判斷晶片是否正常工作。 由於高速匯流排的速度極高，舉例來說高速匯流排通 常可以高達6.4Ghz (超傳輸匯流排hyper transport bus )。 當要測試晶片的時候，就必須使用高成本的高速測試機 台，如此會大幅增加晶片的製造成本。 此外，因為高速匯流排的速度與低速匯流排的速度差 距愈來愈大（舉例來說，低速匯流排為一 66MHz的PCI Bus)，因此常會造成晶片測試失真的問題。 Ϊ306951 ^而如何解決隨著主機端匯流排速度不斷地提升，而測 。式機台就必須不斷地汰換和更新，以及快速的主機端匯流 排和慢速的pCI匯流排間速度差距愈來愈大造成晶片組測 。式結果的失真等問題，便是本案發展的主要目的。 【發明内容】 本發明提出應用於一電腦系統之一晶片，其中晶片一 端連接一高速匯流排另一端連接一低速匯流排，包含：一 測試控制單元，有一預設位址資料，接收由低速匯流排傳 达之一外部訊號，根據一控制訊號決定是否比對外部訊號 的位址貧料與預設位址資料；一上游元件控制單元，連接 至尚速匯流排以及測試控制單元，用以傳送外 速匯流排一游元件控制單元，連接== 以及測試控制單元，用以傳送外部訊號至低速匯流排。 本案更提出應用於一電腦系統的晶片測試方法，其中 晶片一端連結一高速匯流排另—端連結一低速匯流排，方 法包含.由低速匯流排端輸入一外部訊號至晶片；比對外 部訊號之位址資料與一預設位址資料；若外部訊號之位址 資料與預設位址資料相同’則利用一記憶體映射輸 路徑傳送外雜縣低速匯流排端；由低速㈣排端讀出 外部訊號。 本案更提出應用於一電腦系統的晶片操作方法，其中 晶片一鳊連結一尚速匯流排，另一端連結—低速匯流排， 7 -1306951 方法包含：初始化晶片；由低速匯流排端輸入一外部訊號 至晶片；以及根據一控制訊號之狀態判斷晶片為正常操作 模式或是一測試模式；其中當晶片為測試模式時，比對外 . 部訊號之位址資料與一預設位址資料。 【實施方式】

第一圖為一晶片測試系統之功能方塊示意圖。此晶片 10 —端連接一高速匯流排12，一端連接一低速匯流排14。 其中高速匯流排12可為一主機匯流排（H〇stbus)，而低速 匯流排14可為一週邊元件匯流排（PCI bus)或是一快速 週邊兀件匯流排（PCI Express bus)。其中晶片1〇包含有： 一问述匯排控制皁元1〇1，連接至高速匯流排12，用· 控制高速匯流排12之㈣傳輪；—低辆麵控制單」 1〇2 ’連接至低速匯流排14，用以控制低速匯流排14之: ^專輸；-上游元件控解元⑻⑽伽讓㈣⑽讀) :公速流排控制單元1〇1和低速匯流排控制單; W傳輸貧料至高速匯流排控制單元;以及一_

傳輸資紅低輕翻肋辟元1G2 ’ W 如第一圖所示，告曰Η / (圖中未示出—:日日 接叉測試時，一測試機差 pa㈣至θ片速匯流排12送人—測試訊號（tes 在日日片〗〇内邛，高速匯流排控制單夭 1306951 101、下游兀件控制單元1〇4、以及低速匯流排控制單元102 會依序對此測試訊號來做運算和處理，此被運算和處理尚 的測試訊號最後將透過低速匯流排M輪出，此時八^ • 此被運算和處理過的測試訊號，而能得出此晶片^的: : 、结果，進而判斷該晶片10之運作是否正常。 士式 1單元==片10内部，除了一部份高速匯流排控制 下運作外，其餘部份是在相對較低速度 • 所產生的_號產生器(高頻測試機台） 切縣_賴在相_低逮度 第==的元件時，常會造成測試結果的失直 圖。此=月/ 一 B曰曰片測試系統之功能方境示意 晶片如-端連==電腦系統之一晶片20。其中 排24。其中高速匯::匯2:=二—端1接:低逮匯流 bus)，而低逮匯产排可Α ° 主機端匯流排（host t而高逮匯；或—咖匯流排。 釀 速度。 域度通大於低逮匯流排24之工作 流』=有崎元低速匯 204 夺工帝]早兀20】連 〃中呵速匯流排 排22之資料傳輸。而低：:::2 用以控制高速匯流 匯流排24，係用以控制低:二:空制單元202連接至低速 元件控制單元203連接至！^〜排24之資料傳輸。上游 連接至馬逮匯流排控制單元2〇1和低速 1306951 匯流排控制單7t 2G2,係用以傳 單元施。下游元件控制單元取^至騎匯流排控制 早兀別和低逮匯流排控制單元加，係 = 低速匯流排控制單元202。、、卜 傳輸貝枓至 匯流排控制單元202、上游二^，2G5賴至低速 ,,, 兀件控制早兀203以及下游开 牛控制単兀2G4 ’其主要係提供—轉址功能。 本案的_方法進行說明。當

日:，百先利用娜中預存各暫存器設定值之腦s心 ^行晶片20的初始化設定，其中包含在測試控制單元2〇5 填入一預設絲龍。此外，顺控制單元205可透過— 控制訊號來控制其工作狀態，進而可設定晶片2〇是工作於 正⑼作板式或是測試模式。當控舰號騎致能，晶片 2〇為正常操作模式’此時測試控制單元2〇5接收由低速匯 流排24#來之外部訊號，並根據外部訊號的資料位址將此 外部訊號上傳至上游元件控制單元2G3。當控制訊號為致 月fa，則晶片20為測试模式，而由低速匯流排24傳送至晶 片20的外部§孔號即為一測試訊號。測試控制單元205使得 測§式ifl號與預設位址資料進行位址資料之比對。 當測试訊號的位址資料與預設位址資料相同，則改寫 測試訊號的位址資料，使得測試訊號透過一記憶體映射輸 入輸出路徑（Memory Map Input Output Path，簡稱 MMIO Path) 2050而傳送至下游元件控制單元204。如果測試訊 號的位址資料與預設位址資料不相同，則根據測試訊號的 原始位址資料而傳送測試訊號至上游元件控制單元203以 10 •1306951 及其對應的位址（高速匯流排端或低速匯流排端）。 在對晶片20進行測試之前，晶片20本身必須要先進 入正¥運作的狀g ’因此晶片内的相關暫存器（咖如） 必廣先被填人適當的縣完成初始化。—般初始化晶片2〇 龄法通常是由從高逮匯流排22所發出的初始化設定之 組態週期（configuration cycle)進行。在本發明中，由於 不使用尚速匯流排22端進行測試，因此可利用R〇MSIp 中所暫存的初始值來進行晶片20之初始化設定。但隨著晶 片的功能愈來愈強大，晶片内需要寫入預設資料的暫存器 的數量也愈來愈多，而R0MSIP的資料容量通常只有64 個四字組（quad word，簡稱QW)。因此，本發明另外更 可以利用於低速匯流排24發出初始化設定之組態週期 (configuration cycle)進行晶片20的初始化。而組態週期 (configuration cycle )的位址資料將會與測試控制單元205 之預設位址資料相同，因此組態週期（c〇nfigurati〇ncyde) 的位址資料會被改寫，亦即使得組態週期透過記憶體映射

輸入輸出路經（Memory Map Input Output Path，簡稱 MMIO 路徑）2050傳送至下游元件控制單元2〇4，進而模擬成由 高速匯流排控制單元201所送出之組態週期（configuratiQn cycle )，以進行晶片初始化設定。 本發明除了可以測試高頻訊號外，更可以進行低頻訊 號之測试。當晶片20初始化完成後，連接於低速匯流排 24上之測試裝置（圖中未示出）可經由低速匯流排％輸 入一低頻測式訊號至晶片20。當低頻測試訊號經由低速匯 11 -1306951

流排控制單元2〇2轉傳至測試控制單元挪後，此低頻測 試訊號之位址㈣將會與賴控辩元2G5之預設位址資 料來比對，若賴_織之她資触_試控制單元 加5 =預設位址資料不同，則此低頻測試訊號將會被轉傳 至上為7G件控鮮π 2G3進而送至高逮隨排控制單元 =，然後再經過下游元件㈣單元綱及低賴流排控制 =兀2〇2的處理和轉傳。如果位址相同，則此低頻測試訊 諕將會經由難〇路徑2㈣轉傳至下游元件控制單元 綱，再經由低速匯流排控制單元2〇2的處理和轉傳，但最 =者都可經由低龜流排24而輸出—處理過的低頻測 。此時，藉由分析此被處理過的低頻測試訊號，而 月b#出此曰曰片2〇的測試結果，進而判斷該晶片烈之功能 ^ 閱第二圖，其係為一本發明之晶片測試方法流程 ^首先、初始化晶片20 (步驟31);由低速匯流排24 、 H民號至低速匯流排控制單元202 (歩驟32 );測 試控制單亓u 小， U5接收測試訊號之位址資料後，與一預設位 >、^ 進行比對（歩驟33 );若位址資料相同，則將此測 式°凡號絰由—MMIO路徑2050轉傳至一下游元件控制單 204 ( /fe (i®? 〇 /1 \ 傳至 1坤34);若位址資料不相同，則將此測試訊號轉 Μ * 件控制單元203 (歩驟35);再由低速匯流排 而"貝出已完成轉傳後之測試訊號來進行後續的測試程 序（歩驟36)。 曰曰片為了因應某些較特殊的情況，如訊號在兩張顯示 12 -1306951 卡、或一張顯示卡一張影像擷取卡之間做傳輸，因此存在 有路徑（例如：—PCI匯流排到另一 ρα匯流排 (peer-to-peer)的路徑）。本發明的測試方法即在一低速低 頻的匯流排端輪人—測試訊號’使得測試信號經由此路徑 而被晶片運算和處理，最後再經由另—錄速低頻的匯流 排端輸出此測試訊號而完成此晶片的測試。如此一來，晶 片的測试將不需要藉由高速高躺匯流排端來輸人測試訊 號，這將可解決隨著主機端匯流排速度不斷地提升，而測 試機台就必須不斷汰換的問題。同時也可解決高速的匯流 排端和低速的匯流排端間速度差距愈來愈大造成待測晶片 測試結果的失真等問題。 此外，當R0MSIP容量有限而不能提供足夠資料來初 始化晶片20内暫存器時’可以透過測試控制單元2〇5所提 供之轉址功能’將一從低速匯流排24輸入的組態週期轉傳 至下游元件控制單元204，進而完成該晶片2〇之複數^暫 存裔初始化設定。而本案可廣泛應用於各式積體電路晶片 之設計與測試上，尤其是核心邏輯晶片之設計與測試，因 此本發明得由熟習此技藝之人士任施匠思而為諸般修飾， 然皆不脫如附申請專利範圍所欲保護者。 【圖式簡單說明】 本案得藉由下列圖式及說明，俾得一更深入之了解· 第一圖，係為一晶片測試系統之功能方塊示意圖。 13 1306951 第二圖，係為本案之一晶片測試系統之功能方塊示意圖。 第三圖，係為本案之一晶片測試方法流程圖。 【主要元件符號說明】 本案圖式中所包含之各元件列示如下： 晶片10，20 高速匯流排控制單元101，201 低速匯流排控制單元102，202 上游元件控制單元103，203 下游元件控制單元104，204 高速匯流排12，22 低速匯流排14，24 測試控制單元205 記憶體映射輸入輸出路徑2050 14

Claims (1)

1306951 圍 、申請專利範 ^ —晶片，應用於一電腦系統，該晶片一端連接一高速匯 另知連接一低速匯流排，該晶片包含： 匯挪4控制單元’有一預設位址資料，接收由該低速 诗非傳送之—外部訊號，根據一控制訊號決定是否比對 W °卩矾號的位址資料與該預設位址資料； 試抑制士;好凡件控制單兀’連接至該高速匯流排以及該測 〜，早^用以傳送該外部訊號至該高速匯流排；以及 試件控制早％，連接至該高速匯流排以及該測 广用以傳送該外部訊號至該低速匯流排。 2·如申請專利範圍第1項所述之曰Η甘山 —你、φ「ώ 貝所迷之日日片，其中該晶片更包含： 控制該低速匯流排端訊號的傳=;=_二用以 低速匯流排控制單元傳送至該測试控透過該 一高速匯流排控制單元， ，乂及 控制該高速匯流排端訊號的傳輸妾。亥向速匯流排，用以 3. 如申請專利範圍第丨項所述之曰 為非致能時，該晶片為正常操^a ’:、中當該控制訊號 資料不與該預設位址資料比對。，δ亥外部訊號的位址 4. 如申請專利範圍第i項所述之曰曰 為致能時，該晶片為測試模式，曰曰〜，其中當該控制訊號 料與該預設位址資料進行比^。使得5亥外部訊號的位址資 5. 如申請專利範圍第4項所述 曰曰片’其中若比對的結果 15 -1306951 相同’則使得該外部訊號經由一記 傳送至該下游元件控制單元。 心丑、射輪出輸入路徑 6.如申請專利範園第5項所述之晶片 號之位址資料，使得該外部訊號可ς中改寫該外部訊 輸入路徑傳送至該下游元件控制單…己憶體映射輸出 如申請專利範園第5項所述之晶片， & 為一組態週期，哕紐能、R # “中π亥外邛讯號可 .π ^ 悲週期之位址資料與該預

:同’該組態週期經由該記億體映射輪出輸::："料 該下游元件控料元，用《初始㈣路㈣运至 8.如申請專利範圍第4項 不同，則使楫/ 日日，/、中若比對的結果 則使侍该外部訊號傳送至該上游元 9·如申請專利範圍第！項所述之 ^早兀。 ROMSIP t ^#it λ ^ 、 日日/、中利用預存於 甲的值填入該預設位址資料。 瓜如申請專利範圍第J項所述之晶 排可為一主機 /、中該间速匯流 排。 紙铷匯流排，而該低速匯流排可為一 PCI匯流 二m電腦系統中’該晶片—端 逮匯流排，另-端連結-低速匯流排，該測試方 由°亥低逮匯流排端輸入一外部訊號至該晶片； 匕對。亥外部訊號之位址資料與一預設位址資料； I右该外部訊號之位址資料與該預設位址資料相同，則 利用—s己憶體映射輸出輸入路徑傳送該外部訊號至 匯流排端； Π低速

16 -1306951 由该低速匯流排端讀出該外部訊號。 12.如申請專利範圍第u項所述之方法，其中更包含利用 ROMSIP或是彻—組態週期初始化該晶片。 Π.如申請專利範圍帛12項所述之方法，其中該外部訊號 為該組態週期，該組態週期之位址資料與該預設 相同。 男 H.如申請專利_第u項所述之方法，其巾更包含 ROMSIP設定該預設位址資料。 如申料·圍第„顧述之紐，其巾若該外部訊 ::之位址貧科與該預設位址資料不相同，則根據 is:資料傳送該外部訊號至該高速匯流排端或該低速 认如申請專利範圍㈣項所述之方法，其中 拼為一主機端匯流排，該低速匯流排為-PCI匯流排 1 奎7处一晶片操作方法’應用於一電腦系統中，該晶片-沪 連…-高速匯流排，: 方法包含·· '机徘，而该細作 初始化該晶片； =低速匯流排端輸入一外部訊號至該晶片 是制訊號之狀態_該晶片為正常操作模式或 其中當該晶片為測試模式時， 資料與-預設位址資料。 對该外部訊號之位址 μ.如申請專利範圍第17項所 方法，其中當該晶片為 17 1306951 正第才呆作模式時，夫戸辦令女从 訊號。 x豕以卜部訊號的位址資料傳送該外部 =如宇請專利範圍第17項所述之方法，當該 式二::二外:訊號之位址資料與該預設位址資二： ° 、'、、二&己憶體映射輸出輸入路徑傳送★亥外$ =速匯流排端；若該外部 :料=該外部訊號的位址資料傳== 一；=二V7項所述之方法，更包含利用 之位址資料與該預晶片，其中該組態週期

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