TWI305671B - Method for fabricating recessed gate mos transistor device - Google Patents

Description

1305671 ♦ 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體元件的製作方法，特別是有關於一 種溝渠式動態隨機存取記憶體(Dynamic Random Access Memory ’簡稱為的凹入式閘極(recessed-gate)金氧半導體 (Metal-Oxide-Semiconductor，簡稱為MOS)電晶體元件的製作方 法。 【先前技術】 隨著70件設計的尺寸不斷縮小，電晶體閘極通道長度(职切 channel length)縮短所引發的短通道效應(sh〇rt channd effect)已成 為半導體元件進-步提昇積紐轉礙。過去已有人提出避免發 生短通道效應的方法，例如，減少閘極氧化層的厚度或是增加換 雜濃度等，然而，這些方法卻可能同時造成元件可靠度的下降或 • 是資料傳送速度變慢等問題，並不適合實際應用在製程上。 為解決這些問題，該領域現已發展出並逐漸採用一種所謂的凹 入式問極(recessed-gate)的MOS電晶體元件設計，藉以提昇如動態 隨機存取記憶體(DRAM)等積體電路積集度。相較於傳統水平置放 式MOS電晶體的源極、閘極與沒極，所謂的凹入式閑極膽§電 …晶體係賴極與汲極、源蹄作於預絲刻在半導體基底中的溝 ^ 渠中，並且關極通道區域設置在該溝渠的底部，俾形成-凹入 式通道(rec㈣d-ch_d)，藉此降低M〇s電晶體的橫向面積，以 1305671 提昇半導體轉的積集度。 仍述製作凹入式間極(麟祕娜)⑽電晶體的方法 :、點，猷待進一步的改善與改進。舉例來說，凹入 麵織綱錄心 導體基底巾，而微影製_偏差與形成賴的乾_製程並益 法確保每侧極縣的深淺都完全_，目柯能造絲個電晶 體的通道的長短並不完全一致，產生電晶體元件其臨界電壓日日 (threshold voltage)之控制問題。 此外，習知製作凹入式閘極(recessed_gate)M〇s電晶體的方法 至少需要兩摘多晶魏積步驟和—道微雜封能完成。其令 第-次沈積的多晶料係絲製作週輕路_㈣極結構，在 陣列區域需另以-道微影製程將第—次沈積的多晶獨以及一沉 積於係基絲面之魏層齡’㈣，再骑第二次多晶石夕層以 形成陣顺域關極結構。然而，當去时氧層之步驟時若有過 度#刻，以及在疋義閘極結構時若有對準偏差，則可能導致第二 次沈積的多晶矽層與基底短路。 【發明内容】 因此，本發明之主要目的即在提供一種形成溝渠式動態隨機存 取記憶體的凹入式閘極電晶體的方法，以解決前述習知技藝之問 1305671 本發明提供一種凹入式閘極]^0§；電晶體元件的製作方法，包 含有： 提供-半導體基底包含一陣列區以及一週邊電路區，其中該半 導體基底具有-主表面，且在該主表面上形成有—墊氧化層以及 一墊氮化矽層； 於該陣列區之該半導體基底中形成複數個溝渠電容，其中各該 複數個溝渠電容皆有-溝渠上歸，且凸出於該半導體基底之該 主表面； 剝除該塾氮切層’暴露出該純化層及該溝渠上蓋層； 於該半導體基底上沈積—襯墊層，使該襯麵覆蓋於該塾氧化 層以及該溝渠上蓋層上； 於該襯墊層上沈積一非晶矽層； 以及 :儿積光阻材料於該半導體基底上，並經由一微影製程以去除 該陣列區之軸輯料，赠鱗順曝料該非晶石夕層， 使病週邊電路區被該光阻覆蓋； 丨壁上形成一 非等向性餘刻該非晶石夕層，以於該溝渠上蓋層的側 非晶矽側壁子； 去除該光阻材料； 氧化該非晶⑦趣子以形成-魏側壁子； 、該墊氧 利用该石夕氧側壁子作為一餘刻硬遮罩，餘刻該概塾層 化層及該轉體基底，形成一閘極溝渠； ’尤積第-氮化⑪層，填滿該閘極溝渠； 1305671 回蝕刻該第-氮化矽層； 研磨掉卿氧㈣子叹部分的該 進行一化學機械研磨製程 溝渠上蓋層； 閘極介電層；以及 並使其填滿該閘極溝 去除該第—氮切相及該襯墊層； 於該閘極溝渠的侧壁以及底部上形成一 於該閘極介電層上形成—閘極材料層，

—為了使貝審查委員能更進一步了解本發明之特徵及技術内 容，請參閱以下有關本發明之詳細說明與附圖。然而所附圖式僅 供參考與獅說並非絲對本伽加雜制者。 【實施方式】 睛參閱第1圖至第14圖’錄示的是本發雜佳實施例一種 溝渠式動態隨機存取記憶體的凹入式閘極M〇 s電晶體的製作方 法的剖面示意圖。首先，如第1圖所示，在半導體基底1〇上形成 有一塾氧化層12以及一墊氮化石夕層14。接著，在一記憶體陣列區 100的半導體基底1〇内，形成複數個溝渠電容結構2〇a及2〇b， 其分別形成在電容溝渠22a及22b中。 其中，溝渠電容結構20a包含有一側壁電容介電(sidewall capacitor dielectric)層 24a 以及一摻雜多晶矽(d〇ped p〇lysilicon)層 26a，而溝渠電容結構20b包含有一側壁電容介電層24b以及一多 1305671 - 晶矽層26b。摻雜多晶矽層26a及26b係分別用來作為溝渠電容結 構20a及20b之上電極。 為簡化說明，溝渠電容結構2此及2〇1)的埋入式電容下電極 (buriedplate)並未特別顯示在圖中，而僅簡要顯示溝渠電容結構 20a及20b的上部構造。 • 接著，如第2圖所示，進行所謂的「單邊埋入導電帶(Single-Sided

BuriedStrap，又稱為SSBS)」製程，在溝渠電容結構2加及2此 的上部分別形成單邊埋入導電帶挪及28b，以及形成溝渠上蓋層 (Trench Top Oxide，簡稱為TT〇) 3〇a及3〇b。如第2圖所示，溝渠 上蓋層30a及30b凸出於半導體基底】〇的表面n ^ 則述的單邊埋入導電帶」製程通常包括有以下的步驟：將側 壁電谷介電層24a、24b以及多晶销（吟2) 26a、施回姓刻至 第預疋深度’再填入另一多晶石夕層(p〇ly_3)，回敍刻㈣至 第二預定深度後，在Poly_3上形成不對稱的側壁子，然脑刻未 被該側壁子覆蓋的叫3以及Pdy_2，最後，填入ττ〇魏絕緣 層，再以化學機械研磨製程將TTCU夕氧絕緣層平坦化。 如第3圖所不’元成單邊埋入導電帶撕及娜的製作後，隨 後再將半導縣底1G上的魏化销Μ嫌，打純化層12。 •舉例麵’ 魏切層14的枝可採職式化學方法，例如 1305671 包在熱碌酸溶液中’但不限於此。

稱為CVD)触’例如健化學氣相沈積(LGw_prcssureCVD，又 '為PCVD)製私或者電毁加強化學氣相沈積 CVD’又稱為PECVD)製程等等，在半導體基底1㈣陣列區域励 以及週邊電路區域102上沈積-氮化德㈣(silicon nitride 八）2根據本發日@之較佳實施例，氮化_概塾層42力厚度可以 "於50埃至5〇〇埃之間，較佳為1〇〇埃至3⑻埃之間。 接下來#進行另-化學氣相沈積製程，例如低壓化輋顏相沈

進仃兩次的斜角度離子佈植製程110以 離子佈植製程110以及12〇_子佈植 及120，射兩:场斜肖度離子佈植製程

將如BF2等摻質植入非晶石夕層44中 並以微影製程將陣列區域 如第5圖所示，塗佈-光阻層130 , 打開，並遮住週邊電路區域1〇2。

如第6圖所示，接著，進行_ 1305671 〜碎層44 ’在溝渠上蓋層撕及30b的側壁上形成環繞著溝渠上蓋 層30a及30b的非晶石夕侧壁子顿。形成非晶石夕側壁子你之後， 接著將光阻層130去除’暴露出週邊電路區域⑴2的非晶珍層44。 然後利用刪〇H溶液濕鞋刻非晶石夕趣子4如，去除非晶石夕侧 壁子44a中未植入BF2的非晶矽層。 第7圖所示’接著氧化陣列區域綱中的的非晶石夕侧壁子4如 #以及週邊電路區域102的非晶石夕層44，分別形成魏側壁子樣 、夕氧層32。進行一非等向性乾飯刻製程，利用石夕氧側壁子 桃、溝渠上蓋層3Ga及3Gb作為蝴遮罩，在半導體基底中 ^動對準爛出-閘極溝渠6G。鱗，在週邊電路.池) 區域1〇2上則依序覆蓋有塾氧化層12、氮化石夕襯塾層 42以及矽氧 層32。 ❿、如^ 8圖所7^，進行-化學氣相沈積製程，例如低壓化學氣相 沈積或者魏加強化學氣相沈積製料，同時在半導體基底 、的陣列區域1〇〇以及週邊電路區域1〇2上沈積一氮化石夕層5〇， 並I、填滿開極溝渠6〇。此外，在沈積氮化石夕層％之前，亦可以 先沈積一矽氧襯墊層（圖未示）。 第9屠J % - ^ ^ … · π不’進行一餘刻製程，例如濕蝕刻製程或者非等向 ..子^程’飯刻一預定厚度的氮化石夕層5〇以及介於石夕氧侧壁 子44a與,冓渠上蓋層之間的氮化石夕概塾層42，並暴露出溝渠上氧 12 1305671 化層30a及30b的上部，同時，在矽氧側壁子她與溝渠上蓋層 之間形成一縫隙64。剩下的氮化矽層50則留在閘極溝渠6〇内， 形成虛設氮化矽閘極52。在週邊電路區域1〇2，則是將沈積在矽 氧層32上的氮化石夕層50去除乾淨，暴露出石夕氧層％。 如第10圖所示，然後進行-化學機械研磨(CMp)製程，利用剩 下的氮化矽襯墊層42以及虛設氮化矽閘極52作為研磨停止層， 將半導體基底10的表面平坦化’也就是將陣列區域漏内的石夕氧 侧壁子桃以及-部份的溝渠上氧化層，與週邊電路區域1〇2内 的石夕氧層32同時研雜，暴露出週邊電路區域1〇2 _氣化石夕襯 墊層42 〇 然後，如第η圖所示，進行一化學氣相沈積製程，例如低墨 化學氣相沈難程或者《加触學氣她難程㈣，在陣列 區域100以及週邊電路區域⑽上沈積一氣化销％。 〜接著’如第12圖所示’進行週邊電路區域搬内的主動區域 疋義製程錢親緣製程，在週邊電路區域⑽内形成主動區域 及淺親親域u。較魏程錢溝絕緣製 =要包括有以下之步驟：⑴螂_玻擊g)沈積；（2)多晶 ^積’⑶主動區域微影及蝕刻；（4)主動區域氧化製程；⑶主 動區域絕賴渠_狀化學顧研磨；但靴於上述步驟。 13 1305671 以上所述僅為本發明之較佳實_，驗本發明申料利範 所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖至第14圖緣示的是本發明較佳實施例—種溝汽 隨機存取記憶體的凹入式閘極MOS電晶體的製作方法動態 意圖。 不 參 【主要元件符號說明】 10 半導體基底 11 主表面 12 整氧化層 14 墊氮化矽層 20a、 b溝渠電容結構 22a、b 電容溝渠 24a、 b側壁電容介電層 26a、b 摻雜多晶矽層 28a、 b單邊埋入導電帶 30a、b 溝渠上蓋層 32 石夕氧層 42 氮化矽襯墊層 44 非晶發層 44a 非晶矽側壁子 44b 矽氧側壁子 50 氮化矽層 52 虛設氮化石夕閘極 60 閘極溝渠 64 縫隙 70 氮化石夕層 80 主動區域 82 淺溝絕緣區域 88 閘極介電層 90 摻雜多晶矽層 92 矽化金屬層 15 1305671 94 氮化矽蓋層 98 閘極圖案 98a 閘極導體 98b 凹入式閘極 99 閘極結構 100 記憶體陣列區 102 週邊電路區域 110 斜角度離子佈植製程 120 斜角度離子佈植製程 130 光阻層 16

Claims (1)

1305671 十、申請專利範圍： 1，一種凹入式閘極MOS電晶體元件的製作方法，包含有： &供半導體基底包含_陣列區以及—週邊電路區，其中該半 導體基底具有-主表面’且在該絲面上形成有—絲化層以及 一塾氮化石夕層； 於该陣列區之該半導體基底中形成複數個溝渠電容，其中各該 複數個溝#電容时-溝渠上蓋層，且凸出於該半導體基底之該 主表面； 剝除該墊氮化矽層，暴露出該墊氧化層及該溝渠上蓋層； 於該半導體基底上沈積一襯墊層，使該襯墊層覆蓋於該墊氧化 層以及該溝渠上蓋層上； 於該襯墊層上沈積一非晶矽層； >儿積一光阻材料於該半導體基底上，並經由—微影製程以去除 該陣列區之該光阻材料，以於該陣列區曝露出該非晶矽層，以及 使該週邊電路區被該光阻覆蓋； 非等向性餘刻該非晶矽層，以於該溝渠上蓋層的侧壁上形成一 非晶矽側壁子； 去除該光阻材料； 氧化该非晶矽側壁子以形成一矽氧側壁子； 利用該石夕氧侧壁子作為一蝕刻硬遮罩，钱刻該襯墊層、該墊氧 化層及該半導體基底，形成-閘極溝渠； 沈積一第一氮化矽層，填滿該閘極溝渠； 回钱刻該第一氮化石夕層； 17 1305671 進行-化學機械研磨製程’研磨掉該魏側壁子以及部分的該 溝渠上蓋層； 去除該第一氮化矽層以及該襯墊層； 於該閘極溝渠的側壁以及底部上形成—閘極介電層；以及 於該間極介電層上形成-閘極材料層，並使其填滿該閘極溝 渠。 如申叫專利細第丨項所述之—種凹人式閘極謝s電晶體元 的製作方法’其中該溝渠上蓋層之上表面約略與該塾氮化碎層 之上表面齊平。 3.如申睛專利範圍第丨項所述之—種凹人式祕腿S電晶體元 牛的1作方法，其巾該襯塾層係為氮化⑦概塾層。 4生如申轉鄕圍第丨項所述伽人式難MOS電晶體元 件的製作方法，其中該襯_的厚度介於5()埃至埃之間。 •如申轉鄕圍第1項所述之—種凹人式難M〇s電晶 件的製作方法，其巾該溝渠上蓋層係為魏層。 6.如申請專利範圍第i項所述之一種凹入式閘極M0S電晶體元 2的製作方法，其巾去除該第—氮切層以及鞠循之前，該 裝作方法另包含有以下的步驟： X 1305671 於該半導體基底上沈積一第二氮化矽層；以及 進行一週邊電路區域的主動區域定義製程。 十一、圖式： 19