TWI305083B

TWI305083B -

Info

Publication number: TWI305083B
Application number: TW091111992A
Authority: TW
Inventors: Wein Town Sun
Original assignee: Au Optronics Corp
Priority date: 2002-06-04
Filing date: 2002-06-04
Publication date: 2009-01-01
Also published as: US20030222678A1; US6801053B2

Description

1305083 月曰 _.修正案號91111卯?. 五、發明說明（1) 種使ira::一種位準移位電路，特別是有關於-您用早電源之位準移位電路。整電路（ievei shming circui"係用來調干值：使電壓適合特定元件使用。第1圖係顯 :1統位準移位電路之電路結構圖，其利用一對輸入之小 ^ η以及XVi η控制關0S電晶體以將低位準之小訊號位準壓低至VSS，或將高位準之小訊號位準拉升至VDD。以2圖一甘所示，傳統位準移位電路包括w〇s電晶體P1 ，，、源極皆耦接至第一電源VDD (以9V為例），而甲:極則分別耦接至彼此之汲極，連接節點分別為1〇以及 μ點^龍0S電晶體N1以及N1，，其汲極係分別耦接至連接二二以及1 2，源極係耦接至低電壓位準Vss，而閘極分入信號Vin以及XVin所控制。在此Vin&xvin之信 $位準為反相。當Vin為高位準時（以3 3v為例），信號位準為低位準’ &時画s電晶體Νι導通，使接即點10之電壓位準下拉至VSS，因此導通_5電晶體屮夕V*fNM〇S電晶體N1，並不導通，因此輸出端Vout所輸夕#:唬位準為電源VDD。反之，當Vin為低位準時，XVin 、位準為咼位準（3·3ν)，此時NM〇s電晶體Μ，導通’使2連接節點12之電壓位準下拉至vss，因此輸出端 out所輸出之信號位準為VSs。 ^為了加快連接節點10以及12電壓位準下拉之速度，烊 S_s電晶體N2以及_電晶體N2’，並將其閑極耦接曰；電源VCC (約為3. 3V )，因此NM0S電晶體N2以及第5頁 0632-7894twfl(3.7) ； D90048 ； Yvonne.ptc 1305083 λ_a. 修正曰 Μ 91111RQ9 五、發明說明（2)

NsM〇S電晶體Ν2’是永遠導通的’當NM0S電晶體Ν1或NM0S電 =導通時，連接節點1 0以及1 2電壓位準下拉之速度 .提升，使得位準移位電路之操作速度更快，且序錯誤之情況發生了然而，上述傳統位準移位電路並不適用於低溫多晶石夕夕=口(Low Temperature pi〇y_Si， LTps)上，因為LTps 私山°°特性在於其電子漂移率（mobility)大幅提高，而使 ^電流上升，但M〇s電晶體之臨界電壓亦隨之提高（可也已接近電源VCC的電壓。因此，NM0S電晶體N2 鹿用無法有效的被導通，使得傳統位準移位電路；領域時’在高頻操作下會有嚴重的RC延遲。於此，為了解決上述問題，本發明主要目的在於 ΝΜ〇 ' 位準移位電路，具有單一外部電源，能夠確保、 NM0S電晶體Ν2及Ν2，乐分壓電路Φ的私山被導通’並藉由-對反相邏輯閘將位痤#中的輸出號位準確實拉到VDD或VSS。藉此，含，準輪入信號能確實轉換為VDD，阿實維持伽，而當輸入信號之位準小幅以：確準移位電路轉換後之輪出電壓仍能維持在VDD或VSS位為獲致上述之目的，本發明提出一包括下列元件。第一簡雪種位準移位電路， PU極’ $ 一源極係賴接於第-電壓(VDH極 2接於第一汲極，第二没極搞接於匕；極而卜極輕接於第一電卿D)。第一反相邏輯間係麵接於弟第二一源 1305083

汲極並具有-輸出端。第二反相邏輯閘係耦接於第二汲極並具有一反相輸出端。第_NM0S電晶體具有第三閘極、第三汲極及一第三源極，第三閘極耦接至第一電壓（，第三汲極耦接至第一汲極，而第三源極耦接於一反相輸入端。第二NM0S電晶體’具有第四閘極、第四汲極及第四源極，第四閘極耦接至第一電壓（VDD) ’第四汲極耦接至第二汲極，第四源極耦接於輸入端。另外，本發明提供一種位準移位電路，包括下列元件。第一PM0S電晶體具有第一間極、第一汲極以及第一源極:第一源極耦接於第—電壓（VDD)。第二pM〇s電晶體具'、有第二閘極、第二汲極以及第二源極，第二閑極耦接於第一汲極，第二汲極耦接於第一閘極，第二源極耦接於第一電壓（_VDD)。第一NM0S電晶體具有第三閘極、第三汲極以及第三源極’第三閘極耦接於第一閘極’第三汲極耦接於第一汲極，第二源極耦接於反相輸入端。第二電晶體具有第四閘極、第四汲極以及第四源極，第四閘極耦接於第二閘極，第四汲極耦接於第二汲極，第四源極耦接於一輸入端。第三NM0S電晶體具有第五閘極、第五汲極以及第五源極，第五閘極耦接於輸入端，第五汲極耦接於反相輸出端:第五源極耦接於第二電壓（vss)。第四NM〇s電晶體具有第六閘極、第六汲極以及第六源極，第六閘極耦接於反相輸入端，第六汲極耦接於輸出端，第六源極耦接於該第二電壓（VSS)。 ' “ 第一實施例

修正

1305083 案號 9111199?. 五、發明說明（4) 第2圖係顯示根據本發明第一實施例所述之位準移位電路之電路結構圖。 PM0S電晶體P1 〇 ,具有閘極、汲極以及耦接於外部電源VDD之源極。PM0S電晶體p1:0’ ，其閘極耦接於PM0S電晶體P1 0之没極、没極耦接於PM0S電晶體ρι 〇之閘極，而源極耦接於外部電源VDD。另外’根據本發明所述之位準移位電路，更包括一對反相邏輯閘（20A，20B )。其中，反相邏輯閘20A係由一 PM0S電晶體P12以及一NM0S電晶體N1 2所組成，PM0S電晶體 P12之源極係輕接至電源VDD，NM〇s電晶體N12之源極係耦接於低電壓位準VSS。PM0S電晶體P12與NM0S電晶體N12之間極係彼此麵接’而PM〇s電晶體P12之汲極係耦接於NM0S 電晶體N12之没極。反相邏輯閘2〇a之輪入端（pM〇s電晶體 P12與NM0S電晶體N12閘極之連接節點）係耦接spM〇s電晶體P10’與NM0S電晶體N14’之連接節點22，PM0S電晶體P12 之汲極與NM0S電晶體N1 2之汲極之連接節點為反相邏輯閘 20A之輸出端（xvout)。反相邏輯閘20B係由一PM0S電晶體P12，以及一NM〇s電晶體N12’所組成，PM0S電晶體P12,之源極係耦接至電源 VDD ’ NM0S電晶體Π2’之源極係耦接於低電壓位準vss。 PM0S電晶體P12’與NM〇S電晶體N12,之閘極係彼此耦接，而 PM0S電晶體P12’之汲極係耦接於關〇5電晶體N12，之汲極。反相邏輯閘2〇β之輸入端（PM0S電晶體P12’與NM0S電晶體 Ν1 2閘極之連接節點）係輕接於ρ μ 〇 §電晶體ρ 1 〇與

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1305083 修正曰案號 91111992 五、發明說明（5) M0S電晶體M4之連接節點24，PM〇s電晶體p NM0S電晶體N12,之汲極之連接節極與出端（Μ)… 為反相邏輯，B之輸 U二外’ 月第一實施例更包括NM〇S電晶體N14 以及N14 , NM0S電曰曰體N14以及N14，之閉極外部電源™)，而各自之沒極係分別㈣至連接節點=至及22，且腿0S電晶體N14之源極係福接於反相輪入端 XVin，NM0S電晶體N14’之源極係耦接於輸入端¥111。在此Vm及XVin之信號位準是互為反相。當vin 準時（以3.3V為例），XVin之信號位準為低位準，由二 NM0S電晶體ΝΠ以及麵S電晶體NU，之閘極㈣接謂d (約9V，以保證大於NM0S電晶體之臨界電壓），晶體NU以及NM0S電晶體N14，皆為導通狀態，因 ^ 點24之電壓位準為低位準，並因此而導通…⑽電晶體 P12’ ，使得輸出端V〇ut之輸出信號為接近”之高位準。杂

Vin為低位準時，XVin之信號位準為高位準（以33v為田 ^ ，由於NM0S電晶體N14以及NM0S電晶體N14，皆為導^狀態，因此連接節點24之電壓位準為高位準，故導通_ 晶體N1 2 ，使得輪出端Vout之輸出信號為VSS位準。第3 A圖係顯示根據本發明第—實施例所述之位準電路之直流電壓下之轉換特性曲線圖。先觀察XVin=3 Sv 此條曲線，這是代表將3. 3V的定電壓輸入於第2圖中的 XVin端，而Vin端則輸入由(^至叮變化的電壓，所得到

Vout值，由此曲線可知在Vin小於約叮時，““均能維持第9頁 0632-7894twfl(3.7) ; D90048 ; Yvonne.pn 1305083 . 盡號 91111000 五、發明說明（6) 在低位準；同理另— 壓，V i η則势條曲線則是表示XV i η端輸入〇 V的定電曲線證明至0v變化的電壓，所得之Vout值，此準，；m μ _降低至3V左右，Vout仍能維持高位千此圖顯不太雷ΰ、表，、能，且效能相當優$路已達到分離禹低位準小訊號的功進^，第3Β圖係顯示根據本發明第一實施例所述之位鹿+费、Ε 电源所提供之直流電流I dd與V i η之關係圖。的q 、 *徒供之直流電流在Vi η為0V以及3. 3V時只需菸；Γ夕並此改善傳統位準移位電路在高頻操作下所可能發生之RC延遲效應。第二實施例第4圖係顯示根據本發明第二實施例所述之位準移位電路之，路結構圖。第二實施例與第一實施例之差異在於 PM〇S電曰曰體P1 0之閘極係耦接於輸出端Vout，而PM0S電晶體P10之閘極係耦接於反相輸出端xv〇ut。第5 A圖係顯示根據本發明第二實施例所述之位準移位電路之直流電壓下之轉換特性曲線圖，顯示本電路之轉換特性仍佳。再者’第5B圖係顯示根據本發明第二實施例所述之位準移位電路之電源所提供之直流電流I dd與V i η之關係圖。顯不電源所需提供之直流電流在Vi η為0V以及3. 3V時皆小於 1 OuA 〇綜上所述，根據本發明第一實施例以及第二實施例所述之位準移位電路，將NM〇s電晶體NU以及NM〇s電晶體

〇632-7894twfl(3.7) ； D90048 ； Yvonne.ptc 第10頁 1305083 五、發明說明（7) N1 4之閘極直接麵接至yDD ( 9v ) ’能夠確保題⑽電曰 N14以及NM0S電晶體N14，被導通，適合^以製程所形=之疋=。並且藉由一對反相邏輯閘將分壓電路中的輪^信實拉到VDD或VSS。藉此’高位準輸入信號能確“ 換為VDD，而低位準輸入信號能確實維持在，而♦ 2之位準小幅變動時’經過位準移位電路轉換後電壓仍能維持在VDD或VSS。出第三實施例第6圖係顯示根據本發明第三實施例所述之位電路之電路結構圖。千秒位 PM0S電晶體P20及P20’ ，具有蘭搞& 外部電源VDD之源極。P20，之ί = = ί，及極以及轉接於 D0n, t 你控FZU之閘極係耦接於P20之汲極， P20之汲極係耦接於p2〇之閘極。隨0S電晶體N20與PM0S電晶體P20之閘極係而NM0S電晶體N20之汲極係耦接於pM〇s電晶體p2〇之及， PM0S電晶體P20與NM0S電晶體们〇閘極耦於位準移位電路之輸出端v〇ut，點係耦接於 NM0S電晶體N20之汲極之連接筋日日0之汲極與之反相輸出端m〇ut) = fjNf =接至位準移位電路體P20組成一反相邏輯閘。題⑽電曰曰體N20與PM0S電晶另外，NM0S電晶體N2〇，.PM〇s電晶體p2〇, 此耦接，而NM0S電晶體j\f2〇，之、及炼孫紅拉 Ψ '、4 Ρ20，之，¾炻。PMnc ♦ s /及極係輕接於PM0S電晶體以0之/及極〇 pm〇S電晶體P2〇’盥NM〇s 接節點係耦接於位準移位電二、f日日體N2〇閘極之連杪位電路之反相輸出端XVout，而修正___ PM0S電晶體P20’之汲極與NMOS電晶體N20’之汲極之連接節點係耦接至位準移位電路之輸出端（v〇ui;)。在此，NM〇s ^ 晶體N2 0’與PM0S電晶體P20’組成一反相邏輯閘。另外，

NM0S電晶體N20、PM0S電晶體P2〇、NM0S電晶體N20,舆PM0S 電晶體P20’更構成一箝制電路（la1：ch )。 . 再者’根據本發明第三實施例所述之位準移位電路，更包括一NM0S電晶體N22及一NM0S電晶體N22，。NM0S電晶體N22之閘極係耦接於輸入端Vin，其汲極係耦接於反相3曰輪出端XVout，而源極係耦接於低電壓位準vss。另外，電晶體N22’之閘極係耦接於反相輸入端XVin，其汲極係耦接於輸出端Vout，而源極係耦接於低電壓位準vss。在此Vin及XVin之信號位準是互為反相。當Vin為高位準時（以3. 3V為例），χνίη之信號位準為低位準，此時 NM0S電晶體N22導通，故反相輪出端xv〇ut之電壓位準為低位準’此低位準信號導致PM0S電晶體p2〇’導通，因此，輪出端Vout之電壓位準為高位準，另外，輸出端““之高位準輸出信號更回授至PM0S電晶體P20與NM0S電晶體N20閘極之連接節點’以導通NM〇s電晶體N2〇，並使得反相輸出端 XVout繼續輪出低位準信號。當Vin為低位準時（以3. 為例），17丨11之仏號位準為高位準，此時隨電晶體N22，^ 通’故輸出端V0ut之電壓位準為低位準，此低位準信號致PM0S電晶體P20導通，因此，反相輸出端xv〇ut2電壓位準為高位準，另外，反相輸出端xv〇ut之高位準輸出信號更回授至PM0S電晶體P20,與關05電晶體N20,閘極之連接Γ 0632-7894twf1(3.7) * D90048 > Yvonne.pic 第12頁 1305083 -_ 91111992 主月日倐正五、發明說明（9) ' ' ' 點，以導通NM0S電晶體N20，，並使得輸出端Vout繼續輸出低位準信號。此信號箝制之作用將使得根據本發明第三實施例所述之位準移位電路之狀:態更為穩定且速度更快了第7圖係顯示根據本發明第三實施例所述之位準移位電路之直流電壓下之轉換特性曲線圖。根據本發明.第三實施例所揭露之結構，若Vi η在3. 3V和0V之間有小幅變動，轉換電壓仍能分別維持在高位準及低位準，顯示本電路效能良好。第四實施例第8圖係顯不根據本發明第四實施例所述之位準移位電路之電路結構圖。第四實施例與第三實施例之差異在於使用PM0S電晶體Ρ24以及Ρ24，代替NM0S電晶體Ν22以及 Ν22 ，其源極並改接至^])。由於pM〇s材料特性之緣故，較不受製程環境的影響，因此較為穩定，故電路之雜訊耐受能力較好。第9A圖係顯示根據本發明第四實施例所述之位準移位電路之直流電壓下之轉換特性曲線圖，若Vin在33v*〇v ^間有變冑’轉換電壓仍能分別維持在高位準及低位準，顯示本電路效能良好。再者，第9Β圖係顯示根據本發明第四實施例所述之位猫移2電路之電源所提供之直流電流1 dd與” η之關係圖。 .»、不-源所需提供之直流電流在^為〇 1 Π ,, A J 曰 Μ、 ’、不上所述，根據本發明第三實施例以及第四實施例所

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fllniQQO 五、發明說明（10) 述之位準移位電路，利用NM0S電晶體N20、PM0S電晶體 20、^MOS電晶體N2〇’與pM〇s電晶體p2〇，所構成之箝制電路此將小之互補輸入信號利用差動放大的原理放大至高 ^準L此f路適合LTPS製程所形成之元件。藉此，高位準 =^號此確貫轉換為vDD，而低位準輸入信號能確實锥、S S而§輪入信號之位準小幅變動時，經過位準移。、路轉換後之輸出電壓仍能維持在或。曰；^^ μ根據本發明所述之位準移位電路適用於低溫多 ^ 之鈐屮發〇W TemPeratUre n〇y~Si，LTPS )，具有穩疋之輸出電源，且避免在宾頫搞根據本發明若述之位準移位電路I產生RC延遲。再者’ 能夠確保酬S電晶體被導通，# ’僅具有單—外部電源，分壓電路中的輸出信號實：藉由-對反相邏輯閘將位早輸入彳§唬能確實轉換為… 雅實維持在VSS，#當輸入信號=低位準輸入信號能破準移位電路轉換後之輸出準小幅變動時，經過位本發明雖以較佳實施例揭^4持在·或VSS。々本發明的範圍’任何熟習此項，然其並非用以限疋精神和範圍内，當可做些許的:者，在不脫離本發明之保護範圍當視後附之申請專利範飾’因此本發明之视園所界定者為準。

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91111QQ9 圖式簡單說明圖式之簡單說明：為使本發明之上述目的、下文特舉一較佳徐竑& J ^徵牙儍點忐更明顯易懂，下：佳具施例，並配合所附圖式，作詳細說明如圖示說明：，1圖係顯示傳統位準移位電路之電路圖。第2圖係顯示根據本發明第一實施例之杜之電路結構圖。饥旱移位電路第3A圖係顯示根據本發明之直，電壓下之轉換特性曲線圖。之位準移位電路之電根據本發明第一實施例之位準移位電路 /、斤提:供之直流電流J dd與V i η之關係圖。第4圖係顯示根據本發明第二實施例之位之電路結構圖。干杪位電路第5Α圖係顯示根據本發明第二實施例之之直流電壓下之轉換特性曲線圖。準移位電路之電Ϊ根據本發明第二實施例之位準移位電路之電/原所&供之直流電流Idd與Vin之關係圖。第6圖係顯示根據本發明第三實施例之位準移位電路之電路結構圖。第7圖係顯示根據本發明第三實施例之位準移位電路之直流電壓下之轉換特性曲線圖。第8圖係顯示根據本發明第四實施例之位準移位電路之電路結構圖。

1305083 _案號 911Π992_年月日_Ifi_ 圖式簡單說明第9A圖係顯示根據本發明第四實施例之位準移位電路之直流電壓下之轉換特性曲線圖。第9β圖係顯示根據本發明第四實施例之位準移位電路之電源所提供之直流電流I d d與V i η之關係圖。符號說明： 10、12、22、24〜連接節點 2 0 A、2 0 Β〜反相邏輯閘 PI、P1’ 、P10、P10’、P12、P12’、P20、P20’ 〜PMOS 電晶體 N1、N1’ 、N2、N2’、N12、N12’ 、N14、N14’、N20、 N20’、N22、N22’ 〜NMOS 電晶體 V i η、X V i n〜小訊號 VDD〜高電壓位準 VSS〜低電壓位準 VCC〜電源 Vout〜輸出端 XVout〜反相輸出端

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Claims

1305083 年 _案號91111992 十六、申請專利範^ ^--^---§--it正 1 · 一種位準移位電路，包括· 一第一PM0S電晶體，具有_第_ 一第-源極，其中該第-源極係u笛—第-汲極及 (VDD) ； Ίτ'祸接於一第一電壓一第二PM0S電晶體，1山 — 一第二源極，其中該第if弟二間極、—第二没極及汲極耦接於該第一閘極，及極，該第二 (VDD)；該第一源凾福接於該第—電壓第一反相邏輯閘，該第一反相邏一汲極並具有一輪出端； ^耦接於該第一第二反相邏輯閘’該反相二没極並具有一反相輸出端；科仏祸接於該第一第一NM0S電晶體具有一第三閘極、— 第三源極’該第三閘極耦接至該第一電壓(咖）/二及一-J繼至該第一没極，第三源極輕接於—反相輪:弟端' 一第二NM0S電晶體，具有一第四閘極、—第四、、一一第四源極，該第四閘極耦接至該第—電壓（VDd)^及四汲極耦接至該第二汲極’該第四源極耦接於—輪入第 2. 如申請專利範圍第1項所述之位準移位電路\入端。該弟二鬧極係耦接於該反相輸出端，而該第—閘、中於該輸出端。 n知耦接 3. 如申請專利範.圍第1項所述之位準移位電路，該第一反相邏輯閘更包括：、令

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0632-7894twf2(3.7) ； D90048 ； Yvonne.ptc 第18頁 1305083 --案號9]〗丨彳卯& 六、申請專利範圍二汲極耦接於該第— (VDD)；

閘極，該第二源極耦接於該第一電壓一第一NM0S電晶體，及一第三源極，其中該第三沒極耦接於該第一及極端；一第二NM0S電晶體，及一第四源極，其中該第四汲極耦接於該第二沒核一第三NM0S電晶體，及一第五源極，其中該第没極搞接於一反相輪出蠕 (VSS);及具有一第三閘極、一第三汲極以二閘極耦接於該第一閘極，該第，該第三源極耦接於一反相輸入具有一第四閘極、一第四汲極以四閘極耦接於該第二閘極，該第 ’該第四源極耦接於一輸入端；具有第五閘極、一第五没極以五閘極耦接於該輸入端，該第五 ’該第五源極耦接於一第二電壓具有一第六閘極、一第六汲極以六閘極輕接於該反相輸入端，該 ’該第六源極耦接於該第二電壓一第四NM0S電晶體，及一第六源極，其中該第弟六没極麵接於一輪出端 (VSS)。 6. 如申清專利範圍第5項所述之位準移位電路，其中該第-NM0S電晶體、第二NM〇s電晶體、第__pM〇s電晶體以及第一 PM0S電晶體構成一箝位電路。 7. —種位準移位電路，包括：一第一PM0S電晶體’具有一第一閘極、一第一汲極以及一第一源極’其中該第一源極耦接於一第一電壓 (VDD)；

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一第二PM0S電晶體，及一第二源極，其中該第二没極耦接於該第一閘極 (VDD)；具有第二閘極、一第二汲極以一閘極耦接於該第—汲極，該第該第二源極耦接於該第一電壓一第一NM0S電晶體，具有及一第二源極，其中該第三閘二没極麵接於該第一 >及極，該端；一第二閘極、一第三汲極以極輕接於該第一閘極，該第第三源極耦接於一反相輸入一第二NM0S電晶體，及一弟四源極，其中該第四汲極耦接於該第二汲極一第三PM0S電晶體，及一第五源極，其中該第汲極耦接於一反相輪出端 (VDD);及一第四PM0S電晶體，及一第六源極，其中該第第六汲極耦接於一輸出端 (VDD) ° 8.如申請專利上述第一NM0S電晶以及第二PM0S電晶範圍第體、第體構成具有一第四閘極、一第四汲極以四閘極耦接於該第二閘極，該第，該第四源極耦接於一輸入端；具令一弟五閘極、一第五汲極以五閘極耦接於該輪入端，該第五，該第五源極耦接於該第一電壓具有一第六閘極、一第六汲極以六閘極耦接於該反相輸入端，該 ’該第六源極耦接於該第一電^ 7項所述之位準移位電路，其中二NM0S電晶體、第一pM〇s電晶體一箝位電路。

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