TWI304651B - Method of fabricating a storage gate pixel design - Google Patents

Description

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X . 九、發明說明： 【發明所屬之技術領域】 本發明關於半導體裝置之領域，且特別是，其關於一種 • 製造一包括一儲存閘之像素的方法。 【先前技術】 着 一 CMOS成像裔包括像素單元之一聚焦平面陣列，各像 素單元包括一光感測器，例如一光閘 '光導體或一疊覆於 φ 一基板上之光二極體，用於在基板之一摻雜區内產生一光 產生電荷。在一 CMOS成像器中，一像素單元之主動元 件，例如一四電晶體（4T)像素，以執行所需之功能：〇)光 • 子—電荷轉換；電荷傳送至浮動擴散區；（3)在電荷傳送 之前將浮動擴散區重置於一已知狀態；（4)選取一像素單元 以供讀取；及（5)根據光轉換電荷而代表一重置電壓與一像 素電壓之信號的輸出與放大。在浮動擴散區之電荷係由一 源極從耦輸出電晶體轉換成一像素或重置輸出電壓。 φ 示範性CM0S成像電路、其處理步驟、及一成像電路之 諸CMOS元件之功能之詳細說明例如揭述於6,丨4〇,63〇號美 國專利、6,376,868號美國專利、6,3 10,366號美國專利、 6,326,652號美國專利、6,204,524號美國專利、及6,333,2〇5 號美國專利内’其皆讓與Micron Technol〇gy，lnc。各該專 利之揭露内文在此納入供作參考。 一習知CMOS四電晶體（4T)像素單元1〇之示意圖係揭示 於圖ΙΑ、1B内。圖1A係單元1〇之俯視圖；圖1B係沿線A-A’所取之圖1A之單元1〇之截面圖。所示之單元1〇包括一銷 104315.doc 1304651 % 接式光一極體丨3，以作為一光感測器。另者，單元 10可^括光閘、光導體或其他光子-電荷轉換裝置，以 替代銷接之光二極體13作為光產生電荷之初始聚積區。光 、 "體匕括一 P表面聚積層5及一形成於一 p型半導體基 、、 板層2内之下方η·聚積區14。 圖1之像素單元10具有一傳送閘7,用於將η·聚積區14内 所生之光電荷傳送至一浮動擴散區3(即儲存區）。浮動擴散 • _品進〃連接於一源極從麵電晶體之閘極27。源極從輕 ”曰體提i、輸出尨號至一具有一閘極3 7之列選取存取電 晶體’以供選擇性閘控該輸出信號至一終端(圖中未示)。 八有閘極1 7之重置電晶體則在各電荷從光二極體13之 • η區Η傳送之前，先將浮動擴散區3重置至一特定電荷位 準。 所不之銷接式光二極體13形成於一Ρ型基板2上。例如， 八亦可在—η型外延生長層内有-Ρ型基板底部。光二極體 • 13之1^聚積區14與〆聚積區5係間隔於一隔離區9與一電荷 傳廷閘7之間。所示之習知銷接式光二極體^具有一ρ+ 結構。 包括CMOS成像器像素1〇在内之成像器像素典型上具有 • 低的信號雜訊比與窄的動態範圍，因為其無法完全集 • 傳达及儲存由光❹ill之光敏性區域集收之電荷。此外， 像素”kTC雜訊，其係在像素之重置期間所生之熱依存 峰矾。kTC雜訊關於在一擴散區或一儲存電容器之重 期間之電壓隨機變化。 1043l5.doc 1304651 因為像素之電力信號大小係極小，像素之信號雜訊比盘 !態範圍應該越高越好。此外，客戶曰益要求有較高動態 乾圍之應用方式。惟，使用額外閘極以增加像素之功能性 操作（例如電子式快門）會增大像素之尺寸或減小像素 充因數。 ' 、-項被建議用於處理縮比像素内之雜訊同時提供一電子 式快門之發明為一快門閑。當一快門間實施於一像素設計 内時，-儲存節點亦加入，以致使聚積於一光二極體13内 2電荷傳送通過快門閘而到達—健存節點。在電荷傳送至 洋動擴散節點之前，額外之儲存節點容許浮動擴散節點被 重置及讀取，故其容許相關聯之雙重抽樣與kTC雜訊之減 少。像素可健存之電荷量亦增加，因為開控儲存節點具有 -比光二極體節點者大之電荷儲存量。併合有一快門閘之 像素範例為已讓與Micr〇n Techn〇1〇gyJn(^ i 〇/721，i 9工號美 國專利申請案，其内文在此納入供作參考。 此外’在習知像素單元中’ #從光轉換裝置傳送至貪取 =路時’電位障壁可存在於光產生電荷之路徑中。此電位 障壁會防止-部分光產生電荷到達讀取電路，因而減低像 素單元之電荷傳送效率’且亦降低一生成影像之品質。據 此人所需者為一種製造一具有電力性快門之像素單元 的車乂簡便方法’其有良好之電荷傳送特徵且低電荷損失。 【發明内容】 ' 本發明之示範性實施例提供—種製造—具有—整體快門 閘結構之像素單亓的古、本， 勺方/ 八中一弟一閘控電荷障壁提供 104315.doc 1304651 於一光感測器與一第一電荷儲存區之間，且一閘控之第二 電荷障壁提供於第一電荷儲存區與一浮動擴散區之間。一 整體快門閘控制第一電荷㈣，同時一傳送間控制第二電 荷障壁。 书 根據本毛月之Μ更不It性實施例。—電容性結構亦形 成於像素感測器上，以利於提供整體增加之電荷儲存旦 【實施方式】 s ° 在文後之詳細說明巾，請參考於構成本發明—部分之附 圖，圖中利用本發明可實施之特定實施例以揭示之。諸者 施例被充分詳盡地描述，供習於此技者足以實施本發明: 且應該瞭解的是其他實施例亦可以採用，而在不脫離本發 明之精神及範嘴下仍可達成結構上、邏輯及電力性變化。 "基板"-詞應可瞭解為—包括石夕、絕緣物切（S0I)或藍 寶石上石夕（SOS)技術在内之以半導體為主之材料，接雜: 未摻雜之半導體，由一基部半導體基礎支撐之石夕之外延生 長層，及其他半導體結構。再者，當參考於文後說明内之 土板f 1則之製程步驟可用於在基部半導體結構或 基礎内。此外，該半導體不必是㈣為主，其亦可以石夕_ 鍺、鍺'砷化鎵為主。 ”像素”-詞係關於一圖形元素單位單元，其含有一光感 測=電晶體，供將光線轉換成-電力信號。為了說明： 像素揭示於圖式及本文之說明内，且典型上，在 成像益内之所有像素之製造將以相似方式同時進行。 本發明在此係參考於—像素單元之架構與製造而揭 104315.doc 1304651

述，應該瞭解的是此為一成像器裝置陣列内之複數個像素 單元之代表，例如成像器裝置308之陣列24〇(如圖14)。現 在，請參閱諸圖，圖中相同之編號代表相同元件，圖2a、 2B分別揭示示範性像素單元1〇〇之俯視圖與截面圖。像素 單元100具有可產生電荷載體之摻雜區，係用於將電荷從 -光感測3 ’例如一光二極體124,阻制與有效地移動： 過-快門電晶體no到達一儲存區114，及從此處通過—傳 送電晶體130到達-浮動擴散區134，在此提供—像素信號 至一源極從耦電晶體13 7之閘極，以供輸出。 板101内。像素單元1〇〇具有 像素單元100形成 三個設在基板101内之大型卩井，如圖2B所示。二摻雜區 ⑽、124形成-光二極體結構。表面推雜區124被揭示為 摻雜P型。位於第一摻雜區124下方之第二摻雜區1〇4被揭 不為η型。該第二摻雜區係一電荷聚積區1〇4。此二摻雜區 係在基板⑻内產生—ρ/η/ρ光二極體。位於聚積 區104任-側上者為Ρ型摻雜區15〇、151。摻雜區151產生 -控制性電荷障壁於例如聚積區104與一第一電荷儲存區 之間’且緩和諸區域之間之漏浅。摻雜區】可緩和隔 離區1 09緣部之漏洩。 電荷储存區m形成於基板101内且至少一部分在 161内側。局部性位於第-電荷儲存區114上者為一電荇儲 存間no。操作時，電荷儲存閘uq係藉由降低二區刚、 114之間之電何障壁，而將電荷從該光_朽5 Γ-, 义先一極體之聚積區104 電何錯存區114。應該瞭解的是當像素單元卿皮併 104315.doc 1304651 八 像料列240時（如圖14)，各快門儲存閑ιι〇必需利用 導線電連接’以利於導通及切斷各儲存間… 一整體快門。 執仃 其次，一傳送電晶體閘極堆疊13〇形成鄰近於電荷儲存 間110。相同於電荷儲存閉110的是，傳送電晶體閉極堆疊 130提供用於將電荷從電荷儲存區114傳送至—浮動擴散區 m。浮動擴散區134係—至少—部分形成於基板⑻之1 井162内的輕度摻雜n型區。另一p型摻雜區m係位於電荷 儲存區m與浮動擴散區134之間。此㈣摻雜區152提p 控制性電荷障壁，以用於此二區114、134之間之電荷流 動0 ‘ ㈣2B所簡示，浮動擴散區134係電連接於源極從輕電 晶體137，以供讀取操作。一重置電晶體127亦連接於浮動 擴散區134，且用於將擴散區134之電荷重置。像素單元 1〇〇亦具有一列選取電晶體147，以將源極從耦電晶體 9 之輸出連接於一像素陣列之一相關聯行線125。 像素單元100亦具有位於單元1〇〇任一侧上之淺渠溝隔離 區1〇9。各隔離區109位於一p井内。形成於隔離區1〇9上方 者為電容性結構119,其可用於進一步增加單元1〇〇之電荷 -谷置。應該瞭解的是電容性結構丨丨9亦可形成於像素單元 、 100上之其他位置，包括電連接於電荷儲存區114或浮動擴 散區13 4任一者之多數個位置。 在作為一成像器裝置308之組件的像素單元100之操作中（如 圖14) ’在源自光二極體聚積區1 〇4之光產生電荷傳送至浮 104315.doc -11 - 1304651 動擴散區134之前且在通過儲在民 緒存£ 114之後，像素單元100 W之儲存卽點〗14使浮動播勒f Q ^ 忱子動擴放£134可以重置及讀取。此 亦容許像素單元100之雙重抽樣與kTC雜訊之減低。像素 =可儲存之總電荷量增加’因為所生之閘儲存節點114具 有一較大於浮動擴散區134者之電荷儲存量。 户此外，像素單元100之電荷傳送效率得以提昇，因為储 存閉m與傳送閉130有效率地控制電荷聚積區1〇4、電荷 儲存區114、及洋動擴散區134之間之電荷障壁，以確定光 二㈣聚積區HM内所生電荷之完全傳送，該電荷隨後移. 參動擴政區134。更明確地說，當儲存閘ιι〇係由控制電 路250導通時（如圖14)’電荷儲存區104、114之間之電位障 壁降低，因為p型區151被有效反相，藉此容許聚積之電子 從聚積區104流至電荷儲存區I"。同樣地，當傳送閘130 導通時，電荷儲存區114、134之間之電位障壁降低，藉此 容：聚積之電子從聚積區m流至浮動擴散區134。 月ί閱圖3 A 13，根據一第一示範性實施例之一種製造 像素單元100的方法現在說明於後。在製造之-初始階段 =間（如圖3A)，隔離區刚形成於一半導體基板HM内。淺 渠溝：離為-項可用於形成隔離區109之技術，儘管此技 藝中白知之其他技術亦可使用。一犧牲性氧化物層而形 成於基板101之頂表面上。氧化物層102有助於在後續處理 』間使《亥基板表面免除於損傷及雜質。犧牲性氧化物層 102可、藉由將矽基板i 〇 j氧化而形成，以形成一二氧化矽 層1〇2 &型上’其具有-在大約50至150埃範圍内之厚 104315.doc 1304651 其次，如圖4所示’ 一光阻劑層形成於犧牲性氧化物層 上。該光阻劑係依需要而圖案化及顯影，以形成可供 摻雜物在此處植入基板1〇1内之開孔。其次，使用任意適 當之11型摻雜物’ n型摻雜區谓(電荷聚積區)及114(電荷儲 形成1型摻雜區1〇4、114可以具有一在大約 e =Ie原子/立方厘米範圍内之摻雜物濃度，較佳在大 約k16至Μ原子/立方厘米範圍内。該光阻劑與該等犧牲 性氧化物層隨後從基板1〇1表面剝離。接著，一閉極氧化 物層H)3(如圖5)形成於基板⑻上。閘極氧化物層⑻可以 由任意適當之閘極介電質材料構成。 針對於此前二個製造階段’圖3B說明根據本發明之一第 二示範性實施例之-種製造像素單元⑽的替代性方法。 更明確地說’請參閱圖3B’ -犧牲性氧化物層102係藉由 1 將= 板1G1之—頂表面氧化而形成，但是犧牲性氧化物層 形成後立即去除。在該處，一閘極氧化物層如形成 於基板HH之表面。閘極氧化物層⑼可以由任意適當之閑 極氧化物材料構成，其包括且不限定的有二氧化石夕。此步 驟完成後’其餘製造步驟在各方法中皆為相同。因此，岸 =解的是其餘圖式說明勒期已由前述任一示範性實施例 I成之一像素單元1〇〇之其餘製造步驟。 ^翻閱圖5’-Μ層⑽沉積㈣極氧化物層⑻上。 雜:人，如圖6所示’一氈狀臨限電屢(v〇調整植入將ρ型摻 雜物沉積於基板⑻内。圖7說明一遮蔽式VU周整植入，係 104315.doc 1304651 由光阻劑層達成，其被沉積 之選擇性開$ y立 茱化以形成用於摻雜物 ]孔。任忍適當之P型摻雜物皆 係經執行以利於調整後續形成之電吏：此步驟 生一供雷早、电日日體之臨限電壓，及產 、電子以聚積區歸流入第一館存區114與浮動擴 月品34之控制式電荷障壁 icn 1C1 ^所形成之P型區 、152係以虛線說明。該等p型區15〇、⑸

可乂/、有在大約16!6至leu原子/立方厘米範圍内之

雜物濃度’較佳在大約5,至5〜立方厘米範圍内Z 其次’請參閱圖8’多數層沉積於該基板上。一絕緣層 107形成於聚石夕層105上。一第二聚石夕層⑽接著沉積於： 緣層107上。一以原矽酸四乙醋(TE0S)為主之氧化物層形 成於所有層H)3、1G5、1G7、⑽上，以形成—以ΤΕ_ 主之氧化物帽蓋層。如圖9所示’接著使用一適當之光阻 ^且大。卩分之絕緣層107、第二聚矽層108及TEOS帽蓋 層皆被選擇性去除。在隔離區109上方之區域中，該等層 103、105、107、1〇9、TE〇S仍留存，藉此形成—電容^ 結構11^在其餘之像素單元！⑼上，僅有閘極氧化物⑻ 與第一聚矽層105留存。 隨後，閘極氧化物103與聚矽層105係經蝕刻以形成閘極 堆$，如圖1 〇所示。其次，另一光阻劑層係經沉積與圖案 化以开》成摻雜物植入用之開孔。適當之p型摻雜物隨後 植入基板101内，以形成P井160、161、162。該等p井可以 具有一在大約5e15至le18原子/立方厘米範圍内之卩型摻雜物 /辰度’較佳在大約1 e16至1 e17原子/立方厘米範圍内。其 104315.doc •14· 1304651 -人，邊光阻劑層被剝離，且一氧化物層12〇(如圖11)生長於 基板10 1之表面上。氧化物層12〇則在各電容性結構119上 形成一絕緣帽蓋層與側壁，且圍繞於閘極堆疊11〇、13〇。 如圖12所示，一光阻劑層係經形成與圖案化，以致使其 出現於摻雜區104上方區域以外之任意處。在此區域中，p 型摻雜物植入基板101内，以形成一卩型表面區124。表面 區124之摻雜物濃度可以在大約2ew至leB原子/立方厘米範 圍内，且較佳在大約5e17至5e18原子/立方厘米範圍内。光 阻劑隨後被剝離，且另一光阻劑層被形成及製圖於單元 100上之该等結構上，如圖13所示。N型摻雜物被植入通過 该光阻劑内之一圖案化開孔，以利於基板1〇1内產生浮動 擴政區134。浮動擴散區134具有一在大約1€17至2e2〇原子/ 立方厘米範圍内之n型摻雜物濃度，較佳在大約5eW至“Η 原子/立方厘米範圍内。浮動擴散區134位於一 p井162内。 在此階段，示範性像素感測器單元100之形成基本上已 儿成額外之處理步驟可用於依需要而形成絕緣、光學裝 置屏蔽、及互連金屬化層。 圖14說明一具有一像啼陣列24〇之示範性cm〇s成像器 3 08之方塊圖，該像素陣列包含複數個配置成預定數量行 與列之像素100，且各像素陣列被建構成上述其中一實施 例。連接於陣列24〇者係信號處理電路，如本文内所述 、’ °卩刀可以形成於該基板内。陣列2 4 0内之各 ㈣素係同時由_列選取線導通，且各行像素係由各別之 订選取線選擇性輸出。複數條列與行線係提供用於整個陣 104315.doc -15- 1304651 列240。該等列線係反應於列位址解碼器255，而由一列驅 動器245選擇性激勵。該等行選取線則反應於行位址解碼 器270，而由一行驅動器260選擇性激勵。因此，一列與行 位址即提供用於各像素。 CMOS成像器係由定時與控制電路250操作，其控制位址 解碼器255、270，以選取適當之列與行線用於輸出。控制 電路250亦控制列與行驅動器電路245、26〇，以致使其施 加驅動電壓至選取之列與行線之驅動電晶體。典型上包括 一像素重置信號（vrst)與一像素影像信號（Vsig)在内之像素 行信號係由一抽樣與保持電路261讀取。Vrst係在浮動擴散 區134由重置閘127重置後，立即從一像素1〇〇讀取。v々代 表像素單元100之光敏性元件反應於所施加之光線而產生 之電荷量。一差動信號（Vrst_Vsig)係由差動放大器262針對 象素而產生，其藉由類比·數位轉換器275(ADC)予以數 位化。類比-數位轉換器275將該等數位化之像素信號供給 至一影像處理器280，以形成及輸出一數位影像。 圖^說明一以處理器為主之系統11〇〇包括一成像裝置 其具有複數個根據上述方法建構之像素。例如，該 等像素可為根據上述本發明之示範性實施例建構之示範性 ::單元i00。以處理器為主之系統u〇°係-具有數位式 之不範性系統，其可包括複數個影像感測器裝置。 不限 在匕一系統可包括一電腦系統、照相機系統、掃 :二機器視覺、車輛導航、視訊電話、監視系統、自動 '、、、糸統、星體追蹤儀系統、運動偵測系統、影像穩定系 104315.doc -16- 1304651 • 統、及資料壓縮系統。 以處理器為主之系統1100，例如一照相機系統，其大體 上包含一中央處理單元（CPU)1102，例如一微處理器，其 ， 透過匯流排1104以通信於一輸入/輸出（I/O)裝置j 1〇6。 • 成像裝置3〇8亦透過匯流排11〇4以通信於CPU 11〇2，且可 包括一具有示範性像素單元100之CMOS像素陣列，其係依 上述建構。以處理器為主之系統11〇〇亦包括隨機存取記憔 φ 體（RAM)111 〇、及可包括可移除式記憶體1115，例如快閃 吞己憶體’其亦透過匯流排1104以通信於Cpu U02。成像穿 置308可以結合於一處理器，例如一cpu、數位式信號處 ，理器、或微處理器，且在單一積體電路上或一不同於該處 • 理器之晶片上有或無記憶體儲存。以處理器為主之系統 1100内之任一§己憶體儲存裝置可儲存軟體以採用上述方 法。 上述說明與圖式應該僅視為可達成本發明特性與優點之 • 不範性實施例之說明。在不脫離本發明之精神及範疇下， 該等特定製程條件及結構之變更與替代仍可達成。本發明 不應被視為受限於上述說明與圖式，其僅由文後請求項之 範疇所限。 【圖式簡單說明】 本發明之上述及其他優點與特性可由以上示範性實施例 之詳細說明並參考於附圖而瞭解，其中·· 圖1A係一習知像素感測器單元之俯視圖； 圖1B係沿線A-A，所取之圖1A之習知像素感測界嚴 — σσ干 104315.doc 17 1304651 截面圖； 圖2A係— 視圖； 根據本發明建構之示範 性像素感測器單 元之俯 —，丨、孕

^糸沿線lB,所取 截面圖； 2A^3-A:在弟—示範性實施例之—初始製造階段所取之圖 不乾性像素感測器單元之截面圖； 圖3 B :在第二示範性實施例之-初始製造階段所取之圖 2A之不|a性像素感測器單元之截面圖； 回二緊接於圖3 a、3B所示者後之一製造階段所取之圖 2A之tf 性像素感測器單元之截面圖； ★圖5係緊接於圖4所示者後之一製造階段所取之圖2A之示 範性像素感測器單元之截面圖； 圖6係緊接於圖5所示者後之一製造階段所取之圖2A之示 範性像素感測器單元之截面圖； 圖7係緊接於圖6所示者後之一製造階段所取之圖2A之示 範性像素感測器單元之截面圖； 圖8係緊接於圖7所示者後之一製造階段所取之圖2A之示 範性像素感測器單元之截面圖； 圖9係緊接於圖8所示者後之一製造階段所取之圖2A之示 範性像素感測器單元之截面圖； 圖10係緊接於圖9所示者後之一製造階段所取之圖2A之 不範性像素感測器單元之截面圖； 圖11係緊接於圖1 〇所示者後之一製造階段所取之圖2 A之 104315.doc -18 - 1304651 示範性像素感測器單元之截面圓； f I2#f接於圖11所示者後之一製造階段所取之圖2A之 示範性像素感測器單元之截面圖； …圖13係緊接於圖12所示者後之-製造階段所取之圖2入之 示範性像素感測器單元之截面圖； 示範性像素感測器單 圖14說明一包括根據本發明建構之 元在内之成像裝置之方塊圖；及

圖15揭示一處理器系統併合至少一 構之成像器裝置。 根據本發明實施例建 【主要元件符號說明】 2, 101 P型基板 3, 134 浮動擴散區 5 P聚積區 7 電荷傳送閘 9, 109 隔離區 10, 100 像素單元 13 光二極體 14 ιΓ區 17, 27, 37 閘極 102 犧牲性氧化物層 103 閘極氧化物層 104 第一播雜區/電何聚積區 105 聚秒層 107 絕緣層

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108 第二聚矽層 110 快門電晶體/電荷儲存閘 114 第一電荷儲存區 119 電容性結構 120 氧化物層 124 第一摻雜區/p型表面區/表面掺雜區 125 行線 127 重置電晶體 130 傳送電晶體閘極堆疊/傳送閘 137 源極從麵電晶體 147 列選取電晶體 150, 151， 152 P型摻雜區 160, 161， 162 P井 240 像素陣列 245 列驅動器電路 250 控制電路 255 列位址解碼器 260 行驅動器電路 261 抽樣與保持電路 262 差動放大器 270 行位址解碼器 275 類比-數位轉換器 280 影像處理器 308 成像器裝置 104315.doc -20- 1304651 1100 以處理器為主之系統 1102 中央處理單元（CPU) 1104 匯流排 1106 輸入/輸出（I/O)裝置 1110 隨機存取記憶體（RAM) 1115 可移除式記憶體 104315.doc -21 ·

Claims (1)

13 04泛 夕^28934號專利申請案 文申請專利範圍替換本(97年7月）、申請專利範圍： 广 Ή ι· 一種形成一影像感測器像素結構之方法，該方法包含·· ，將一第一傳導率類型之一第一摻雜區及一第二摻雜區 形成於一第二傳導率類型之基板内，該等第一及第二摻 雜區係對應於複數個電荷儲存區； 將一第三摻雜區及一第四摻雜區形成於該基板内，以 則吏該第-摻雜區位於該第三摻雜區下方，以形成一光 感測器，且該第四摻雜區至少一部分位於該第一及第二 摻雜區之間，以形成該第一及第二摻雜區之間之一電荷 障壁； 將一閘結構形成於該第二摻雜區及該第四摻雜區之至 夕邛分上，以致使該閘結構可經操作以降低該電荷障 土且從邊第一摻雜區至該第二摻雜區閘控電荷。 2·如請求項1之方法，尚包含以下步驟： 形成該第一傳導率類型之一第五摻雜區，且其沿側向 移離於該第二摻雜區；及 形成一閘結構，以供從該第二摻雜區至該第五摻雜區 閘控電荷。 3·如明求項1之方法，尚包含形成該第二傳導率類型之一 井’供該第五摻雜區設置於其内。 4·如凊求項丨之方法，其中該第四摻雜區係形成於該第二 傳導率類型之一摻雜井内。 5 · 士明求項丨之方法，其中該第三摻雜區係至少一部分耦 合於該基板。 104315-970718.doc 1304651 • 6·如請求項3之方法，尚包含將該第二傳導率類型之一第 六摻雜區形成於該基板内且位於該第二與第五摻雜區之 間之步驟。 7.如請求項1之方法，其中該第三摻雜區係藉由形成該第 二傳導率類型之一第七摻雜區及該第二傳導率類型之一 第八摻雜區而形成。 8·如請求項1之方法，其中該第四摻雜區係藉由形成該第 二傳導率類型之一第九摻雜區及該第二傳導率類型之一 第十摻雜區而形成，該第十摻雜區形成該第二傳導率類 型之一井’其至少一部分係在該第一與第二摻雜區之 間。 9. 一種形成一成像器像素感測器單元之方法，該方法包含 以下步驟： 將一光敏性元件形成於一基板内，該光敏性元件包含 一電荷聚積區； • 形成一第一電荷儲存區，以自該電荷聚積區接收電 何， 將一第一可控制之電荷障壁形成於該電荷 電荷儲存區之間； ' ^ 形成一第一閘結構且其至少一部分在該第一電荷儲存 區與：可控制之電荷障壁上方’該第一閘結構係藉由降 低該第-電荷障壁’而可操作以將電荷從該電荷聚積區 傳送至該第一電荷儲存區； 形成-第二電荷儲存區，以自該第一電荷儲存區接收 104315-970718.doc 1304651 電荷； 將—第二可控制之電荷障壁形成於誃 與該第二電荷儲存區之間； x '、掎儲存區 η形成-第二閘結構’其藉由降低該第二電荷障 可刼作以將電荷從該第一電荷儲存 ： 儲存區；及 主该弟—電荷 形成—電容性結#，以提供用於 荷儲存量。 像素早凡之額外電 10.如請求項9之方法，其中該形 人 λ尤敏性兀件之步驟包 3形成一 ρ/η/ρ光二極體。 η.如請求項9之方法，其中該形成—電容性結構之步驟包 含將一電容器形成於一絕緣區上。 12.如請求項9之方法’其中該形成一電容性結構之步驟包 含形成-電容器，其係電連接於該第一及該第二電荷儲 存區之至少一者。 "•如請求項9之方法’尚包含將複數個摻雜井形成於該基 板内之步驟。 14·如請求項13之方法，其中該等摻雜井係ρ井。 15. 如請求項14之方法，其中該第一及該第二電荷儲存區之 至少一者係至少一部分位於一 Ρ井内。 16. 如請求項15之方法，其中該第二電荷儲存區係位於一ρ 井内。 17·如请求項14之方法，其中該至少_ ρ井係位於該第一閘 結構下方。 104315-970718.doc 1304651 1 8 ·如請求項9夕f + ^ t • 、万法，其中該第二電荷儲存區包含一浮動 擴散區。 19·如咕求項18之方法，其中該浮動擴散區係進一步電連接 於一重i電晶體，以將該浮動擴散區之電荷重置。 2〇·如請求項9之方法，其中該形成一第一及第二電荷儲存區 之步驟包含將n型摻雜物植入該基板之複數個預定區域 内之步驟。 .21 •如：求項20之#法，#中該電荷聚積區及該第一電荷儲 存區係具有一摻雜物濃度在大約iel0至大約“Η原子/立 方厘米範圍内之n型摻雜區。 22· —種形成一影像感測器單元之方法，該方法包含以下步 驟： 提供一具有一第一摻雜物濃度之？型基板； 將一 η型光產生電荷聚積區形成於該基板内； 將一又控制障壁形成於該基板内以控制流出該聚積區 | 外之電荷，其係藉由； 幵成具有一第一摻雜物濃度之第一 ρ型井區；及 形成第一 Ρ型通道區，其係至少一部分位於該第一 ρ型井區内且具有一第三摻雜物濃度。 23. 如請求項22之方法，尚包含形成一電晶體之步驟，其具 有一至少一部分形成於該第一 Ρ型井區上之閘極，其中 該電晶體可控制該受控制障壁。 24. 如請求項22之方法，尚包含將一第一電荷儲存區形成鄰 近於該通道區之步驟。 1043l5-9707l8.doc -4- Μ21286 1043巧 ο〇7〇751ι8-3 1304651 &如請求項24之枝，尚包含將—第二-通道區形成鄰 近於該弟一電荷儲存區之步驟。 26. 如請求項25之方法，尚包含將一第— ^ 乐一冤何儲存區形成鄰 近於該第二通道區之步驟。 27, 如請求項26之方法，其中形成一第_ T小风弟及弟二電荷儲存區 之步驟包含將該基板之複數個預定區域播雜_。 认如請求項26之方法’尚包含形成一傳送電晶體之步驟， 其具有-閑極堆疊，可以將電荷從該第_電荷儲存區傳 送至該第二電荷儲存區。 29·如請求項26之方法，其 ^ Τ以弗一罨何儲存區係形成於一 弟一 Ρ型井區内。 3〇·如請求項22之方法，盆中兮笛 祕仙， 17 其中該弟一摻雜物濃度係在大約 5e至大約le2〇原子/立方厘米範圍内。 3 1 ·如請求項3 〇之方法，盆中笛— 15 具中該弟一摻雜物濃度係在大約 5e至大約leu原子/立方厘米範圍内。 32·如請求項3 1之方法，1中蟑坌— 16 /、中u亥弟一摻雜物濃度係在大約 至大約ie17原子/立方厘米範圍内。 如$了求項30之方法，其中該第三接雜物濃度係在大約 5e至大約leu原子/立方厘米範圍内。 34·如請求項33之方法，豆 16 八中該第二摻雜物濃度係在大約 le至大約leu原子/立方厘米範圍内。 104315-970718.doc