TWI303925B - - Google Patents

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1303925 18780pif 干月日修正替換頁 九、發明說明： 【發明所屬之技術領域】 本發明為有關在待機時可遮斷供給電路的電源之低 消費電力的MOS型半導體積體電路裴置。本專利申請尹 基於2004年12月20曰申請的曰本專利申請宍 2004-368209號要求優先權，其申請案說明書之全部二 亦編入本說明供參考。

【先前技術】 最近的半導體業界’隨著携帶用電子器具市場之擴 大’正積極開發低消費電力的半導體積體電路裝置。半^ 體積體電路裝置的消費電力之決定要素有如，在作業時即 動作4的>肖費電流及不動作期間的待機時之漏失電流。又 MOS電晶料的半導體元件之待機時漏失電流，包括電晶 體切斷漏失電流及閘漏失電流。 圖1示經低消費電力改良的先前之半導體積體電路裝 置之-部分的構造。該電路含有，串聯連接的二個CM0S 反相電路10卜102，以及在電源電壓VDD的供給節點盘 二個CMOS反相電路1〇1、1〇2的p通道應電晶體側的 共同源極之間，連接的開關用p通道M〇s電晶體⑽。該

'關用電晶體103，在動作時成〇N狀態，在待機時為〇FF 狀m 〇 在圖1的电路’於待機時電晶體103成OFF狀態，電路 源被遮斷’故如上述的切斷漏失電流或閘漏失電 流大幅減少。

I3039^ (WU 但是，在由待機轉移到通常動作之際，或在其反向轉 移的過程之際，在電源間有不要的導通電流流過。又在待 機時因各節點的電位不安定，故有發生誤動作之虞。 圖2示經低消費電力改良的別之先前的半導體積體電 路裝置之一部分的構造。該電路包含，串聯連接的二個 CMOS反相電路ΐ(π、1〇2 ;及在一個CMOS反相電路ι〇1 的N通道MOS電晶體側之源極，與接地電壓vss的節點 供之間連接的開關用N通道MOS電晶體104 ;以及在另 一個CMOS反相電路1〇2的P通道MOS電晶體側的源極， 與電源電壓VDD的供電節點之間連接的開關用p通道 MOS電晶體105。該些開關用電晶體1〇4、1〇5，皆在動作 時成ON狀態，在待機時成〇FF狀態。 圖2的電路，在待機時電晶體104、1〇5呈off狀態， 電路全體的電源被遮斷，故可減少上述的切斷漏失電流。 而且，能夠防止各節點電位不安定發生之誤動作。 但是，因在其一個CMOS反相電路101經常有由電源 電壓VDD供電，故在待機時有閘漏失電流流動。即圖2 的電路，在待機時不能減少閘漏失電流。 又在 2003 Symposium on VLSI Circuits Digest of Technical Papers，“A 90 nm Low Power 32 K-Byte Embeded SRAM with Gate Leakage Suppression Circuit for Mobile Application ”，pp 247〜250 (Fig 4)、以及 2003 IEEE International solid-state circuits conference (ISSCC 2003/February 12,2003/Salon 1 〜6/9:00AM)，“16.7fA/cell 7 1303925 18780pif if正替換 頁

Tunmel-Leakage-Suppressed 16Mb SRAM f〇r Han(iiing Cosmic-Ray-Induced MUlti_Em>rs，，中各有在待機時 I 降2 電源電壓值改良減少SRAM的漏電流之記述。 一 【發明内容】 本發的-個目的為提供-種M0S型半導體積體電路 裝置包含：多數個MQS型電路，至少各有—個p通道及 N通道MOS電晶體’且各有電源供給節點，該前段之m〇s 型，路的輸出訊號成為後段之M〇s型電路的輪入訊號； 及第二開關元件，在該些多數個M〇s型電路之中，由最 後，算起奇數段的各M0S型電路的電源供給節點， 源^節點之間，插人該第—_元件；及第二開關 =的ί1!些多數個聰型電路之中，由最後段算起偶 點:門奸0s型電路的電源供給節點與第一電源電壓節 第一;^ 該第二開關元件；以及控制電路’連接該些 及弟一開關元件，為該些第一及第二 電路，該控制電路在將各形 t n f 0控制

/成待械狀恶的該些多數個MOS 關元件:，次再導通該第一開際先¥通该弟二開 易懂其他目的、特徵和優點能更明顯 明如下。才牛乂乜貝她例，並配合所附圖式，作詳細說 【實施方式】 參相面用實施例 (弟-實施例） 又 8

Η修正替換買 1303925 18780pif 圖3示第-實施例的靜態隨機存取記憶體（sra⑷ 的電路構造。1G為字組線驅動電路（以下稱行解碼器）。 在行解碼為10有子組線WL連接。在字組線WL，有依該 字組線WL的訊號選擇的由各靜態型功能胞形成的多數^ 記憶胞MC連接。在各記憶胞Mc*別連接一對的位元線 BL與/BL，用以傳送由選擇的記憶胞讀出的資料，及供給 選擇之記憶胞存入之資料。 行解碼器ίο將内部位址訊號（Internaladresssignal) 解碼並驅動字組線WL。該行解碼器1〇包含輸入控制電路 11、以及多數個CMOS &電路用以解碼由輸入控制電路 11輸出的有多數位元之内部位址訊號。本實施例，該些位 元之内部位址訊號的多數個CMOS型電路，各包含由p通 道MOS電晶體及N通道MOS電晶體形成的有二個輸入^ 之NAND閘電路12、二個輸入端的N〇R閘電路13、以及 二個反相電路14、15。 該輸入控制電路11，在動作時供給的多數位元，在本 實施例輸出三位元之對應内部位址訊號的訊號；在待機時 與内部位址訊號無關，可設定一個邏輯水平的三位元之輪 出訊號使字組線WL在“L，，水平驅動。 行解碼器10内的多數之CMOS型電路，形成多段數 連接，前段的輸出訊號供給後段成為輸入訊號。即在NANd 問電路12，由輸入控制電路π輸出的三個位元之訊號之 中’有二位元的訊號供給NAND閘電路12。在NOR閘電 路丨3，有由NAND閘電路12的輸出訊號，及由輪入控制 9

月曰修正瞽換頁

1303925 18780pif 電路π輸出的三個位元之訊號中的剩下之一位元的訊號 供給。在反相電路14有NOR閘電路13的輸出訊號供給。 反相15有反相電路14的輸出訊號供給。在反相電路15 的輸出節點連接字組線*乙。反相電路15的輸出訊號直接 驅動字組線WL，故與反相電路14相比，在反相電路15 有必要流過更大的電流。 圃4不圖3中的反相電路14、15的具‘胆〜也％/丨行<〜 一例。該兩個反相電路14、15，各含有一個ρ通道及Ν 通道的MOS電晶體。此處，為使在反相電路15流動的電 流較在反相電路14的電流大，反相電路15的ρ、Ν兩通 道的MOS電晶體之中，至少需將ρ通道侧的元件之尺寸 較反相電路14的元件大。當然，對Ν通道側的元件之大 小，也反相電路15側的較反相電路14側的大亦可。 在行解碼器10設置的多數的CMOS型電路之中，由 最後段异起與奇數段數相當的反相電路15 &N〇R閘電路 13各別的電源供給節點，即各閘電路内的ρ通道m〇s電 晶體側的源極，與電源電壓VDD的供給節點之間，有ρ 通道MOS電晶體16的源、汲間插入。 又由取終段算起相當於偶數段數的反相電路Μ NAND閘電路12各_電源供給節點路 通道謂電晶體側的源極，與電源·^^ 之間有ρ通道聰電晶體17的源、汲間插入^一即點 另外’在最終端，即反相電路15 壓VSS的供給節點之間，有除去雜訊用的 10

1303925 18780pif 晶體18的源、汲間插入。 在該些電晶體16、18的各閘極供給控制訊號SLP1， 在電晶體17的閘極供給控制訊號。 ^制電路20反應控制訊號SLp，發生上述的控制訊號 SLP1及SLP2。控制電路2〇，例如含有四個反相電路 121〜24、有二個輪入端的NOR閘電路25、以有二個輸入 端的NAND閘電路26。輸入控制電路n的動作亦由上述 之控制訊號SLP控制。 控制§fl號SLP，供給控制電路2〇内的N〇R閘電路25 及NAND閘電路26的各一個輸入節點。又，控制訊號SLp 亦經過串聯連接的二個反相電路21、22，供給^^^閘電 路25及NAND閘電路26的另一方之輸入節點。N〇R閘 電路25的輸出訊號供給反相電路23，再由該反相電路23 的輸出節點輸出上述的控制訊號SLP1。NAND閘電路26 的輸出號供給反相電路24，由該反相電路24的輸出節 點輸出上述的控制訊號SLP2。 其次，用圖5所示的時序圖說明用上述構造構成的 SRAJN4之動作。 在動作時，控制訊號SLP設定為“l”水準。在該控制 訊號SLP為“L”水準之時，在控制電路2〇，因反相電路 22的輸出訊號成“L”水準，故NOR閘電路25的輸出訊號 成H”水準，反相電路23的輪出訊號亦即控制訊號SLpi 成L水準。又，NAND閘電路26的輪出訊號成“Ή，，水 準’反相電路24的輸出訊號即控制訊號SLp2成“L”水準。 11 1303925

:替換頁I 18780pif 此日^ ’在行解碼器10，電晶體16、17都在〇N狀態。 電源電壓VDD可經過一方之電晶體1ό供給N〇R閑電路 13及反相電路15。電源電壓VDD亦經過他方的電晶體17 供給NAND閘電路12及反相電路14。又電晶體18為〇ff 狀態。如此，由輸入控制電路u輸出的三位元之訊號，在 行解碼器10被解碼，由此解碼結果字組線肌被驅動。

在待機時，控制訊號SLp被設定成“H”水準。該控制 訊號SLP為“H”水準時，在控制電路2〇，因反相電路22 的輸，出訊號成“H”水準，故N0R閘電路％的輸出訊號成 “L，水準反相電路23的輸出訊號亦即控制訊號SLP1成 、、Η水準。又NAND閘電路％的輪出訊號成為‘工，，水 準’反相電路24的輸出訊號亦即控制訊號SLp2成“H” 此牯’在仃解碼器1〇,電晶體16、17皆成〇ff狀態， 订解碼器10之全部CM〇s型電路的電源被遮斷。又，電 晶，18成⑽狀態，字組線饥被固定為“l，，水準。在此 狀恶’因彳τ解碼器1G的電源被遮斷，故在行解碼器内 CMOS型電職乎沒有峨漏失電流及閘漏失電 又’在電晶體18有閑漏失電流流失，但該電晶體 為除去雜訊用的，其電晶體尺寸與行解碼器10内的其 ，二比、十分小就夠，所以該漏失值在可'忽視的程 又。大4賴減少待機時的切斷漏失電流及閘漏失電流。 抑ί短在/t機時’輪入控制電路11設定三位元之輸出訊 虎的遴輯水準’使行解碼器10的輸出訊號成一定的“L” 12

1303925 18780pif 水準。其理由為，與字組線WL連接的記憶胞MC，在字 , 的_成“L”水料形鱗選擇狀態，在待機時 匕含，式轉移時，有使字組線饥的訊號成“L，，水準即成 • ，位之必要。例如在行解碼器1〇為如圖3所示的構 • 琢5輸入控制電路11將三位元訊號的邏輯水準，設 • 定成如圖3所示的“L，，、“L，，、“H”水準。依此，Nand ，，路U的輸出訊號為水準，n〇r閘電路的輸出 φ 號^ L水準，反相電路14的輸出訊號為“η”水準， 反相電路15的輸出訊號成為“L，，水準，使字組線肌的 訊，不會上升到“H”水準侧。又，在待機時，因各CMOS 型電路的η電源被遮斷，故各CM〇s型電路的輸出訊號之邏 輯夂準疋由在各節點存在的寄生容量積蓄的電荷發生的。 /其次說明由動作狀態轉移待機狀態之際的動作。移轉 到待機狀態時，控制訊號SLP由“L”水準上升到“η，，水 準。其後NOR閘電路25的輸出訊號立即成“L，，水準，控 希J訊號SLP1成為“H”水準。由此，在行解碼器，電晶 擊體16成0FF狀態，NOR閘電路η及反相電路ls之供給 ，源電壓VDD被切斷。此時，電晶體17為〇N狀態，在 取後段反相電路15的前段之反相電路14有電源供給，且 ϋ入控‘制”電路11的訊號，該反相電路14的輸出訊號被 =疋為Η水準。因此，有可能流過最大貫通電流的最終 ，之反相電路15的電源被遮斷，該反相電路15無貫通電 流，過。又，在控制訊號SLP1成“Η，，水準時，電晶體19 會導通成ON，字組線WL被設定成“L，，水準，故既使電 13

1303925 18780pif 晶體16呈OFF狀態，仍不會增加字組線WL的雜訊。即 能防止雜訊31發生的誤動作。 轉移到待機狀態後’在電晶體十分呈〇砰狀熊時， 控制電路20内的反相電路22的輸出訊號SLPd，由“L„ 水準變化到“Η”水準。其後，NAND問電路25的輸出訊 號成“L”水準、控制訊號SLP2成為“H”水準。由此，在 行解碼器ίο，電晶體17呈0FF狀態，NAND閘電路12 反相電路14的供給電源電壓VDD被切斷。此時，反相電 路15已沒有電源電壓供給，且因電晶體18已經開著 (ON)，故不會增加字組線μ的雜訊，即在此場合，亦 能防止雜訊的誤動作。 在由待機狀您恢復到動作狀態之際，控制訊號SLp由 Η水準被降下到L”水準。其後，NAND閘電路26的 輸出訊號立即成“Η”水準，控制訊號Slp2成為“I/，水 準。由此，在行解碼器1〇,電晶體17呈ON狀態，對NAND 閘電路12及反相電路14的電源電壓VDD的供給再度打 開。此時’反相電路22的輪出訊號SLPd仍然保持“H，， 水準，故NOR閘電路25的輪出訊號為“L”水準，控制訊 號SLP1還是“H”水準。因此，電晶體16為〇FF狀態， 最終段的反相電路15沒有供給電源。因此，既使 閘電路12及反相電路14的電源電壓VDD之供給再開通， 在該反相電路15仍無導通電流流動。 其後’控制電路20内的反相電路22的輸出訊號SLPd 由Ή”水準變化成“L”水準。此後，NOR閘電路25的輸 14 1303925 18780pif 97Γ 证替換頁 出訊號成‘Ή，，水準，控制訊號SLP1成為“L，，水準。如此， 在行解碼器10,電晶體16呈0N狀態，再度開通供給n〇r 閘電路13及反相電路15的電源電壓VDD。此時最終段 的反相電路15的前段反相電路14的輸出訊號之邏輯水^ 已經確定，故在反相電路15沒有導通電流流動。 如上述，在由動作狀態移轉到待機狀態之際，戋在其 t目反的過程之際，有可流過最大糕的最終段反相電路^ 無導通電流流動。 ，本實施例的SRAM,能夠防止發生導通電 了 1'彳，亦能改進減少切斷漏失電流及間漏失電流。 (弟一實施例的變形例） ~圖第—實施例的變形例之行解碼器10的構造。本 變形例與圖3之場人不因，、击杜士 A 舟、不 ΜΓ , Η - ^ 口门連接在子組線WL的記憶胞 疋广、、且、、’ WL的訊號為“L，’水準時被選擇。因 在圖6所示的行解碼哭]Ω + 馬的10,在驅動字紐線WL時輸出“L” 么t二動時輸出“H”水準的訊號。 電曰蝴田16、17订解碼器10，設有做為開關的P通道MOS 妝 17’用以控制多數的各 之供給/遮斷。對此，图“卜合的電源 圖6的行解碼器1〇設有相合 述之P通道MOS電曰雕沾瓜法’的川口又$相田於上 體31、32。 日日版的做為開關之N通道MOS電晶 即其中的一個電晶轉^ 相當奇數段數的反相之源、〉及極，在由最終段算起 電麈侧之電源供給閘電路13的各接地

J ^在各閑電路内的N通道]VIOS

1303925 18780pif 電晶，r原，接地電壓VSS的供給節點之間插入。 NAND Ί又异起相當偶數段數的反相料14及 的各接地電壓側之電源供給節點，亦即 在各閘電路内的]ST通道命s触彳I l VSS的供给節點之門，古里电曰曰體侧的源極與接地電壓 二即，，、、占之間’有另一個電晶體32白勺源没極插入。 相却策/1°在电曰曰體31的間極供給控制訊號SLP1的反

的；5 ^ P1 ’在電曰曰體32的閑電極供給控制訊號SLP2 的反相訊號/SLP2。 合不同之點為，在反相電路15的輸出節 電壓彻的供給節點之間，有除絲訊用的p 通道MOS電晶體33的源汲間插入。 所示之實施例的 此變形例的SRAM，可得與圖 SRAM同樣的效果。 (第二實施例） ，7示第二實施例的半導體積體電路裝置的組合圖。 ，+二體積體電路裝置’在半導晶片4〇内形成複數個正 ，財）方塊4卜所謂的IP方塊，是指預先準備的具有 ^之功能的電路。圖7示在半導體晶片4G内形成四個 塊41之例。又在該半導體晶片4〇内，形成連接上述 四□ IP方塊41之間的晶片内配線42。又與晶片外部之 訊號輸出輸入的配線省略。 在上述四個ιρ方塊41内，各設有將該ιρ方塊内的訊 k雨出到曰曰片内部配線42的介面電路，及控制該介面電 之動作的控制電路。 16 I3039?^f 圖8示將各IP方境41内設置的介面電路5〇與控制電 路60抽出之圖。介面電路50含有··反相電路η做為在 Π5方塊41内發生的訊號輸入的預置緩衝器，以及反相電 路52，為輸入該反相電路51的輸出訊號，再對晶片内配 線42輸出訊號的主缓衝器。該反相電路52的輸出節點連 接晶片内配線42。上述兩個反相電路51、52，為各由p 通道MOS電晶體及N通道MOS電晶體形成的CM〇Ss 電路。 又’為使反相電路50的輸出訊號能直接驅動晶片内配 線42’與反相電路51相比，反相電路52需要更大的電流。 因此，與圖3的反相電路14、15之場合同樣地，在反相電 路51、52内的p、N兩通道之MOS電晶體之中，至少反 相電路52側的P通道側元件的尺寸，較反相電路η侧的 大。當然將反相電路52侧的N通道侧之元件尺寸，亦做 成較反相電路51側的大也可以。 在該反相電路52的電源供給節點，亦即該反相電路内 的P通道MOS電晶體側的源極，與電源電壓VDd的供給 節點之間，有P通道MOS電晶體53的源、汲間插入 在該反相電路51的電源供給節點，亦即反相電路内的p 通道MOS電晶體側的源極，與電源電壓VDD的供給節點 之間，有P通道MOS電晶體54的源汲間插入。在該電晶 體53的各閘極供給控制訊號SLP丨，在電晶體54的閘極供 給控制訊號SLP2。 控制電路50,依照控制訊號Slp發生上述的控制訊號 17 ITO修; 1303925 18780pif SLP1及SLP2,例如與圖3所示的控制電路2〇同樣的構造。 其次，說明上述之構造形成的半導體積體電路之動作。 在動作時，控制訊號SLP設定成“L”水準。在控制訊 號SLP為“L”水準時，與圖3之場合同樣地，控制訊號 SLP1及SLP2皆成“l”水準。 … 此時，在介面電路50的電晶體53、54皆成〇N狀態， 對反相電路52、51供給電源電壓VDD，在IP方塊41内

發生的訊號經過二個反相電路52、51，輸出到晶片内配 42。 、、、 。在控制訊 ，控制訊號 在待機時，控制訊號SLP設定成“H”水準 就SLP為“H”水準時，與圖3之場合同樣地 SLP1及SLP2皆成“H，，水準。 此時，在介面電路50的電晶體53、54皆成〇FF狀雜， 反相電路52、51的電源被遮斷。在此狀態，因反相電路 52、51的電源被遮斷，所以在反相電路52、51幾乎沒有 1斷漏失電流及閘漏失電流流動。因此，能夠減少在^機 時的切斷漏失電流與閘漏失電流。 夕其次，說明由動作狀態移轉至待機模式之際的動作。 移轉到待機模式時，控制訊號SLP由“L”水準提升到“Η，， 水準。與圖3之場合同樣地，首先控制訊號SLP1呈“Η，， 水準。控制訊號SLP1呈“Η”水準時，在介面電路5〇的電 ^體53形成0FF狀態，供給最終段之反相電路52的電源 ，壓VDD被遮斷。此時，電晶體54為〇N狀態，在最= 段之反相電路52的前段之反相電路51，有電源供給。因 18 1303925 18780pif =有最大導通電流可能流動的最終段之反相電路52 相2時，在就㈣路52亦鱗通電流趟。 ^ *到待機权式之後，電晶體53呈完全的⑽狀態， j之場合相同地，控制訊號SLP2呈“η”水準。因此， S ^路5 〇的電晶體5 4呈0FF狀態，反相電路5 i的 p„娜供給被遮斷。此時，最終段的反相電路52 „供給電源電廢，故不會對晶片内配線U增加雜 戒，即能夠防止雜訊引發的誤動作。 由待機模式回復到動作狀態之際，控制訊號犯由 、=準下降至1”水準。此時，翻3之場合相同地， 了 =制訊號犯2呈‘1”水準。由此，介面電路5〇的電 曰曰，4壬ON狀態，反相電路㈣電源供給再度開通。 2，在最終段的反相電路52沒有供給電源，故 電流流動。 a 、其後’與圖3之場合同樣地，控制訊號SLP1成為“L” 水準。由此，介面電路50的電晶體53 SON狀態，最終 段，反相電路52 #鶴電壓VDD之供給再開通。此時: ί ^ίίίt ΪΪ 52的前段之反相電路51的輪出訊號 k 7準已經確疋，故在反相電路My會有導通電流流 動。 、如上所*，在由_狀態移轉職麵式，或其相反 的過程之際，在通過最大電流的最終段之反相 導通電流流動。" 如上述，本實施的半導體積體電路裝置，能夠防止發 19 1303925 18780pif 生導通電流或誤動作，而且能夠減少切斷漏失電流及閘漏 失電流。 (第二實施例之變形例） 圖9示第二實施例之變形例的半導體積體電路裝置之 介面電路及控制電路之構造。在圖8所示的介面電路50， 設有P通道MOS電晶體53、54，做為二個反相電路52、 51的電源之供給/遮斷的控制開關。對此，在圖9所示的

介面電路50，設有與上述之p通道MOS電晶體53、54 相當的作為開關的N通道MOS電晶體55、56。 即一方之電晶體55的源汲間，插入在反相電路52的 接地電壓側之電源供給節點，亦即反相電路内的N通道 MOS電晶體侧的源極，與接地電壓vss的供給節點之間。 他方的電晶體56的源汲間，插入在反相電路51的接地電 塵側之電源供給節點，亦即反相電路内的^^通道^^電 晶體側的源極，與接地 VSS的供給節點之間。 此场合’在电曰曰體55的閘極供給控制訊號SLpi的反 轉訊號/㈣’在電晶體56的閘極供給控制訊號㈣的 反轉訊號/SLP2。 此交形例的體積體電路裝置，亦可 之實施例的半導體積體電路裝置同樣的 /、θ斤，、 (第三實施例） > 半導= 第二施電路聚置的構造。該 80，以及控制該介面電路80之金/日片7〇内形成介面電路 勒作的控制90。 20 1303925 18780pif

i§F 4修正替換買 介面電路8G騎在轉體W 70内發生的崎向外 部輸出者，包含當作前° σ ⑴罝緩衝态的反相電路81、以及輪Α “反目電路81的輸出訊號作為主緩衝 2 該反相電路82的輪出銘科 ^ u 々电略 ρ ”、、占’連接日日片的輸出端子DUT 〇 上述之兩個反相電路81、82，各為由p通道M〇 及N通道M0S電晶體形成的復⑽型電路。尾曰曰體

該反相電路82的輪出訊號，為了要驅動輸出端子0UT 及其連接的配線，與反相電路81相比，反相電路必 要流動更大的電流。目此，與圖3巾的反㈣路m3 之場合同樣地，反相電路8卜82内的ρ、Ν兩通道之跑 電晶體之中’至少反相電路82侧的ρ通道側之元件尺寸， 較反相電路81側的Ρ通道側之元件A。t然，對Ν通道 側的元件尺寸’亦反相電路82侧的較反相電路81側的大 也可以。 在該反相電路82的電源供給節點，亦即反相電路内的 Ρ通道MOS電晶體侧的源極，與電源電壓VDD的供給節 點之間，有P通道M0S電晶體83的源汲間插入。又在反 相電路81的電源供給節點，亦即反相電路内的p通道m〇s 電晶體側的源極，與電源電壓VDD的供給節點之間，有p 通迢MOS電晶體84的源汲間插入。在上述電晶體83的 各閘極供給控制訊號SLP1，在電晶體84的閘極供給控制 訊號SLP2。 〜 控制電路90,對應控制訊號SLP而發生該些控制訊號 SLP1及SLP2’例如有與圖3所示的控制電路2〇同樣的構 21 I3〇39S〇plf 造。 如上述之構造的半導體積體電路裝置之動作，盥 f:的介面電路50相同，亦可得與該介面電路50同:的8 (第三實施例的變形例） - 圖11示第三實施例的變形例之半導體積體電路壯 - 的構造。在圖丨〇所示的半導體積體電路裝置，設=、 心〇8電晶體83、84，作為構成介面電路8〇的^個反^ 電路82、81的電源之供給/遮斷的控制開關。對此， 所示的半導體積體電路裝置，設有與上述之P通、f 電晶體83、84相當的作為開關之；^通道]^〇§電2體858 86。 日日 、 即一方之電晶體85的源汲間，插入在反相電路82 接地電壓侧之電源供給節點，亦即反相電路内的n通曾 MOS電晶體侧的源極，與接地電壓vss的供給節點之間^ 他方的電晶體86的源汲間，插入在反相電路81的接地0電 ® 壓側之電源供給節點，亦即反相電路内的N通道MOS電 晶體側的源極，與接地電壓VSS的供給節點之間。 此場合’在電晶體85的閘極供給控制訊號SLP1的反 轉訊號/SLP1 ’在電晶體86的閘極供給控制訊號SLP2的 反轉訊號/SLP2。 - 本變形例的半導體積體電路裝置，亦可得與圖10所示 -之實施例的半導體積體電路裝置同樣的效果。 雖然本發明已以較佳實施例揭露如上，然其並非用以 22 1303925 18780pif 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保★蔓 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1先前的半導體積體電路裝置之電路圖。 圖2先前的半導體積體電路裝置之電路圖。 圖3第一實施例的靜態型隨機存取記憶體之電路圖。

圖4圖3中的反相電路之具體的構造之一例的電路圖。 圖5示圖3中的靜態型隨機存取記憶體之動作 的時序圖。 例 圖6示第一實施例之變形例的行解碼器之電路圖。 圖7示第二實施例的半導體積體電路裝置的方二圖。 圖8示將設在圖7的半導體積體電路裝 及控制電路抽出之電路圖。 ⑽相電路

圖 電路圖 9示第二實施例之變形例的半導體積體電路裴置之 圖1〇示第三實施例之半導體積體電路裝置的電路圖。 示第三實施例之變形例的半導體積體電路裝置 【主要元件符號說明】 電源電壓 接地電壓 字組線 位元線

VDD

VSS

WL

BL 23 1303925 18780pif η： !修正替《

MC

SLP > SLP1 > SLP2 101 > 102 CMOS 103 、 105 104 10 11 12、26 13 > 25 14、15 16、17 20、60、90 21 〜24、5卜 51、81、82 31、32、55、56、85、86 33、53、54、83、84 40、70 41 42 50 記憶胞 控制訊號 反相電路 P通道MOS電晶體 N通道MOS電晶體 行解碼器 輸入控制電路 NAND閘電路 NOR閘電路 反相電路 P通道MOS電晶體 控制電路 反相電路 N通道MOS電晶體 P道通MOS電晶體 半導體晶片 IP方塊 晶片内部配線 介面電路 24

Claims (1)

1303925 18780pif Τ5ΤΓ7ΓΤ~-j 年月日修正替換頁I ^~_—— 1 十、申請專利範圍： 1· 一種MOS型半導體積體電路裝置，包括： 多數個MOS型電路，該些M〇s型電路成多段連接， 每一個至少各有一個P通道及1^通道馗〇8電晶體，且各 有電源供給節點，前段之MQS型電路的輸出訊號輸入後 段成為後段電路的輸入訊號；及 弟一開關元件，插入在該些多數個MOS型電路之中 的由最後段算起之各奇數段的MOS型電路之電源供給節 點，與第一電源電壓節點之間；及 弟二開關元件，插入在該些多數個MOS型電路之中 的由最後段算起之各偶數段的]y[〇S型電路之電源供給節 點與該第一電源電壓節點之間；以及 控制電路，連接該些第一及第二開關元件，為控制該 些第一及第二開關元件的控制電路，該控制電路在將各個 形成待機狀態的該些MOS型電路，由待機狀態恢復成動 作狀態之際，起先導通該第二開關元件，其次導通該第一 開關元件。 2·如申請專利範圍第丨項所述的MOS型半導體積體 電路裝置，該控制電路在將該些多數的MOS型電路，由 動作狀態移轉至待機狀態之際，首先使該第一開關元件不 ‘通，具次，再使該第二開關元件不導通。 3·如申請專利範圍第1項所述的MOS型半導體積體 笔路裝置，其中之第一及第二開關元件為P通道MOS電 晶體，且該第一電源電壓節點·為高電麈侧的電源電壓節點。 25 1303925 - 年*月’曰修正替換頁 1878〇pif 4·如申请專利範圍第丨項所述的MOS型半導體積體 =路裝置，其中之第一及第二開關元件為N通道MOS電 晶體’且該第一電源電壓節點為低電壓侧的電源電壓節點。 5·如申請專利範圍第〗項所述的M〇s型半導體積體 電路I置，其中的多數個型電路之中，最終段M〇s 型電路内，至少該P通道MOS電晶體的元件尺寸，較最 終段以外的MOS型電路内的該p通道M〇s電晶體的元件 尺寸大。 6· —種MOS型半導體積體電路裝置，包含： 子組線’連接多數個記憶胞；及 驅動電路，連接該字組線，用以驅動該字組線；以及 第一控制電路，連接該驅動電路，用以控制該驅動電 路的動作； 该驅動電路包括： 多數個MOS型電路，該些M〇s型電路形成多段連 接，每一個電路至少各有一個P通道及N通道M0S電晶 體，且各有電源供給節點，該前段之M〇s型電路的輸出 訊號輸入後段電路成為後段電路的輸入訊號；及 第一開關元件，插入在該些多數個MOS型電路之中 的由最後段算起之各奇數段的M〇s型電路之電源供給節 點，與第一電源電壓節點之間；以及 第二開關元件，插入在該些多數個MOS型電路之中 的由最後段算起之各偶數段的M〇s型電路之電源供給節 點，與該第一電源電壓節點之間； 26 1303925 9m篆纖頁! 1878〇pif Most，的第—控制電路，在將各卿成待她態的該些 第二I電路，由待機狀態回復成動作狀態之際，先導通該 一開關元件，其次導通該第一開關元件。 X 電路二二申請專利範圍第6項所述的M0S型半導體積體 由動作=’/、中之第一控制電路，在將該些M〇s型電路 導通，i轉到待機狀態之際，先使該第-開關元件不 具次使該第二開關元件不導通。 電路^，申f專利範圍第6項所述的m〇s型半導體積體 機狀特徵為加設第二控制電路，用以在上述之待 驅動該驅動電路的輸入訊號之邏輯水準，使該 軔电路的輸出訊號成為低水準。 電路申:專利乾圍第6項所述的M0S型半導體積體 與第：-、、，：:特?為增設第三開關元件，插入在該字組線 導通/源電麼即點之間，在上述的待機狀態時被控制成 電路1 壯〇番如專範圍第6項戶斤述的M0S型半導體積體 晶體Π兮二1 ^罘一及第二開關元件為p通道M〇s電 11二源電壓節點為高電壓侧的電源電壓節點。 t路壯w盆專利1巳圍第6項戶斤述的M0S型半導體積體 晶體，曰辞繁一發、、-=及昂—開關元件為N通道M0S電 12 “ “源電壓節點為低電壓側的電源電壓節點。 12· -種M0S型半導體積 含 片，該半導體晶片包括： 叫衣置w牛¥燈曰曰 介面電路，可由其輸出端子輪出訊號；以及 1303925 換頁j 18780pif 動作 徑制電路，連接該介面 唧孩介面電路的

該介面電路包括·· 踢型電路，設有p通道及N通道M〇s電晶 =及^供給節點，其輸出節點連接該介面電路的輸出 端子，及 ^二MOS型電路，設有p通道及N通道腦電晶 虹及包源供給節點，其輸出訊號輸入該第一 M0S型電路； 及 狄第一開關元件，插入在該第- M0S型電路的電源供 給節點，與第一電源電壓節點之間；以及 元Γ插入在該第二⑽型電路的電源供 、、Ό即點與該弟一電源電壓節點之間； 一該控制電路，在將各個形成待機狀態的該些第一及 二型電路，由待機狀態回復成動作狀態之際 通該第二開關元件，其次導通該第一開關元件。 13·如申請專利範圍第12項所述的M〇s型半 體電路裝置，其中該半導體晶片内形成有複數個IP方塊，' 。亥介面電路各別設置在該些圧方塊的各方塊内。 一一 14·如申晴專利範圍第13項所述的M〇s型半導體 體電路裝置，其特徵為設有複數的晶片内配線，連接= 设數個IP方塊之間。 一恭15·如申請專利範圍第12項所述的MOS型半導體積 體包路裝置’其特禮支為該介面電路設在+導體晶片内，可 28 1303925 18780pif [STTSTT^---- 年月日修正替換頁 舲該半導體晶片内發生的訊號向晶片外部輸出。 16·如申請專利範圍第12項所述的MOS型半導體積 ~ 體電路裝置，其特徵為該控制電路，在將該些第一及第二 • M(3S型電路由動作狀態移轉至待機狀態之際，紐該第- 開關元件不導通，其次使該第二開關元件不導通。 17·如申請專利範圍第頊所述的MOS型半導體積 - 豸電路裝置，其特徵為該些第/及第二開關元件為p通道 Φ M0S電晶體，且該第一電源電麈節黠為高電壓側的電源電 壓節點。 认如申請專利範圍第12頊所述的M0S型半導體積 體電路裝置，其中之第一及第；開關元件為N通道M〇S 電晶體，且該第-電源電壓節,點為他電壓側的電源電壓節 點。 19.如申請專利範圍帛12須所述的M〇S里半導體積 體電路裝置，其中之第一 M〇s变電路内直少該P通道M〇s 電晶體料件尺寸，較該第二M(^電路内的P通道M〇s 曰體之it件尺寸大。 29 1303925 18780pif

七、指定代表圖： (一） 本案指定代表圖為：圖3。 (二） 本代表圖之元件符號簡單說明: 10 行解碼器 11 輸入控制電路 12、 26 NAND閘電路 13、 25 NOR閘電路

14、 15 反相電路 16、17 P通道MOS電晶體 20 控制電路 21〜24 反相電路 VDD 電源電壓 VSS 接地電壓 WL 字組線 BL 位元線 MC 記憶胞

SLP、SLP1、SLP2 控制訊號 八、本案若有化學式時，請揭示最能顯示發明特徵 的化學式： 無