TWI302031B - Cascaded diode structure with deep n-well and method for making the same - Google Patents

Description

1302031 五、發明說明（1) 一、【發明所屬之技術領域】 本發明係關於串接二極體結構，特別是關於具有深N井 區之串接二極體結構，且將該串接二極體結構所寄生之電晶 體的基極浮接，藉以有效降低洩漏於P型基材的漏電電流。 二、【先前技術】 為I構成咼電路集積密度並達到預期的功能，縮小尺寸 的金氧半場效電晶體（M0SFET)已使用於先進的積體電路技術 中。但為了符合固定的場比ield scal ing)需求，在許多 積體電路技術中亦將工作電壓（p〇wer supply v〇ltage)比例 地降低。因此，在電腦架構中需具備介面（interface)來連 接具有不同工作電壓之半導體晶片（semic〇nduct〇r chip)或 子系統（sub-system)。由於具有混合之工作電壓，晶片之間 介面的I/O電路必須具備避免電壓過高（〇verstress)以及防 止不且的漏電流路徑（current leakage path)之功能。靜電 放電（electrostatic discharge，以下簡稱ESD)防護電路亦 必須滿足相同之介面狀態與限制。

圖1 ‘員示¥知具有ESD掛制電路（ciamp circuit)的積體 電路架構圖。如該圖所示，一般的積體電路丨〇包含有輸入接 點（input pad)ll、輸出接點（ou1：pUt pacj)i3、内部電路 (internal cirCUit)12、輸入接點箝制電路（clamp cirCUit)14、輸出接點箝制電路15、以及ESD箝制電路16。 内部電路12、輸入接點箝制電路14、輸出接點箝制電路丨5、 以及ESD箝制電路1 6都跨接於工作電壓VDI)與vss之間。輸入

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一個雷阶1?1，日认, —極體Dpl、Dnl、以及 们電阻R1且輸入接點11經由電阻連接於- 接點箝制電路1 4 一般包含兩個串接- 之間，並連接至内部電路12。而於山：接於-極體_、Dnl 含-_晶體、—_電晶：輸： = =:5广 D:2柑制電路16用來保護該積體電路10不受靜ί破壞。 接二，當有靜電經由接點（pad)、電壓源（VDD、vs =電路10時’ESD箝制電路16會排出靜電電、流不 壞内部電路1 2。 ^圖2」、、、員示以串接之二極體作為E s D箝制電路的架構圖。如 该，所不，ESD箝制電路16係ώπ]個二極體^〜如串接而成， 且第一工作電壓VDD連接於第一個二極體D1的Ρ極，第二工作 電壓VSS連接於第m個二極體Dm的!^極。其中，第一工作電麼 VDD的電位高於第二工作電壓vss。由於每個二極體均有一個 導通電壓，例如〇 · 8 V，當跨接於二極體兩端之電壓高於該導 通電壓時，才會有較大電流流過該二極體。因此，利用該特 性即可根據需要串接複數個二極體，使其整體的導通電壓符 合要求。

圖3顯示美國專利第6，5 3 7，8 6 8號專利「形成低漏電電流 之串接二極體之方法（method for forming novel low leakage current cascaded diode structure)」的架構 圖。該串接二極體1 6可作為ESD箝制電路，且如該圖所示， 該串接二極體16係形成於一P型基材161上。每個二極體包含 形成於P型基材161上的深N井區（Deep N well，DNW)162、形 成於該深N井區162之N井區163、形成於該N井區163之P型高

第7頁 1302031 五、發明說明（3) 參雜164、以及形成於該N井區163之N型高參雜165。而且， 該串接二極體16中還由P型高參雜164、N井區163(包含深N井 區162與N型高參雜165)、以及p型基材1Π寄生出一電晶體 166，且基極（Base)係連接於N型高參雜165。 圖4為圖2之串接二極體架構所寄生生電晶體電路。因 此，如圖4所示，该串接二極體1 6亦會經由複數個電晶體丨6 6 產生漏電電流。雖然該串接二極體丨6可藉由深N井區丨6 2來降 低漏電電流，但仍無法有效降低。 三、【發明内容】 有鑒於上述問題，本發明之目的是提出一種具有深^^井 區之串接二極體結構，且將該串接二極體結構所寄生之電晶 體的基極浮接，藉以有效降低洩漏於p型基材的漏電電流。 為達成上述目的，本發明串接二極體結構包含：一p 基材：-深N井區，係形成於p型基材上；複數個二極體元 件，係形成於深N井區上；以及複數個導體，藉以串接複數 個二極體兀件。其中每個二極體元件包含：—p型井區，係 形成於深N井區上；—p型高摻雜區，係形成於p型井區上· 離型高接雜區，係形成於^井區上，並與^高摻雜 區相隔離。 由於,亥串接—極體結構所寄生之電晶體的基極 以有效降低洩漏於P型基材的漏電電流。 妾 四、【實施方式】

第8頁 1302031 五、發明說明（4) 體結：了苓考圖式詳細說明本發明具有深^^井區之串接二極 所干圖5Λ示Λ發Λ具有深^區之串接二極體結構。如該圖 ^ 1、 卷月/、有冰Ν井區之串接二極體50之每個二極體係 a，- ’而該深Ν井區52係形成於—ρ型基材51 上。母個一極體包含一形成於深Ν井區52之ρ井區域Μ、一形 失井JVt!3之Ρ型高參雜區54、以及形成於Ρ井區域532Ν 二：,雜區55 4型高參雜區54_型高參雜區55係由一隔離 夂溝（s allow trench ls〇iation ， STI)56 隔開。另外，每 =二極體之P井區域53之間係井區域57隔開，且該N井區. 域57上方亦形成一隔離淺溝58隔開p型高參雜區與 二 極體之N型高參雜區55。而且，中間之二極體的p型高參雜區 5—4係經由連接線連接相鄰二極體之N型高參雜區55，夢/以將 每，^極體串接起來。而該串接二極體之前端二極體^之p 型高參雜區54係連接於第一工作電壓VDD，末端二極體 型高參雜區55係連接於第二工作電壓vss，且第一工= VDD高於第二工作電壓vss。 ^ 一再參考圖5，本發明具有深N井區之串接二極體5〇中係由 P型高參雜區54(包含P井區域53)、深N井區52、以及p型某材 51寄生出一電晶體58。但是，如圖所示，該電晶體58之^極 (Base)係呈浮接（fi〇ating)狀態，亦即該電晶體58之基極並 未如習知的電晶體166 (圖3) —樣連接於高參雜區。土。一 圖6顯示本發明具有深N井區之串接二極體結構的對應電 路圖。如圖6所示，該串接二極體5 〇包含m個串接之二極^ 1302031 五、發明說明（5) D1〜Dm、以及m個寄生之電晶俨Τϊ T y丄 個電請α的射極了解到，每 為浮接狀態、以及湄朽Γ 、接於一極體之接點、基極 基極為浮接狀態，經由射％ % ^ 4 口此由於電壓體的 低。 、工由射極流向源極之漏電電流會有效降 因此，本發明具有深N井區之串 二極體置於浮接的深N并F 4/位股、、口構利用串接 電流。其結構特色包含/: 降低戌漏於P型基材的漏電 (◦深1^井區採用雨能量離子佈植（高於1000000電子伏 寺)’所形成的深度與厚度分別為lum與15uln。對於接近基 板表面的串接二極體電性特性不會造成影響。 (2) 利用深N井區所形成的寄生pNp雙&子電晶體 (ΒΠ)(Ρ井區域—深N井區—p型基材），射極（p井區域）、基極 (胃冰N井區）、與集極（p型基材）參雜濃度皆遠比傳統雙載子電 晶體結構為低，故可提供較高的崩潰電壓與較低的界面漏電 流。圖7為此寄生PNP雙載子電晶體崩潰電壓特性。 (3) 如前所述’ 1 · 5um厚的深N井區同時有效降低寄生pnp 雙載子電晶體的電流增益。此低電流增益可以防止雜訊觸發 基極（深N井區）所產生的集極（p型基材）漏電電流。 以上雖以實施例說明本發明，但並不因此限定本發明之 範圍，只要不脫離本發明之要旨，該行業者玎進行各種變形 或變更。

第10頁 1302031 圖式簡單說明 五' 【圖式簡單說明】 圖1顯示習知具有ESD箝制電路（clamp circuit)的積體 電路架構圖。 圖2顯示以串接之二極體作為ESD箝制電路的架構圖。 圖3顯示習知串接二極體之架構圖。 為圖2之串接二極體架構所寄生生電晶體電路。 =5顯示本發明具有深N井區之串接二極體結構。 路圖圖6顯示本發明具有深N井區之串接二極體結構的對應電 發明之寄生PNp雙載子電晶體崩潰電壓特性。 積體電路 11 輸入接點 13 輸出接點 12 内部電路 14 輸入接點箝制電路 15 輸出接點箝制電路 16 ESD箝制電路 50 串接二極體

I 51 P型基材 52 深N井區 5 3 P井區域 54 P型高參雜區 55 N型高參雜區 第11頁 1302031

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Claims (1)

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六、申請專利範圍 1 · 一種具有深N井區之串接二極體結· 一P型基材； 匕3 · =珠N井區，係形成於前述p型基材上； 極體元件，係形成於前述深以區上；以及 數個V體，藉以串接前述複數個二極體 其中前述每個二極體元件包含·· ’ —P型井區，係形成於前述深N井區上； 二P型高摻雜區，係形成於前述p型井區上·以及 型高係形成於前述。型井區上:並與前述。 具有ί ^之井區、該深N井區及該p型基材係用以形成 之基極的一雙載子電晶體（BJT)。 極體結：申ΐί:範圍第1項所記載之具有·井區之串接二 述Ρ型养π ^ ^ 3 Ν型井區，係形成於前述深Ν井區上之前 區。井區周圍，藉以隔開前述複數個二極體元件之卩型井 極體3结：申2項所記載之具有深Ν井區之串接二 上，藉心!：、;複；個隔離淺溝’係形成於前述N型井區 /乂恥開别述禝數個二極體元件之間高摻雜區。 極體結：申第2項所記載之具有深N井區之串接二 上，纟 < 匕3禝數個隔離淺溝，係形成於前述P型并卩 上稭以隔開前述複數個2極體元件之内的高推雜區 1井[ 二極體氏ΐ:?區之串接二極體的方法，該串接 、、口構可降低漏電電流，該方法包含：

第13頁 1302031 、申請專利範圍 形成深N井區，係在一p型基材上形成_深〜井區； 極f形巧數Γ二極體，係於前述深N井區上形成複數個二 該二母:體包含位於該M井區上的-P井區域、位於 井區域上的一 p型高摻雜區盘一 N 、 域、該深N井區、以及前述摻雜區，使該P井區 接，萨右 夂 生土材所可生之電晶體的基極浮 降低沒漏於p型基材的漏電電流， ·以及 一 串接别述複數個二極體，将脾兑 — 接 向摻雜區與相鄰二極體之_”寻别述设數個二極體的P型 6.如申請專利範圍第5^ =开導：連接。 Ρ型高摻雜區導電連接於」言4述串接-極體之前端二;f 5體之末端二極體的N型高：2作電壓’以及將前述串 壓。 n摻雜區導電連接於 極體的方法，還包含將y成具有深N井區之串 …·將…接二極體之前端二極J二 低工作電