TWI301621B - Memory module diagnosis system and testing method thereof - Google Patents
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Links
- 230000015654 memory Effects 0.000 title claims description 94
- 238000012360 testing method Methods 0.000 title claims description 34
- 238000003745 diagnosis Methods 0.000 title description 4
- 230000000295 complement effect Effects 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 22
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000010998 test method Methods 0.000 claims description 4
- 238000012544 monitoring process Methods 0.000 claims description 3
- 230000009471 action Effects 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 230000007704 transition Effects 0.000 claims description 2
- 241000282376 Panthera tigris Species 0.000 claims 1
- 239000000428 dust Substances 0.000 claims 1
- 238000005259 measurement Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 3
- 238000002405 diagnostic procedure Methods 0.000 description 3
- 238000013507 mapping Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000691 measurement method Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 241000270666 Testudines Species 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1204—Bit line control
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5004—Voltage
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Description
1301621 九、發明說明: 【發明所屬之技術領域】 本發明係有關於一種利用臨場(ΙΝ-SITU)參數化 (parametric)診斷在實際靜態隨機存取記憶體(SRAM)產 品中量測單元穩定性之方法及系統。 【先前技#f】 • 一個SRAM產品之記憶體單元常需要經過測試與診 # 斷。然而,傳統上用來診斷SRAM的方法相當麻煩,同 時成本高而且不精確。這些傳統的方法包含使用位元映 射(bit mapping),節點探測(node probing),以及測試結構 量測。位元映射方法係建立一個良好(passed)與失敗位 元的圖,每個位元對應於不同的實體位置。雖然此法能 提供電源與接地匯流排上的鄰近效應(proximity effect)或 壓降(IR drop)的統計資料,卻不能提供每個位元單元(bit cell)之雜訊邊限(noise margin)。節點探測是另一種藉由 馨探測内部節點例如位元線、資料線、或感應(sense)放大 器的輸出來診斷SRAM的方法。隨著技術的進步,電路 上的金屬寬度愈來愈小,這使得利用金屬探針測量變得 愈來愈困難。探測較小的區域需要利用電子束 (e-beams),然而這種設備非常昂貴而且操作上非常耗 時。測試結構量測法則是需要把一個SRAM單元中之裝 置節點引出到測試結構上的墊(pad)上,以量測該節點電 壓,但是此種測試環境實際上已與SRAM操作環境有所 差異,所以這樣的結果無法提供作為每個位元單元改善 0503-A30272TWF;Jasonkung 6 1301621 良率(yield)的資訊。即便上述所提的幾種方法都是可行之 方案,但是在效率及精確性的考量上仍有進步的空間。 因此,需要一個有效,精確以及低成本的SRAM單 元量測系統,以達成SRAM單元量測的目的。 . 【發明内容】 有鑑於此,本發明實施例中提供一種用以診斷一記 憶體模組中複數個記憶體單元之系統。一第一多工器模 • 組,被用來根據一多工器控制訊號,選擇性地連接一診 斷訊號到與既定記憶體單元相關聯之一資料線。一第二 多工器模組,根據一位元選擇訊號,透過位元線連接該 資料線到此既定記憶體模組。一存取墊被提供來遞送該 診斷訊號,用以外部存取與分析。 本發明之架構與操作方法,以及其設計目的及優 點,將透過以下所附實施例之描述與相關圖示,詳細說 明之。 【實施方式】 本發明實施例中係提供一種用以診斷記憶體模組中 之記憶單元,例如一個SRAM模組的方法與系統。本發 明實施例中具有複數個多工器,這些多工器透過資料線 連接該記憶單元至至少一個外部存取墊。藉由簡單地利 用一些額外的存取墊與相關選擇模組以執行(perform)現 行診斷機制,此系統可改善這些診斷機制。上述系統可 以支援各種比位元映射、節點探測、以及在測試結構上 0503-A30272TWF;Jasonkung 7 ^ 1301621 龜 節點量測更優異的診斷方法。有效利用上述特性,則記 憶體模組診斷可以被更輕易及精確地執行。 第1圖顯示本發明實施例之診斷系統應用於一 2乘 2 (2-by-2) SRAM模組100之電路圖。在記憶體單元102、 104、106與108中之資料可以在模組100中被修改,被 • 擷取(retrieved)甚至被測試。值得注意的是,此處所揭露 . 之方法也可以被應用在其他尺寸及組態的SRAM中。 記憶體單元之寫入與讀取過程都需要來自不同輸入 ® 接腳上的數個訊號。當進行資料修改過程時,一次會改 變數個記憶體單元,而且需要指定這些記憶體單元的所 在位址。這些記憶體單元係用一個矩陣方式所組成。為 了選擇一個特定位置,必須提供其相對應的X與Y座 標。字元(Word)選擇訊號110與112用來決定列(row)數 (即X值),以及位元選擇訊號114與116用來決定行 (column)數(即Y值)。上述數值共同決定要修改或讀取的 ^ 是那些記憶體單元。 在此範例電路中進行寫入過程時,輸入/輸出(I/O) 接腳118與120被用來輸入需要被儲存的資料。當輸入 資料首次輸入系統時,利用反相器122、124、126及128 將此資料分割到一對的原始訊號與互補訊號。上述互補 訊號在資料線130與132上移動,而上述原始訊號在互 補資料線134與136上移動。寫入致能(enable)開關138 與140用以決定是否及何時該資料被寫入到單元中。如 果開關是關閉的,則該資料將不會傳遞下去(pass on)。當 0503-A30272TWF;Jasonkung 8 1301621 資料出現在資料線上時,位元線選擇訊號Π4與116控 制選擇閘(36化(^8&1〇)144、146、148與150,每一對共同 地當作第二多工器模組。這用來決定資料將被寫到那一 條Υ行中。接著,該訊號繼續在位元線152與156以及 互補位元線154與158上。字元線訊號110與112將會 決定記憶單元的X列。利用所提供之字元與位元選擇訊 號,可以定位出一個記憶體單元的特定集合。接著,位 元線上的資料將會被寫入到這些記憶體單元中。 資料擷取的過程是相當類似的,因為要定位出這些 特定的記憶體單元,仍需要字元訊號110與112以及位 元選擇訊號114與116。而位元線升壓(pull up)裝置142 需要充電(charge up),以保持記憶體單元的穩定。一旦選 定特定記憶體單元,特定記憶體單元中的資料將會在位 元線152與156以及互補位元線154與158上移動。再 一次,該資料線與互補資料線係由記憶體單元的位址所 決定。例如,如果資料被存在記憶體單元102,則該資料 將會在位元線152與互補位元線154上移動。當資料透 過選擇閘144、146、148、以及150往下移動到位元線與 互補位元線的集合上時,寫入致能開關138與140將被 關閉,從而迫使資料透過感應放大器160與162進入來 輸出。該資料將會透過放大器移動,再透過I/O接腳118 與120來離開系統。在多數的SRAM設計中,每一對的 資料線與其互補資料線係藉由一些選擇閘來共用的。例 如,資料線130與其互補資料線134係藉由與位元線152 0503-A30272TWF;Jasonkung 9 1301621 與其互補資料線154相關聯之選擇閘144與146來共用。 同理,對資料線132與其互補資料線136也是相同的情 形。為了簡化第一圖,這些大量的位元線、位元線的互 補、以及其相關聯的選擇閘並未被表示出來。 為了執行一個精確的參數化SRAM診斷,在板子上 至少要提供一個存取墊,以能夠容易存取測試中的記情、 模組裡的記憶體單元。如此範例中的記憶體模組l〇Q所 示,資料線130、132與互補資料線134與136再被選擇 閘164、166、168與170(共同地當作第一多工器模組)所 多工選取到兩訊號:一個診斷訊號172與其互補訊號 174。而選擇閘164、166、168與170則提供記憶體單元 102、104、106、108以及存取墊之間的一個存取管道。 一個使用者可以藉由致能擁有一測試致能接腳17 8之測 試控制邏輯模組176來操作此診斷系統。而多工器控制 訊號180或182可以藉由測試控制邏輯模組Π6或利用 雙向I/O接腳118與120產生,以指定在測試模式下待測 的I/O區塊。在測試模式下,一選取的1/0接腳可以被提 升到高電位而其他I/O接腳則保持低電位’以表示選到那 一條I/O路徑以及其相關聯的記憶體單元正在測試中。因 為對嵌入於一系統的RAM而言,需要有許多的位址線與 I/O線用來指定該RAM,因此可以用JTAG(J〇int Test Action Group)標準以串列化方式掃描資料、位址與控制 線來減少接腳數。一旦致能其測試致能接腳178而且有 至少一個I/O訊號被觸發,則被選取的位元線與互補位元 0503-A30272TWF;Jasonkung 10
I •1301621 線將連接到診斷訊號172與互補診斷訊號174,以供外部 存取記憶體單元102、104、106或108之用。此例中, 一個介於存取墊與被選取的記憶體單元之間的可行的連 線可以經由上述之導線與裝置來建立。 當整合上述所描述系統用於參數化SRAM測試時, - 可獲得如蝴蝶圖(butterfly maps)、轉換電壓(transition . voltage)、電流量測,甚至於交流電(AC)量測的測試與量 測結果,以作為記憶體單元診斷之用。 ⑩ 第2圖係顯示一範例的蝴蝶圖200,用以表示雜訊 邊限之曲線202。利用適當的X與Y位址以及輸入與輸 出訊號選擇,可選取產品中的任一 SRAM單元。將第1 圖中模組100的接腳178設定為高電位而致能該測試 後,其相對應的位元線152或156以及其互補位元線154 或158會連接到存取墊上以作為外部存取之用。上述診 斷訊號172是透過選擇閘164、選擇閘144與位元線152 φ 連接到記憶體單元102。同樣地,其互補診斷訊號174 是透過選擇閘166、選擇閘146與互補位元線154連接到 記憶體單元102。因為位元線152與其互補154係透過雙 向選擇閘164、166、144、與146連接到一對的診斷訊號 172與174,所以可應用各種不同的診斷方法。一旦介於 診斷訊號與位元線間的雙向連線被建立了,則可透過存 取墊,存取位元線上的訊號以作為診斷用途。上述診斷 方法包含改變診斷訊號172的電壓與量測互補診斷訊號 174的電壓;以及固定診斷訊號之電壓與描繪出診斷互,.補 0503-A30272TWF;Jasonkung 11 1301621 訊號之電流-電壓曲線等等,但方法不受限於此。 藉由描繪診斷訊號172與互補診斷訊號174間的關 係圖,可以得到一個蝴蝶區線。藉由找出第2圖中葉瓣 (lobes)的最大1度,可以獲得每個單元之“〇,,與“1”之雜訊 邊:利用這些雜訊邊限資料,可以量測-個SRAM 勺單元k限並且建立到—個邊限圖(繼如η磁^)中,以作 為更近-步良率分析之用。SRAM可以藉著訊號雜訊邊 ㈣來完善調整(fine_tuned),以補償實體的鄰近效應。 一旦發現弱點(weak spots)落在邊限圖上時,可以利用修 改佈局(layout)的方式以增加其邊限。 第3圖係顯示從本系統可執行的測試之一的轉換電 壓與包流i測所建立的一個範例結果圖3〇〇。假設單元 102被選取了,則可以先藉由寫入”丨,,到此單元中來量測 其寫入轉換電壓及電流。接著,當監控流過位元線Η】 上的電流時,第1圖中模組100的位元線152上之電壓 位準就會被迫漸漸降低。再利用一個曲線追蹤器連接到 沴斷訊號172上來量測其電流_電壓曲線。當單元值由,,工,, 變為”0,,時,其單元電流將增加到一點然後又急速的下 降。上述轉換電壓與電流可以用來表示單元的強度。如 圖所不即為位元線152上轉換電壓與電流曲線3〇2。在此 法中,互補位元線154上的電壓可以維持在一固定值, 如維持在供應電壓,或使其浮接(floating)。假使位元線 互補154是維持在一固定的高電壓的話,曲線3〇2上的 變化將會比較急劇。由於互補位元線154係連接到互補 0503-A30272TWF; Jasonkung 12 1301621 診斷訊號174,因此可以用來作為 接之m , 乍為、准持固疋電壓或使其浮 妾之用—。可利用類似的程序,藉由寫入”〇,,到單元呢以 及把第1圖中模組10〇的互補位、 低電位,來量測由,,〇,,變為”丨,,時、、、 之電壓拉到 义局丄知的轉換電壓與電流。蕪此 可以量測SRAM中所有位元之n+ 曰 ”百位凡之轉換電壓與電流’以作更 i =地良率分析。利用這些量測,可以建立讀取(_) 故限圖亚且用來幫助指出SRAM之弱點所在 可以利用修改佈局來增加邊限。 ’、、、交就 另一種應用在本發明中的測試方法是交流電量測 measurement)。替代使用直流電(DC)量測如蝴蝶圖 =域料壓與電流量測方法,本方法可以交流電量 =來^當該單元被選取且啟動時,位元線分割的有多 虽在測試模式下選取了第1圖電路1GG中之單元, 子7L線11G與112正在切換時,該位元線之電壓分判可 ,由外部透過訊號172與m到存取墊上量得。這些診 斷墊的外部負載與增加的職多卫器的阻抗 慮與補償。 5 上述揭露提供許多不同之實施例與範例,用以實施 本揭露,各種不同特色。敎例子中的元件與過程是被 描述以幫㈣清本揭露,當然本發明並不限於此。 、^然本發明已以較佳實施例揭露如上,然其並非用 X限疋本U ’任何^ί悉此項技藝者,在不脫離本發明 之精神和範圍内’當可做些許更動與潤飾,因此本發明 之保護範时減社_請專·圍麟定者為準。 0503-A30272TWF;Jasonkung 13 1301621 【圖式簡单說明】 第1圖係顯示依據本發明實施例之一修改過具有臨 場診斷系統之記憶體電路圖。 第2圖為一蝴蝶曲線係用來推導出依據本發明實施 例之一既定記憶體單元之雜訊邊限。 第3圖為一電流-電壓曲線係顯示依據本發明實施 例之一既定記憶體單元之轉換電壓。 【主要元件符號說明】 100〜2乘2 SRAM模組; 102、104、106、108〜記憶體單元; 110、112〜字元組選擇訊號; 114、116〜位元選擇訊號; 118、120〜輸入/輸出接腳; 122、124、126、128〜反相器; 130、132〜資料線; 134、136〜互補資料線; 138、140〜寫入致能開關;142〜位元線升壓裝置; 144、146、148、150〜選擇閘; 152、156〜位元線; 154、158〜互補位元線; 160、162〜感應放大器; 164、166、168、170〜選擇閘; 172〜診斷訊號; 174〜互補診斷訊號; 176〜測試控制邏輯模組; 178〜測試致能接腳; 0503-A30272TWF;Jasonkung 14 1301621 180、182〜多工器控制訊號; 200〜蝴蝶圖; 202〜雜訊邊限曲線; 300〜轉換電壓與電流量測之範例結果圖; 302〜轉換電壓與電流曲線; BL〜位元線; BLB〜互補位元線; - TV〜轉換電壓; SV〜供應電壓。 0503-A30272TWF;Jasonkung 15
Claims (1)
- 贄 1301621 十、申請專利範圍: 1. 一種記憶體模組診斷系統,該記憶體模組係包括 複數個記憶體單元,其包括: 至少一第一多工器(multiplexer)模組,用以根據至少 一多工器控制訊號,選擇性地連接一診斷訊號到與一既 _ 定(predetermined)記憶體單元相關聯之一資料線;以及 至少一第二多工器模組,根據一或多個位元選擇訊 號,透過一位元線連接該資料線到該既定記憶體單元, ❿用以對其進行分析。 2. 如申請專利範圍第1項所述之記憶體模組診斷系 統,其中該第一多工器模組更連接一互補(complement) 診斷訊號至一互補資料線。 3. 如申請專利範圍第2項所述之記憶體模組診斷系 統,更包括一或多個存取墊(pad),用以將該診斷訊號與 該互補診斷訊號,遞送至該第一多工器模組或從該第一 多工器模組送出。 * 4.如申請專利範圍第2項所述之記憶體模組診斷系 統,其中該診斷訊號與該互補診斷訊號被控制與分析, 以獲得該既定記憶體單元之一雜訊邊限(noise margin)。 5. 如申請專利範圍第4項所述之記憶體模組診斷系 統,更包含一雜訊邊限圖,以反映該雜訊邊限與該記憶 體模組每一相對應之記憶體單元間之關係。 6. 如申請專利範圍第2項所述之記憶體模組診斷系 統,其中該診斷訊號與該互補診斷訊號被控制與分析, 0503-A30272TWF;Jasonkang 16 1301621 轉換(transition) 以狻得與該既定記憶體單元相關聯之 電塵。 綠專利範圍第2項所述之記憶體模組診斷系 ^料1/斷訊號與該互補診斷減被控制與分析’,、 以各又仔與该既定記 (spmrate)。 相關%之一位讀分割率 請^細丨項所述之記憶體模 ΐ括多工器模組與該第二多工器模組更 包括一或夕個雙向選擇閘(select gate)。 祕It:請專利範圍第1項所述之記憶體模組診斷系 、、克,更匕3至少一個測試控制邏輯模組,以產生哕 器控制訊號。 Μ夕工 10.如申請專利範圍第丨項所述之記憶體模組 統’更包含與該既定記憶體單元相關聯之一 q / 0接腳,以 產生該多工器控制訊號。 / 11•如申請專利範圍第10項所述之記憶體模組診斷 系統,其中該I/O接腳與該記憶體單元是藉著利用一 JTAG(Joint Test Action Group)標準來選取,用以分 既定記憶體單元。 Μ ,I2·一種記憶體模組測試方法,係利用一記憶體測試 系統所執行,該記憶體測試系統包括一第一多工哭模 組,用以選擇性地連接一診斷訊號到與既定記憶體單= 相關聯之一資料線;以及一第二多工器模組,用以透= 一位元線,連接該資料線到該既定記億體單元,其包括: 0503-A30272TWF;Jasonkuni 17 1301621 選擇待測之該既定記憶體單元; 透過該第一多工器模組、該第二多工器模組、以及 該貧料線與該位元線,輸入該診斷訊號到該既定記憶體 X3X7 — 早兀; 透過一互補位元線與一互補資料線,讀入由該既定 記憶體單元產生之-互補診斷訊號;以及依據該互補診斷訊號與該診斷訊號,獲得該既定記 fe體單元之至少一特徵資訊。 13·如申睛專利範圍第12項所述之記憶體模組測試 方法,其中該獲得該既定記憶體單元之至少一特徵資訊 ,步驟包括··以圖示化地表示該診斷訊號與該互補診斷 為虎間之關係以得到一蝴蝶曲線⑦咖也乂。 、14_如申請專利範圍第13項所述之記憶體模組測試 方法,其中該獲得該既定記憶體單元之至少一特徵資訊 γ驟包括·依據該蝴蝶曲線,導出該既定記憶體單 之一雜訊邊限。 i 乂如申請專利範圍第 方法’更包括:建立 圖以反映該雜訊邊限與該記憶體 貝π迹之記憶體模組測試 模組每一相對應記憶體單元間之關係 種記憶體模組測試料,係 广斤執行’該記憶體測試系統包括至少一個》 、且用以透過其相關聯之-位元線,選擇性 二 取墊與既定記憶體單元之間之存取,其包括. —存 選擇待測之該既定記憶體單元; 18 〇5〇3-A3〇272TWF;JasoIlku] 1301621 寫入表示邏輯值”丨,,之一高電壓訊號到該既 體單元中; 迫使降低該位元線上之一電壓位準(level); 由该存取墊上監控該位元線上之電流流動;以及 §表不該既定記憶體單元之電壓值由,,i,,變為,,〇,,之 一貫質上之急劇電流轉換時,得到該既定記憶體單元之 一轉換電壓。 I?·如申請專利範圍第16項所述之記憶體模組測試 方法,更包括:依據該位元線上電流與電壓位準之關係, 得到該既定記憶體單元之—裝置強度(devke如响)。 ^ I8·一種記憶體模組測試方法,係利用一記憶體測試 系統所執行,該記憶體測試系統包括至少一個多工器模 組,用以透過其中相關聯之一位元線選擇性地建立二存 取墊與一既定記憶體單元之間之存取,其包括: 選擇待測之該既定記憶體單元; 寫入表示邏輯值,,〇,,之一低電壓訊號到該既定記憶 體單元; 迫使降低互補位元線上之互補電壓位準; 由該存取墊上監控該互補位元線上之互補電流流 動;以及 當表示該既定記憶體單元之電壓值由,,0,,變為,,丨,,之 一實質上之急劇電流轉換時,獲得該既定記憶體單元之 一轉換電壓。 19·如申請專利範圍第18項所述之記憶體模組測試 0503-A30272TWF;Jasoi]kung 19 1301621 方法,更包括依據該互補位元線上之互補電流與互補電 壓位準之關係,獲得該既定記憶體單元之一裝置強度。0503-A30272TWF;Jasonkung 20
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/089,975 US7495979B2 (en) | 2005-03-25 | 2005-03-25 | Method and system for in-situ parametric SRAM diagnosis |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200634830A TW200634830A (en) | 2006-10-01 |
| TWI301621B true TWI301621B (en) | 2008-10-01 |
Family
ID=39475531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW095108955A TWI301621B (en) | 2005-03-25 | 2006-03-16 | Memory module diagnosis system and testing method thereof |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7495979B2 (zh) |
| TW (1) | TWI301621B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4965981B2 (ja) * | 2006-11-30 | 2012-07-04 | 株式会社東芝 | 半導体記憶装置 |
| US9177671B2 (en) | 2012-02-23 | 2015-11-03 | Apple Inc. | Memory with bit line capacitive loading |
| US8953395B2 (en) | 2012-02-23 | 2015-02-10 | Apple Inc. | Memory with variable strength sense amplifier |
| US8780654B2 (en) * | 2012-04-10 | 2014-07-15 | Apple Inc. | Weak bit detection in a memory through variable development time |
| US9412469B1 (en) | 2015-02-13 | 2016-08-09 | Apple Inc. | Weak bit detection using on-die voltage modulation |
| KR102589004B1 (ko) | 2018-06-18 | 2023-10-16 | 삼성전자주식회사 | 반도체 불량 분석 장치 및 그것의 불량 분석 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5255230A (en) | 1991-12-31 | 1993-10-19 | Intel Corporation | Method and apparatus for testing the continuity of static random access memory cells |
| US5568435A (en) * | 1995-04-12 | 1996-10-22 | Micron Technology, Inc. | Circuit for SRAM test mode isolated bitline modulation |
| US6081465A (en) | 1998-04-30 | 2000-06-27 | Hewlett-Packard Company | Static RAM circuit for defect analysis |
| US6212115B1 (en) | 2000-07-19 | 2001-04-03 | Advanced Micro Devices, Inc. | Test method for contacts in SRAM storage circuits |
-
2005
- 2005-03-25 US US11/089,975 patent/US7495979B2/en not_active Expired - Fee Related
-
2006
- 2006-03-16 TW TW095108955A patent/TWI301621B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US20080130385A1 (en) | 2008-06-05 |
| US7495979B2 (en) | 2009-02-24 |
| TW200634830A (en) | 2006-10-01 |
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