TWI301619B - Page buffer and multi-state nonvolatile memory device including the same and operating method thereof - Google Patents

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1301 概。c 九、發明說明： 【發明所屬之技術領域】 本發明一般是有關於半導體記憶體元件，以及特別是 有關於非揮發半導體記憶體元件以及使用這些非揮發記憶 體元件的方法。 【先前技術】 近年來，電可編程(programmable)與電可擦除(erasable) 非揮發記憶體元件的需求量劇增。這種元件的特徵至少一 部分在於其即便在缺乏供電電源的情況下仍能保持儲存資 料的能力。尤其是，所謂快閃記憶體（flash memory)在 攜帶型裝置[如數位照相機、個人電話（cdl ph〇ne)、個 人資料助理（personal data assistant，PDA)以及膝上電腦 (laptop c〇mputer)]中的應用已經尤為普及，但並非專用。 快閃記憶體（如NAND型快閃記憶體）能夠在較小的區域 中儲存大量資料。 如本發明背景中所討論的，下面介紹快閃記憶體單元 人陕閃π己！:¾體元件的基本工作原理。但是應當清楚理解， 以下所做的淪述僅僅作為實施例，而非本發明之範圍的任 何限制和/或界定。 百先將參照圖1A到圖ic描述快閃記憶體單元的工作 ^理1圖繪示為一種典型結構，在這種結構中快閃記 憶體單元電晶體被連接到—記憶體元件的字元線與位元 線’圖1B繪示為快閃記憶體單元電晶體的電路符號，圖 1C繪不為快閃記憶體單元電晶體的臨界電壓特性。 I3〇im〇c 參照圖1A到圖lc，-種快閃記憶體單元電晶體包括 一源極（S_e)區4與一汲極（drain)區5，其位於基板 (substrate) 3的表面。在此例中，基板為p型，源極區4 與汲極區5為N型。閑極（gate)結構排列在源極區4盘 没極區5之間界定的通道區上方。此閘極結構包括—浮^ 閘（floatmggate) 1 與一控制閘（c〇ntr〇lgate) 2。圖中 未顯示，但在浮動閘1與基板P-subS面之間插人_層隨 逗效應（tunnelmg)電介質層，且在浮動閘1與控制閘2 •之間又插入-層薄氧化物層（或控制電解質）。在圖示 例:，汲極電壓Vd由位元線BL提供，控制閘電墨< 由字το線WL提供，源極電壓Vs連接到參考電勢如接』 女而0 快閃記憶體單元電晶體的臨界電壓（或電壓·）界定其 儲存的邏輯值。也就是說，在單位元（single七it)單元^ 晶體範例中，當快閃記憶體單元電晶體處於其初始狀態 稱為“擦除”狀態）時，臨界電壓Vth較低，如圖lc所示。 • 在此狀態中，此單元電晶體被賦予邏輯值“Γ，，邏輯值“Γ， 一般對應于傳統電晶體元件的導通（ON)狀態。另—方面， 當此單元電晶體處於其“編程，，狀態（PGM)時，臨界電壓 Vth較高。這種高臨界電壓狀態被賦予邏輯值“〇”，邏輯值 一般對應于傳統電晶體元件的關閉（OFF)狀態。 為了使早元電晶體從其初始狀態（編程）變為其編程 狀悲’使用一種叫做Fowler-Nordheim (FN)隧道效應的 方法。簡單地說，就是在控制閘2與基板P-sub之間產生 ί301ι 勢差一tialdiff_e)，且使基板表面上 電子穿過並陷入浮動閉i。這些帶負電荷的 趁“ 晶體的臨界電壓，如圖1C所示。藉由在 晶ΐ之!形成較大的負電勢差，單元電 鳴入的^子^刀始狀悲，猎此結果產生的FN隧道效應使 句，=1^浮動問1與基板之間的薄氧化物層將其拉 夕而/月除電子阻障並降低臨界電壓V也。 夕位元（或多態）非揮發 ::元電晶體同時儲存二位元或 ㈡體實施例的操作圖。快閃記ί 為麵形1锒1:=電晶趙的臨界電_-般顯示 、、裏々佈。在圖2所示之範例中，留一兩 :為四種不同臨界分佈狀態（即早：電晶巧 二狀態及第四狀態）中的任音 =弟-狀態、第 Ϊ:四種狀態之-所界定分;範圍内 被稱為“灰色編碼、=^之特殊位域值在技藝上 (Ο N ) ί ί 稱為此單元電晶體被^程，，。在^:==㈣時， 的臨界電.料擦除狀態。在單元m;極f (“11，，） 操作中，要執輪連續輪操作，=== 13 01織 (least significant bit，LSB)編程模式與最高有效位元 (most significant bit，MSB)編程模式。下面將參照圖$ 到圖5描述LSB編程模式與MSB編程模式的範例。 首先請注意單元電晶體最初處於其擦除狀態，據此， 其初始邏輯值為“11”（參見圖2)。在此例中，如果欲儲 存資料的LSB為“〇，，，則執行一編程操作以提高單元電曰曰 體的臨界電壓，使之從第一狀態變到第二狀態（參 3)。另一方面，如果欲儲存資料的LSB為“1，，，則在Lsb 編程模式中不執行編程。在此請注意，在LSB編程模式執 行之後單元電晶體或者處於第一狀態或者處於第二狀I。

接下來，欲儲存資料的MSB規定MSB編程模式的操 作。圖4繪示為採用灰色編碼的情形。不管LSB編程模$ 執行之後單元電晶體是處於第—絲還是處於第二狀態二 ^果欲儲存資料之MSB為“丨”，則在_編程模式中不 扭=編私。另一方面，如果欲儲存資料之MSB為“0，，，則 '康LSB絲模式執行之後單元電晶能 狀態來執行編程。這在圖4中用虛線表示:、 之後ΐ元;㊁:！6—為τ，且如果lsb編程模式執行 體的臨界二則執行編程以使單元電晶 欲館存資料之狀11。另―方面’如果 單元電晶體處於第二狀能目丨:果LSB編程模式執打之後 臨界電心，則執行編程以使單元電晶體的 弟一狀態變成第三狀態。 除了圖5中採用二進位編碼（binary coding)以外， 10 I301_d。, :::圖4相似。在此情形中，第—到第. 破Η予二位元值“u，，、^ W四臨界電壓狀態

編程模式執行之後單元f 及“⑼’’。同樣，不管LSB 3^’如果欲儲存資料之體Μί=，，—^還是處於第 拉式中不執行編程。另一 為1，則在MSB編程

為“〇，，，則根據LSB編fσ果欲儲存資料之MSB 狀處於第二狀態來 :日日體疋處於

=示。如果欲儲存資料之MSB =0t ° 圖5中用虛 D，式執行之後單元電晶體處 二果LSB編程 早元電晶體的蚱W + r 狀心’則執行編程以使 面，士電壓從第一狀態變成第三狀態。另4 文口禾奴储存資料 Μ 刀乃 執行之後單元電曰轉声於斤”、、，且如果LSB編程模式 電日曰料〇電日日體處於弟二狀態，則執行編程以使單元 曰曰體的臨界電麗從第二狀態變成第四狀態。早70 中確定=會示為LSB讀取模式，在此讀取模式 赏〜：子貝料之LSB邏輯值。此LSB讀取模式包枯 在；=取操作與受條件限制的第二lsb讀取操作。 單：：曰:讀取操作中’第一綱壓Vreadl被施加於 gli電，體的字元線。如果結果單元電晶體導通（0N)、， 髀：單元電晶體必處於第一狀態（“u，，）。如果單元電晶 :保持關閉狀態（〇FF)，則執行第二LSB讀取操作，^ ‘第二讀取電壓Vread2施加於單元電晶體的字元線。在= f，如果在第二LSB讀取操作中單元電晶體保持關閉 (〇FF)，則此單元電晶體必處於第四狀態（“〇1，，）。另 l3〇l^Wfd〇c

二LSB讀取操作中單元電晶體導通 Z J 〇 " LSB MSB 就灰色編碼而言，儲存資料的msb 單鳴 操作來偵測。這纷示於圖7中，讀轉作1 取，VreacB施加於記憶體單元的字元 = 導通⑽)，則儲存資料的 y = 根據上U内谷應顯而易見，與單位元非 债測相比，多位元非揮發記憶體的多位元伯的 對單個單元電晶體進行多位元 偵/則相备稷雜。 與開發面臨著許多挑戰扁域頃取所需電路的設計 【發明内容】 根據本發明的一觀點，蔣彳ϋ 7 ^ 體記憶體元件，其包::記==位元非揮發半導 ^以及-輔關鎖電路。；二列2緩=電 線連接到多個非揮發記憶體單括―仏位兀 可編程為超過兩缝態_存 ^非揮發記憶體單元 器電路•-邏輯值作為主 位：資 值。輔助閂鎖電路儲存一邏轾 〗鎖貝料的邏輯 應輔助卩摘訊號以根據位元線题^力〗鎖|料，並回 助嘯料的邏輯值。記憶體元件二轉= 程模式，在神模式中讀取非揮發記憶體單=== 130 雖。c ^態在編程模式巾給麵料紐單元執行臨界電壓狀 恶編程’其中頁緩衝器電路選擇性地回應輔助問鎖資料以 禁止在編程模式中主問鎖資料之邏輯值藉由位元線發生翻 轉。 根據本發明的另—觀點，提供了一種多位元非揮 ‘體記憶體元件，其包括—記憶體單元陣列、—主緩衝器 電路以及輔助閃鎖電路。記憶體單元陣列包括一條位 元個非揮發記憶體單元’其中非揮發記憶體單 扁私為超過-種臨界電壓狀態以儲存超過一位元的資 料頁:爰衝益電路儲存—邏輯值作為主問鎖資料，並回應 資根====位選擇性地翻轉主問鎖 , - 閂鎖電路儲存一邏輯值作為·輔助閂鎖 、；' w ϋ ^甫助閂鎖訊號以根據位元線的電壓電位選擇 助嶋料的邏輯值。頁緩衝器； 鎖電路配置於記憶體單元陣列的兩側。 件，點’提供了—種非揮發記憶體元 多個ί揮發記《己=早，具有—條位元線連接到 其預先設定位I線的電二電路’ 記憶體單元的資料。 4纟貞料和編人此非揮發 根據本發明的又一觀點 憶體元件，其包括一=:供種非揮發半導體記 k體早7G陣列，具有一條位元線 13 I3〇i_doc =接到夕舞揮發記憶體單元；—主讀出⑽單元， =主_單喊-主讀出回應單元；—輔助_單;t， 一辅判鎖電路；—第—位元線選擇電路，其選擇 =巴主讀姆貞單元連接到位福；以及—第二位4 ^電路，其選擇性地把輔助閂鎖單元連接到位元線。 導體_，位元_發半 第-=1 的操作方法’其包括：把一邏輯值儲存到 作為主關f料；根據位元線之電壓電位把 模ΐ中==第，閃鎖器中作為辅助閃鎖資料;在編程 奸只雷r、、& 1位兀線的至少一個非揮發記憶體單元進行 ^於第二Ϊ =鍤以及設定完臨界電壓狀態之後根據儲 辅助閃鎖資料中的位元線之電壓電位選 擇生地不止主閂鎖資料的邏輯值發生翻轉。 根據本發明的另—觀點，提供了—種多位元 元編供的第—位元㈣值把選相記憶體單 n對應於第—f料狀態的臨界電壓；初始讀取 =動操作中執行了編程的記憶體單 料弟#考電昼以把對應於第—位元資料 (block) t; ^ 貧料值所對應的主問鎖資料儲存於_主緩衝器= 並在執仃完初始讀取儲存操作之後把此記悻酽垃 程為第四資料狀態’從而把此記憶體單元編程為^應於= 14 I301Madoc 三資料狀態的臨界電壓；—次 二參考電壓驅動記憶體單元二包括利用第 作之後把記憶體單元的第-位Λ執仃元弟二位元編程操 鎖器塊以把初始讀取儲存脖Λ *乍包括驅動輔助閂 到主讀出節雖上°.'二乍中儲存的輔助閃鎖資料反射 認讀取操以到

資料’其中根據輔關鎖巧動=電位來翻轉主閃鎖 之電壓電位選擇性地杯：：細作中得到的主讀出節點 讀取編資料發生翻轉；二次確認 _人主_翻轉操作之後 抑 位元資料值反射到主讀出節點上；早讀弟二 =包括根據二次確認讀取操作中得到的: 壓電位來翻轉主閂鎖資料。 靖出即點之電 根據本發明的又一觀點，提 一 導體記憶體元件的㈣方法，其包 讀,非揮發半 =利用一外部提供的第—位元資料值二：：」 兀執行編程；初始讀取儲存操作， 的以 思體早 驟中執行了編㈣記憶體單元轉—位4編程步 :位，所對應的輔助閃鎖資料儲存 位元編程操作’包括在執行完初始 此記憶體單元中；—次確認讀取操料值編入 位元編程操作之後利用第二參考電壓驅動記 15 記憶體單元的第二次 閂鎖器驅動操作=貝广值反射到主讀出節點上；輔助 存步驟中儲存的辅=輔助問鎖器塊以把勒始讀取儲 一次主翻轉操作，、’、貝料反射到主讀出節點上；以及 器驅動操作中得到^主確認讀取操作與輔助閃鎖 主閂鎖資料。 喝出即』之電壓電位選擇性地翻轉 根據本發明的又一觀點， 導體記憶體元件的操作方法括了-種:位二非揮發半 包括利用-外部提 ，括.弟—位兀編程操作， 元執行編程；初始讀取儲兀貝料值對選中的記憶體單 作中執行了編程的包括把第一位元編程操 -位元資料值所對應::鍤：70驅動為第-參考電壓以把第 中;第二位元編程i作料儲存於輔助_器塊 之後驅動記憶體單 此記憶體單元中；一次確勺& 、、—位兀貝料值編入 位元編程操作之後利用第：’包括在執行完第二 此記憶趙單元的第元以把 助閂鎖器驅動操作，包括叙 ' 主項出蛴.點上，·輔 齡步驟帽存_助料反射到主讀出 - 人主翻作’包括根據—次確認讀取操 m 驅動操作中得到的主讀出節點之電麗電位選摆=_益 ⑽資料，·二次確認讀取 行^域翻轉主 單元的第二位元資料值反射到主 =二 16 13〇祕1 據二次確認讀取步驟中得到的主讀出節 <’’、電i笔位選擇性地翻轉主閃鎖資料。 易懂為ΐίΓΓ之上述和其他目的、特徵和優點能更明顯 明如下。特麵佳實施例，並配合所關式，作詳細說 【實施方式】 發明Γ面將#由本發明的較佳而非限制性實施例來描述本

圖8是根據本發明一實施例提出 記憶體元件的示意方塊圖。 的一種非揮發半導體 “參照圖—8，此例中的非揮發半導體記憶體元件包括： 一圮憶體單元_ MCARR，朗職塊NWMLB〈63 : 〇> ’辅助閃鎖器塊NWSLB〈63:0〉，第一盘第二丘用 (gl〇bal)輸入線GDI與nGDI，一共用輪出線gd〇ot'，丫 位址訊號線 Yp〈7:〇〉、Yq〈7:〇〉&Yr〈7:〇〉，主

讀取閂鎖訊號線LCHM〈 7: 0〉，輔助讀取閂鎖訊號線lchs 〈7:0〉，以及頁緩衝解碼器NWDE〈63:〇>。 5己體單元陣列MCARR包括一矩陣陣列記憶體單 元、字元線WL、以及位元線BL。在本實施例中，^憶體 單元是指NAND快閃記憶體單元電晶體。 “ 内部輸入線IDI〈63 ·· 0〉、nIDl〈63 : 〇>與内部輪 出線ID0UT〈 63 ·· 0〉連接於頁缓衝解碼器·' 〇〉與相應的主閂鎖器塊NWMLB〈63 : 〇〉之間。 在預定的工作時間間隔（例如讀取模式、編程模式及 17 130141¾^ 擦除模式）中，第一共用輸入線GDI與第二共用輸入線 nGDl傳輸具有相反邏輯狀態的輸入與控制資料。如下文即 將詳細說明的，每一頁缓衝解碼器NWDE〈63 : 0〉與y 位址資料Yq〈 7 : 0〉及Yr〈 7 : 0〉共同給資料GDI與nGDI 解石馬以輸出内部輸入線IDI〈63 : 0〉與n]DI〈63 : 0〉上 的資料。 同樣，每一頁緩衝解碼器NWDE〈63 : 〇〉把内部輸 出線IDOUT〈63 : 0〉上的資料所對應的資料提供給共用 _ 輸出線GDOUT。 每對主閂鎖器塊NWMLB〈63 : 0〉與輔助閃鎖器塊 NWSLB〈63 : 〇〉共同作用，作為多位元非揮發記憶體的 頁緩衝器塊。 參照圖9，每一主閂鎖器塊NWMLB包括多個主閃鎖 龟路NWML。也就是說，在圖9所示之範例中，主閃鎖哭 塊NWMLB0包括八個主閂鎖電路NWML〈7 : 0〉，其並 列配置於頁緩衝解碼器NWDE0與記憶體單元陣列 _ MCARR之間。特別地，每一主閂鎖電路NWML〈7 : 〇〉 經由内部輸入線IDI0、nIDIO及内部輸出線nx)UT〇連接 到頁缓衝解碼器NWDE0，且每一主閂鎖電路NWML〈 7 : 0〉又經由主位元線BLm〈7 : 0〉連接到記憶體單元陣列 MCARR。同樣’如下文即將詳細說明的，每一主閃鎖電 路NWML〈7 ·· 0〉包括一電晶體24〇a，其閘極被主位元 線關閉訊號BLSHFM控制。每一電晶體24〇a連接於主位 元線BLm〈 7 : 0〉與相應的主讀出節點NSENM〈 7 ·· 〇〉 18

I3014H 之間 參照圖10，每一輔助閂鎖器塊NWSLB包括多個輔助 閃鎖電路NWSL。也就是說，在圖1〇所示之範例中，辅 助閃鎖器塊NWSLBO包括八個獅問鎖電路卿认〈7 : 〇〉，其連接到記憶體單元陣列MCARR。如圖所示，每一 辅助閃鎖電路NWSL〈7: 〇〉經由輔助位元線BL〈7 連接到記憶體單元陣列MCARR。同樣，如下文即將詳細 說明的，每-輔助閃鎖電路nwsl〈7:q〉包括_電晶= 340a，其閘極被辅助位元線關閉訊號blshfs控制。每二 電晶體3術連接於輔助位元線BLs〈7 1〉與相應的輔助 讀出節點NSENS〈7 : 〇〉之間。 力 抑圖U是圖8到圖1〇所示之多位元非揮發記憶體元件 ，單位元線BL的電路示意方塊圖。繪示於圖丨丨中的是一 吕己憶體單元陣列1()0(對應於圖8中的記憶體單元陣列 MCARR)、一主緩衝器塊2〇〇 (對應於圖9中的主閂鎖電 NWML之）、一輔助閃鎖器塊獅（對應於圖1 的輔助⑽電路NWSL之一）、一主位元線選擇偏置塊 2〇、二輔助位讀選擇偏置塊·、以及—行解碼器刪。 5月左意’圖8中未緣示主位元線選擇偏置塊伽 元線選擇偏置塊，也可考慮把這兩塊料圖8、之奸 二單，MCARR的構成部件。同樣，為簡單“ 知石馬器600也未緣示於圖$中。 閃^=快ΐ記憶體的特徵在於其_目連的—連串快 处體早w晶體，其中多條平行串構成—快閃記憶體 19 之S己憶體塊。在此記憶體塊中每一串包括多顆快閃記憶體 單元電晶體，其沿位元線BL方向串列相連，且字元線wl 連接到5己憶體塊中各行早元電晶體的控制閘。舉例來說， 一快閃記憶體元件中每串可包括16或32顆單元電晶體， 每一記憶體塊中包括4224串（B/L0......B/L4223)。 圖11中繪示了兩串記憶體單元MC，每一記憶體單元 MC藉由相應的雙位元線BLe或單位元線bl〇儲存並輸出 資料。也就是說，根據本實施例，每一位元線Bl是由一 鲁條雙位元線BLe與一條單位元線BLo構成。下面將更詳細 地說明這些單位元線BLo與雙位元線BLe的存取。 在母一串的兩端是串選擇電晶體，其控制閑接收串選 擇訊號SSL與接地選擇訊號GSL。一般而言，選擇訊號 SSL與GSL用於單元電晶體的讀取與編程。此外，每一串 的末端是-共用源線CSL，其用來設定每一記憶體塊之單 凡電晶體串的源線電壓。如圖所示，字元線訊號WL〈n : 1〉與選擇訊號SSL、GSL是由行解石馬器提供，此行 響 角午碼器600給行地址訊號raDD解碼。 _仍參考目11，連接到位元線BLe、BL〇兩端的是主位 凡線選擇偏置塊4〇〇與輔助位元線選擇偏置塊。主位 元線BLm連接於主緩肺塊與主位元線選擇偏置塊 )〇〇之間’而辅助位凡線犯連接於辅助問鎖器塊與 輔助位元線選擇偏置塊谓之間。主緩衝器塊·回應主 =鎖訊號LCTM與y位址訊號γρ以傳送/接收主位元線 BLm上的貧料並傳送資料到内部輸出線ι〇〇υτ上。頁缓 20

I3014H 衝解碼器700根據共用輸入資料訊號GDI、nGDI與y位 址資料Yq、Yr把内部輸入資料線IDI與nIDI上的資料提 供給主緩衝器塊200。此外，頁緩衝解碼器700提供資料 給共用輸出線GDOUT，其對應於内部輸出資料線IDOUT 上的資料。最後，輔助閂鎖器塊300回應輔助閂鎖訊號與 碟認訊號VFY以傳送、接收輔助位元線BLs上的資料。 下面將更詳細地描述圖11中繪示的每一塊。但是，首 先請注意圖12,此圖繪示為構成本發明一實施例之多位元 9 非揮發記憶體不同狀態的單元電晶體臨界電壓分佈。應當 理解，圖12中出現的電壓值僅僅作為示範。 在本實施例中，儲存於每一單元電晶體中的邏輯值對 應於四種臨界電壓分佈狀態中的至少一種狀態。也就是 說，如圖12所示，本說明書中描述的實施例採用一種灰色 編碼法，在這種方法中四種連續的臨界電壓分佈狀態（即 四種不同的資料狀態）分別被賦予二位元邏輯值11、10、 00及0卜 ^ 在本實施例中，關於每一種資料狀態的臨界電壓範圍 顯示於表1中。 表1

資料狀態 臨界電壓範圍 第一資料狀態 -2.7V或以下 第二資料狀態 0.3V 〜0.7V 第三資料狀態 1.3V 〜1.7V 第四資料狀態 2.3V 〜2.7V 21 I301j6i^.d〇c 同樣，在本實施例中，每一種資料狀態被賦值為由第 一位元資料值與第二位元資料值組成，其中第一位元資料 值為最低有效位元（LSB)資料值，第二位元資料值為最 高有效位元（MSB)資料值。這些賦值顯示於下表2中。 表2 資料狀態 第一位元資料值 (LSB) 第二位元資料 值(MSB) 組合資料值 第一資料狀態 1 1 11 第二資料狀態 0 1 10 第三資料狀態 0 0 00 第四資料狀態 1 0 01 如表2所示，第一與第四資料狀態具有相同的第一位 元資料值（即“1”），第二與第三資料狀態具有相同的第一 位元資料值（即“〇’’）。此外，第一與第二資料狀態具有相 同的第二位元資料值（即“1”），第三與第四資料狀態具有 相同的第二位元資料值（即“〇”）。 再參照圖12，第一、第二及第三讀取電壓VR1、VR2 及VR3被施加於字元線WL以確定單元電晶體的資料狀 φ 態，也就是確定哪個二位元值被儲存到單元電晶體中。讀 取電壓被設定在資料狀態之臨界電壓分佈之間的間隔裏， 且在本實施例中，讀取電壓VR1、VR2及VR3分別為0V、 IV 及 2V。 舉例來說，假定一讀取操作中第三讀取電壓VR3被施 加於連接到選中記憶體單元MCsel的字元線WL1。在此例 中，如果選中記憶體單元MCsel被編程為資料狀態“11”、 “10”或“00”，則此記憶體單元MCsel將導通（ON)以回應 22 13〇1氣 第^讀取電M VR3，且相應的位元線BL將被驅動為接地 電，vss。相反地，如果記憶體單元MCsel被編程為資料 狀悲“01”，則此記憶體單SMCsel將保持關閉（〇FF)， 且相應的位元線BL將保持其初始電壓狀態。如下文中即 將洋細說明的，在讀取操作模式中讀取電壓VR1、及 VR3被選擇性地施加於選中字元線WL1以確定選中記憶 體單元MCsel的儲存資料狀態。 同樣繪示於圖12中的有第一、第二及第三確認讀取電 ，VF1、VF2及VF3。如下文中即將詳細討論的，這些電 壓是用在確認讀取操作中，執行確認讀取操作是為確定選 中記憶體單元MCsel中第—與第二位元資料值的編程是正 確的。確認讀取電壓VF1、VF2及VF3分別被設定為接近 第二到第四臨界電壓分佈狀態的最小臨界電壓。在本實施 例中，確認讀取電壓VF1、VF2及VF3分別約為〇.3v、h3V 及 2.3V。 下面參照圖13，其繪示為圖Π所示之主位元線選擇 • 偏置塊400與輔助位元線選擇偏置塊500的範例。這兩塊 在頃取操作模式、編程操作模式及擦除操作模式中用來使 雙位元線BLe與單位元線bl〇選擇適當的電壓。 此例中的主位元線選擇偏置塊4〇〇包括高壓1^[]^〇8電 晶體411到417。電晶體411與412的閘極分別被主高雙 保護控制訊號SHLDHeM與主高單保護控制訊號 SHLDHoM控制，以選擇性地把供電電壓VDD施加給雙 位元線BLe與單位元線BL〇。同樣地，電晶體413與 23 I30163l· 免 doc 的閘極分別被主低雙保護控制訊號SHLDLeM與主低單保 護控制訊號SHLDLoM控制，以選擇性地把供電電壓vsS 施加給雙位元線BLe與單位元線BLo。電晶體415與416 用於選擇雙位元線BLe或單位元線BLo。如圖所示，電晶 體415與416分別與雙位元線BLe、單位元線BLo相連， 其閘極分別被主雙位元線選擇訊號BLSLTeM與主單位元 線選擇訊號BLSLToM控制。最後，電晶體417用來控制 主位元線選擇偏置塊400對主位元線BLm的存取，其連 # 接於主位元線BLm與電晶體415、416之公共節點之間， 其閘極被主讀出節點編塊訊號（blocking signal) SOBLKM 控制。 此例中的輔助位元線選擇偏置塊500包括高壓NMOS 電晶體511到517。電晶體511與512的閘極分別被輔助 高雙保護控制訊號SHLDHeS與輔助高單保護控制訊號 SHLDHoS控制，以選擇性地把供電電壓VDD施加給雙位 元線BLe與單位元線BLo。同樣地，電晶體513與514的 _ 閘極分別被辅助低雙保護控制訊號SHLDLeS與輔助低單 保護控制訊號SHLDLoS控制，以選擇性地把供電電壓vss 施加給雙位元線BLe與單位元線BLo。電晶體515與516 用於選擇雙位元線BLe或單位元線BLo。如圖所示，電晶 體515、516分別與雙位元線BLe、單位元線BLo相連， 其閘極分別被輔助雙位元線選擇訊號BLSLTeS與輔助單 位元線選擇訊號BLSLToS控制。最後，電晶體‘517用來 控制辅助位元線選擇偏置塊500對輔助位元線blS的存 24 130165^9ί d〇c 取，其連接於輔助位元線BLs與電晶體515、516之公共 節點之間，其閘極被輔助讀出節點編塊訊號SOBLKS控 制。 上述之控制訊號 SHLDLeM/SHLDLeS 、 SHLDHeM/SHLDHeS 、 SHLDLoM/SHLDLoS 、

SHLDHoM/SHLDHoS 、 BLSLTeM/BLSLTeS BLSLToM/BLSLToS、以及 SOBLKM/SOBLKS 最好是超過 供電電壓VDD的高壓閘控訊號。

主位元線選擇偏置塊400之電晶體411到414與輔助 位元線選擇偏置塊500之電晶體511到514通常用來分別 提咼主位元線BLm與輔助位元線BLs的驅動能力。同時， 主位元線選擇偏置塊400之電晶體415到417與輔助位元 線選擇偏置塊500之電晶體515到517通常用來選擇雙位 元線BLe與單位元線BLo。但是，本發明並不局限於提供 這些電路。 同樣，在此貫施例中，雙位元線BLe與單位元線bl〇 中未被選巾的可㈣干涉保觀。但是，本發明並不局限 於這種配置，實際上，本發明也可採料一位元線肌（即， 不存在雙位元線BLe與單位元線BLq)的配置。 圖14、纟會不為圖11所示之主續^ σ .产卜 ^^土硬衝為塊200 —範例的電 路圖。主緩衝器塊200在讀取私从a #貝取夺木作中用來讀出主位元線 BLm上的電壓電位（即，記愔鞅s 一 h w體早兀MCsel中被反射到位 兀線BL上的賁料）以回應主讀5 达…& 化，取閂鎖訊號LCHM被啟動 為邏輯“H”狀態。在此情形下，健 儲存於記憶體單元MCsel 25 1301 轉 doc 料所對應的資料被儲存到域衝器塊的主 中用“莖aIMJl。此外’主緩衝器塊200在編程操作 共用輸入線GDI與第二共用輸入線—上

二，貧枓所對應的資料儲存到主閃鎖節點NLATM ΐ料i主緩衝器塊之主問鎖節點NLA™上的 貝枓被指定為“主問鎖資料”。 14 ’此例中的主緩衝器塊200包括-主讀出節 i r主讀出關單元勝以及一輸出驅動單元 。此外，主緩衝器塊·最好也包括—主預充電 (pre-charge)單元230與一主位亓綠關叫时— 中的主括屮鬥線關閉早兀240。此例 :的主項出閃鎖早疋21〇包括一朗鎖單元2ιι、一 =傳=元213、-主閃鎖器驅動單元215、—主讀出回應 早兀217、以及一主緩衝器選擇單元219。 主，出節點NSENM適於反射主位元線BLm的電麗電 位，且藉由主位元線關閉單元24〇選擇性地 線 BLm。 主位元線關閉單元回應主位元線關閉訊號 FM以控制主位元線BLm與主讀出節點则翻^之 間的連接。在此例中，主位元線關閉單元24〇利用一主位 元線關閉電晶體240a來工作，此主位元線關閉電晶體2他 是-低壓NM〇S電晶體，其测独回應主 號BLSHFM。 羯丨才』也 在讀取操作中，主問鎖單元211用來把主讀出節點 NSENM之電麗電位所對應的主閃鎖資料儲存到主閃鎖節 26 1301 ⑽- 點NLATM上。 主閃鎖器驅動單元215被啟動以回應哭 YP以產生主_器驅動電麗。在此 =擇位址 麼是接地糕VSS。料 =祕動電 犯包括:主_器驅動電晶體： 體215a疋-NM〇s電晶體，其被閘控以回應 = 位址YP，且其源極端子連接到接地電壓VSS 、擇

此例中的問鎖傳輪單元213包括一第—閃 一 213a與一第二閃鎖傳輸電晶體213b。第一閃鎖 晶體213a把主_器驅動電晶體2以提供問鎖= 動電壓提供給主問鎖單元211的節點则&以回^:= 鎖_f_213a與主閱器驅動 琶曰曰體犯a串聯，且被閘控以回應載入到第一内部輪入線

IDIa^的資料。因此，當緩衝器選擇位址Yp處於邏輯“H，， 狀態時如果具有邏輯“Η”狀態的f料被施加於第—内部輸 入線IDI ’則弟一閂鎖傳輸電晶體2i3a提供接地電壓vss 給主閂鎖單元211的節點N21 la 〇 第二閂鎖傳輸電晶體213b把主閂鎖器驅動電晶體 215a提供的主閂鎖器驅動電壓提供給主閂鎖單元211的主 閂鎖郎點NLATM以回應第二内部輸入線nIDI。第二閂鎖 傳輸電晶體213b與主閂鎖器驅動電晶體215a串聯，且被 閘控以回應載入到第二内部輸入線nIDI上的資料。當具有 邏輯“H”狀態的資料被施加於第二内部輸入線niDI且緩衝 器選擇位址Yp處於邏輯“H”狀態時，第二閂鎖傳輸電晶體 27 的主閂鎖節點

I3〇l_fdoc 213b提供接地電壓VSS給主閂鎖單元2u NLATM。 乜就疋說，在此例中，當第一或第二位元 為邏輯T時，第—閃鎖傳輸電晶體213a導通（、0N/王

Γ! ΐ ^<ιέ ^LA™ ^ ^ ^ ^^ ^ I 〜在外’ s第一或第一位元資料被編程為邏輯“〇，，時 傳輸電晶體皿導通（⑽），使得儲存於主閃 鎖即點NLATM上的主閂鎖資料為邏輯“L”。 在這裏，如目14所示，主閃鎖器驅動電缝 單元211的路徑被指定為“緩衝輸入路捏r職盘 2。也就是說，包括主問鎖器驅動電晶體2i5a 輸電晶體213a的路徑被指定為第_缓衝輸从 二二主咖驅動電晶體仙與第二閃鎖 徑被指定為第二緩衝輸入路徑 、曾、與此同時’第一閃鎖傳輸電晶體213a在讀出資料時是 ^通（ON)的。此時’由主讀出回應單元217提供的主讀 :回應電㈣由第-關傳輸電晶體仙被選擇性地提 ί、給主閂鎖單元211的節點N2iia。 主頃出回應單兀217被主讀出節點NSENM驅動以傳 送主讀出回應㈣關鎖傳輸單元213。在此例中，主讀 ㈣應電Μ為接地電壓vss，且主讀出回應單元.217包括 :主讀_電晶體217a，與主輸出讀出電晶體217b串 乐主5買出回應電晶體217a是—NMOS電晶體，其被閘 28 Ι3016δΐ49)ίίά〇〇 控以回應載入到主讀出節點NSENM上的資料。主輸出讀 出電晶體217b是- NMOS電晶體，其閘極被主讀取^ 訊號LCHM控制，且其源極端子連接到接地電壓vSS。、 當主讀出節點NSENM的電壓電位近似於供電電题 VDD時，主讀出回應電晶體217a導通（〇N)。同樣，^ 定，此工作間隔中第-内部輸入線IDI被啟動為邏輯“η” 狀悲。在此情形下，為了回應主讀取閃鎖訊號lchm，主 輸出讀出電晶體217b藉由閃鎖傳輸單元213的第一問鎖傳 • 輸電晶體213a把主讀出回應電壓（即接地電壓VSS)提供 給主閂鎖單元211的節點N21 la。這使得主閂鎖節點 NLATM儲存具有邏輯“H”狀態的主閂鎖資料，其對應於主 讀出節點NSENM上的資料（〜Vdd)。 〜、 另一方面，當主讀出節點NSENM的電壓電位近似於 接地電壓vss時，主讀出回應電晶體217a關閉（〇FF)。 在此情形下，即使主讀取閂鎖訊號LCHM變成邏輯“H，，， 主閂鎖單元211仍根據輸入資料值保持其當前儲存的邏輯 φ 狀態。 緩衝器選擇單元219控制著主閂鎖節與主 項出卽點NSENM之間的連接。在此例中，缓衝器選擇單 兀219包括一緩衝器選擇電晶體219a，它是一 NM〇s電 晶體，被閘控以回應緩衝器選擇訊號PBSLT。當緩衝器選 擇訊號PBSLT變成邏輯“H”時，主閂鎖節上的 資料藉由緩衝器選擇電晶體219a被傳輸給主讀出節點 NSENM 〇 · 29 主預充電單元230給主讀出節點NSENM預先充電， 使之達到預定的主預充電電壓。在此實施例中，主預充電 電壓為供電電壓VDD。也就是說，主讀出節點NSENM最 初被預先充電到供電電壓VDD以反射主位元線BLm的電 壓電位。在此情形下，當選中的記憶體單元MCsd為“導 通單元’’（on cell)時，主讀出節點NSENM的電壓電位下 降至接地電壓VSS。 另一方面，當選中的記憶體單元MCsel被確定為“關 閉單元’’（off cell)時，主讀出節點NSENM可保持在供電 電壓VDD(儘管主讀出節點NSENM的電壓電位可能因輔 助閂鎖器塊300之操作而下降至接地電壓vSS，,這在下文 中將做解釋）。 此例中的主預充電單元230包括一主預充電電晶體 230a。主預充電電晶體230a是一 PMOS電晶體，其源極 端子連接到供電電壓VDD (例如2.2V)，且被閘控以回 應主預充電訊號/PLOADM。 工 輸出驅動單元220被啟動以回應緩衝器選擇位址 Yp，且其根據主閂鎖節點NLATM上儲存的主問鎖資料把 内部輸出線IDOUT驅動為一預定的輸出驅動電壓。'内: 輸出線IDOUT與主閂鎖節點NLATM及緩衝輪入路二 RBim、RBIN2之間電隔離。因此，要避免“载人^内部二 出線IDOUT上的資料不小心驅動主閂鎖節點NLatm，，= 種情況發生。 在此例中，輸出驅動單元220包括-第—輪出驅動電 30 22°； DOl&lftdoc 晶體220a與一第二輪出 體220禮雜以回應儲存於^ =。_第—輸出驅動電晶 NLATM上的主閂鎖資料。1 — '、貞早兀211之主閂鎖節點 控以回應緩衝Hit擇位址γ輸出驅動電晶體220b被間 接地電壓VSS。 P在此例中，輸出驅動電壓是 根據本實施例，當儲存於

μ鲒次+ 仔於主閂鎖郎點NLA™上的主 閃鎖貝枓為邏# H”時，内部輸出線 = 電塵VSS以回應緩衝器雜 魏動為接地 換。 町擇位址γρ向邏輯“H”狀態的轉 一另-方© ’當儲存於簡鎖節點心頂上的主 資料為邏輯“「時，第-輸出驅動電晶體2施關閉。在此 情形下’不管緩衝器選擇位址γρ的電屋電妓否變 輯“H”狀態，内部輸出線ID0UT都保持其高電壓狀態。在 此例中，内部輸出線IDOUT的高電壓狀態是指供電電厣 VDD。 &

下面參照圖15，其繪示為圖π所示之輔助閂鎖器塊 300的一範例。輔助閂鎖器塊300在讀取操作中用來讀取 輔助位元線BLs的電壓電位以回應輔助讀取閂鎖訊號 LCHS被啟動為邏輯“H”狀態，並儲存讀取資料作為輔助閃 鎖資料。在此實施例中，輔助讀取閂鎖訊號LCHS是在兮己 憶體單元MCsel之第二位元資料值完成編程之前但在記情 體單元MCsel之弟一位元資料值元成編程之後被啟動為邏 輯“H”狀態。同樣在此實施例中，儲存於主緩衝器塊2〇〇 31 I301651Qf.doc 中j主問鎖資料可翻轉以對應於最終從記憶體單元]VlCsel 中言買取的資料值。但是，當輔助問鎖資料為邏輯“H，，時， 主閂鎖資料的翻轉可停止。

一在這裏請注意，當上述之主缓衝器塊200被應用於單 位兀非揮發半導體記憶體元件時可整雜作，且只需增加 ，助閃鎖H塊3GG即可得到多位元功能。減、此技藝者應 當理解，這在設計與製造上具有顯著的優點。如本實施例 中所描述的，藉由把主緩衝器塊200與輔助閂鎖器塊3〇〇 配置於記憶體單元陣列1〇〇的兩侧可進一步增強這些優 圖15中的輔助閂鎖器塊3〇〇包括一輔助讀出節點 NSENS: 一輔助讀出問鎖單元310、以及-輔助驅動單元 32〇，f最好還包括一輔助預充電單元330與-輔助位元線 關閉單元340。辅助續出閂鎖單元31 〇包括一輔助閂鎖單 元311、一輔助閃鎖器初始化單元315、以及一輔助讀出 應單元317。 、 …輔助讀出節點NSENS適用於反射辅助位元線犯的 電壓電位，且藉由輔助位元線關閉單元340連接到輔助位 元線BLs。 辅助位讀賴單元340回應獅位元線關閉訊號 BLSHFS則空制輔助位元、線BLs與辅助讀出節，點腿则 之間的連接。在此例中，輔助位元線關閉單元冰利用一 ==關閉電晶體340a來執行操作，輔助位元線關閉 电曰曰體3術是一減NM0S電晶體，其被間控以回應輔 32 助位元線關閉訊號BLSHFS。 辅助頃出閂鎖單元310儲存資料到輔助閂鎖節點 LATSj^，其對應於辅助讀出節點nsens上的電壓電 位。在故裏，儲存於輔助問鎖節點NLATS上的資料被指 定為“輔助閂鎖資料，，。 、 、辅助閃鎖為初始化單元315給輔助閃鎖資料設定初值 2應輔_魅初始化訊號咖。在關巾，當輔助閃 ^為初始化喊RST被啟動為频‘Ή，，狀騎，輔助問鎖 :點NLATS上_關鎖資料被初始設定為邏輯“Η”狀 二同樣在此例中，辅助閃鎖節點nlat 為供電電壓VDD。 W 器初始化單元315包括（例如）-輔助閃鎖 二^^日1體取。辅助閃鎖器初始化電晶體3仏是 RST，日呈體，其被閑控以回應輔助問鎖器初始化訊號 、/、 源極端子連接到接地電壓vss。 位所311把辅助讀出節點NSENS之電壓電 位所對應，儲存到輔助閃鎖節點NLATS上。 ，助靖出回應單元317 ，咖賣出回應電壓傳輸到輔助=NS:: 隶終控制使得對應於輔 =70上且被 於輔關點NL^S舰奶㈣料被儲存 壓為接地電壓VSS，輔㈣=:中;輔助讀出回應電 出回應電晶體317a盘—二'早17包括一辅助讀 讀出回應電晶體3l7a、:輔:輪出，出電晶體廳。辅助 疋NMOS電晶體，其被閘控以回 33 =助讀出節點NSENS上儲存的資料。輔助輸出讀出電 317b是―nm〇s電晶體，此電晶體與輔助讀出回應 电曰日體317a串聯，其包括一源極端子連接到接地電壓 。曰圖15中的輔助讀出回應單元317也包括一 NMOS 電晶體317 C ’如圖所示。此觸S電晶體317 c仿照圖14 f不之主緩衝器塊200之第一問鎖傳輪電晶體213a執行操 作，且其閘極被供電電壓VDD控制。

I3016sl4§ifdoc 〃辅助預充電單元330給輔助讀出節點職则預先充 ^使，、翻預㈣輔助預充電電壓。在 充電電壓為供電電壓VDD，輔助職電單元·包括一= 助預充電電晶體330a。輔助預充電電晶體遍是一 pM〇s ^晶體，其包括―源極端子連接到供電電壓VDD，且被閘 控以回應辅助預充電訊號/PLOADS。 VFY輔320被啟動以回應確認讀取控制訊號 NLATS上儲雜輔助問鎖 :=助：出節點卿s使之達到預定的輔助驅動 A在此例中’輔助驅動單元32〇包括一第一輔助驅動 =此電晶體與一第二輔助驅動電晶體3施、一 in 以及輔助讀出節點舰则串列.相連。第 晶體32加被閘控以回應辅判鎖節點 -犯之：？㈣助閃鎖資料。也就是說，當輔助閃鎖單 _輔助問鎖節點nlats上儲存的資料為邏輊“H” 時’第-辅助驅動電晶體3施導通（ '。第 動電晶體鳩被閘控以回應確認讀取控制訊號^ 3 34 13 Ο 1 l40if.doc 動輔助讀出節點NSENS使之達到輔助驅動電壓。在此實 施例中，輔助驅動電壓為接地電壓VSS，其連接到第二輔 助驅動電晶體320b的源極端子。 在輔助閃鎖裔塊300的操作中，如果選中的記憶體單 元MCsel被確定為“關閉單元，，，則輔助讀出節點N^EaNS 具有預先充電的供電電壓VDD。此外，輔助閃鎖節點 NLATS上的輔助閂鎖資料翻轉為邏輯“L，，狀態以回應輔助 讀出閃鎖訊號LCHS。在此情形下，如果確認讀取控制訊 • 號WY轉換成邏輯“H”狀態，則輔助讀出節點NSENS保 持供電電壓VDD。 另一方面，如果選中的記憶體單元]^。^被確定為“導 通單元”，則輔助讀出節點NSENS之電壓電位下降至接地 電壓vss。在此情形下，即使輔助讀取閂鎖訊 chs 啟動為邏輯“Η”狀態，輔助閃鎖節點NLATS上的輔助閃鎖 資料也不發生翻轉，而是保持其初始“H，，狀態。此時，當 確認讀取控制訊號VFY轉換為邏輯“H，，狀態^，‘輔助讀= 春亂點NSENS被驅動為接地電壓VSS。因此，被驅動為接 地電壓VSS的輔助讀出節點NSENS最終把主 哭塊 200的主讀出節點NSENM(圖14)驅動為接地電壓， 從而避免儲存在主閃鎖節點NLATM上的主閃鎖.資料發生 翻轉。 圖16繪示為圖11所示之頁緩衝解碼器7〇〇 一範例的 電路圖。圖16所示範例中的頁緩衝解碼器7〇〇包括第一到 第三解碼器邏輯閘70卜703及705、—反相器寫、以及 35 I301_fdoc —解碼器電晶體707。 頁緩衝解碼器700具有兩個主要功能。第一，頁緩衝 解碼器700選擇性地把内部輸出線ID〇UT上的資料所對 應的輪出資料傳輸給共用輸出線GDOUT。第二，頁缓衝 解碼器700把第一共用輸入線GDI與第二共用輸入線 nGDl上的輸入資料所對應的資料分別傳輸給第一内部輸 入線IDI與第二内部輸入線nIDI。

〇在這裏7位址訊號Yq稱為主選擇位址，而y位址訊 ，Yr稱為輔助選擇位址。也就是說，在上述圖8所示之 例中’非揮發έ己憶體包括64個頁緩衝解碼器NWDE 〈63 : 0>。頁緩衝解碼器nwde〈63 : 〇〉是根據主選擇 :2〈7 ::〉與辅助選擇位址ΥΓ〈7 : 〇〉的組合進行 主/赫位址A〈7: 〇〉用來在64個頁緩衝解 NWDE〈63:0〉中選擇8個族群（gr )(备 二包括8個緩衝解碼器)之一，辅助;;=

口所以，緩衝器選擇位址Υρ〈7 : 〇>用來 ;:==碼器有_—鎖二 7^對主選擇位址 果作為塊解碼訊號/BLDED^亚輪出邏輯操作結 閘701是—NAND問，其對主、^中’弟一解碼器邏輯 址Yr執行NAND摔並、址Yq與輔助選擇位 木作讀出财肋操作結果作為塊解 36 I3016i^fd〇c 碼訊號/BLDEC。在此情形下，當主選擇位址Yq與輔助選 擇位址Yr都被啟動為邏輯“H”狀態時，塊解碼訊號/BLDEC 被啟動為邏輯“L”狀態。 第二解碼器邏輯閘703被啟動以回應塊解碼訊號 /BLDEC，並根據第-共用輸入線GDI上的資料把邏輯操 作結果提供給第一内部輸入線IDI。在此例中，第二解碼 器邏輯閘703是一 NOR閘，其對塊解碼訊號/BLDEC與第 一共用輸入線GDI執行NOR操作。在此情形下，當塊解 • 碼訊號/BLDEC為邏輯“L”狀態（即，當主選擇位址Yq與 輔助選擇位址Yr都處於邏輯“H”狀態時）時，第二解碼器 邏輯閘703反轉第一共用輸入線GDI上的資料，並把反轉 結果提供給第一内部輸入線IDI。 第三解碼器邏輯閘705被啟動以回應塊解碼訊號 /BLDEC ’並根據第二共用輸入線nGDI上的資料把邏輯操 作結果提供給第二内部輸入線nIDI。在此例中，第三解碼 器邏輯閘705是一 NOR閘，其對塊解碼訊號/BLDEC與第 _ 二共用輸入線nGDI執行NOR操作。在此情形下，當塊解 碼訊號/BLDEC為邏輯“L”狀態時（即，當主選擇位址Yq 與輔助選擇位址Yr都處於邏輯“Η”狀態時），第三解碼器 邏輯閘705反轉第二共用輸入線11(3〇1上的資料，並把反 轉後的資料提供給其第二内部輸入線nIDI。 反相裔706反轉塊解碼訊號/BLDEC以閘控解碼器電 晶體707。因此，在此例中，當塊解碼訊號/bldec被啟 動為邏輯“L”狀態時，解碼器電晶體7〇7把内部輪出線 37

I3〇l6ii(fdoc IDOUT上的資料提供給共用輸出線gd〇UT。 下面將詳細描述根據本發明之實施例提出的編程操作 模式、碩取操作模式、以及擦除操作模式。在以下的討論 中應同時參照圖8-16。而且，為方便起見，先介紹圖17， 其繪示為僅有一對單、雙位元線BLo、BLe的所有上述電 路的電路圖。圖17中使用的訊號、節點的表示符號與上^ 圖形中出現的相同，據此關於圖17中出現的元件互接請參 知相應的上述討論。 圖18A與圖18B緣示為根據本發明一實施例提出的多 位元非揮發半導體記憶體元件之第一資料位元值（即，最 低有效位元LSB)的編程中主要訊號電壓與節點電壓的時 序圖。在本說明書中這種程式排程稱為“第一資料位元值 LSB”編程模式LSBPG。 為了便於解釋說明，圖18A與圖18B被分成八個 ^SBPG__，即，頁緩衝器設定時間間隔（以下稱為 LSBPG1間隔”）、資料載人時間間隔（以下稱為“ 間隔”）、高壓啟動時間間隔（以下稱為“LSBPG3間隔”）、 位70線設定時間間隔（以下稱為“LSBI>G4間隔”）、程式 執行時間間隔（以下稱為“LSBPG5間隔”）、恢復時間間 隔ί以下稱為“LSBPG6間隔，，）、確認讀取時間間隔（以 T^“LSBPG7咖，）、錢確認掃描時間間隔 稱為“LSBPG8間隔，，）。 /mn^ LSBPG1間隔到LSBPG8間隔，輔助預充電訊號 ADS、辅助讀取⑽訊號LCHS、相魏控制訊號 38 I3_l VFY、以及輔助閂鎖器初始化訊號RST都是無效的。因此 有致地避免了輔助閂鎖器塊300影響到主讀出節點 NsENM。 ^在LSBPG1間隔中外部施加資料被載入之前，主閂鎖 喊點NLATM被調節為程式禁止狀態，也就是說，在此例 =’主閃鎖節點NLATM的電壓電位被設定為邏輯“H，，狀 ，。在本說明書中，短語“程式禁止狀態，，表示不需要對外 邛施加的資料執行編程的狀態。在此例中，當外部施加的 資料具有邏輯值“1”時，不需執行編程。 、特別地，在LSBPG1間隔中，緩衝器選擇位址Υρ處 於邏輯Η狀恶以導通閂鎖驅動電晶體215a。此外，主選 擇位址Yq與輔助選擇位址Yr都處於邏輯“H，，狀態，故而 塊解碼訊號/BLDEC被啟動為邏輯“L，，狀態。在此例中，第 :共用輸人線GDI是具麵輯“L，i_有效脈衝，且第 二共用輸入線nGDI處於邏輯“H，，狀態。據此，第一内部輸 入動斗IDI {具有邏輯“H”狀態的有效脈衝，且第二内部輸 入貝料nIDI處於邏輯“L”狀態。因此，第一閃鎖傳輸電晶 體213a暫日t導通’第二問鎖傳輸電晶體處於關閉 (OFF)狀怨。廷樣一來，主閂鎖節點ν[ατμ被設定為 程式禁止狀態，即邏輯“H”狀態。 二在LSBPG2間隔中選中記憶體單元Mcsd被編程之 W，外部施加資料被載入到主閃鎖節點肌八顶上。當輸 入資料為邏輯“G”時，邏輯“L”狀態被儲存到主關節點 NLATM上作為主閃鎖資料。相反地，當輸入資.料為邏輯 39 I30 1 65l^f.d〇c ‘Τ’時，邏輯“H”狀態被儲存到主閂鎖節點NLATM上 主閂鎖資料。 '' 特別地，在LSBPG2間隔中，緩衝器選擇位址Υρ為 邏輯“Η”。而且，主選擇位址Yq與輔助選擇位址Yr均為 邏輯“H”，故而塊解碼訊號/BLDEC為邏輯“L，，。與此同時， 第一共用輸入線GDI或第二共用輸入線nGDI變為邏輯 “H”狀態。 也就是說，如果輸入資料為邏輯“L，，，則第二共用輪入 鲁 線nGDI餐為邏輯L·狀恶’據此，第一内部輸入線處 於邏輯“L”狀態，且第二内部輸入線ηπ)ΐ變為邏輯“jp，狀 態。因此，具有邏輯“L”狀態的資料被儲存到閂鎖節點 NLATM 上。 另一方面，如果輸入資料為邏輯“H”，則第一共用輪 入線GDI變為邏輯“L”狀態。結果，第二内部輸入線nIDl 處於邏輯“L”狀態，且第一内部輸入線ιοί變為邏輯“η，，狀 態。因此，具有邏輯“Η”狀態的資料被儲存到閂鎖節點 A NLATM 上。 在LSBPG3間隔中，多位元非揮發記憶體元件的高壓 激勵電路（pumping circuit)被啟動。這些電路（其未綠示 於圖示檔中）可產生電壓電位超過VDD的各種工作供電 電壓。在本實施例中，高壓激勵電路包括產生程式電壓 VPGM (例如20V)、有效電壓VPASS (例如7到9V)、 以及讀取電壓VREAD (例如5V)的電路。此外，高壓教 勵電路也可包括用來產生升壓電壓VPP (圖中未顯示）的 13016雄- 電路，其用於行解碼器600中。作為參考，本實施例中 供電電壓VDD約為2.2V。 在LSBPG4間隔中，選中記憶體單元MCsd之雙位元 線BLe的電壓被調節為主閂鎮節點NLATM上儲存的資料 所對應的電位。也就是說，當資料被編程為邏輯“丨，，時，雙 位元線BLe被設定為近似於供電電壓VDD的電壓電位。 當資料被編程為邏輯“〇，，時，雙位元線BLe被設定為近似 於接地電壓VSS的電壓電位。此外，未連接到選中記憶體 鲁單元MCsel的單位元線BLo (即未選中的位元線）被調節 為程式禁止狀態。 特別地，控制訊號SHLDHeM/SHLDHeS的電壓電位 暫時上升到讀取電壓VREAD，且控制訊號 SHLDHoM/SHLDHoS的電壓上升到讀取電壓VREAD。因 此，雙位元線BLe與單位元線BLo的電壓電位變為供電電 壓 VDD。 控制訊號BLSLTeM/BLSLTeS與主讀出節點編塊訊號 φ SOBLK的電壓電位也上升到讀取電壓VREAD，·且主位元 線關閉訊號BLSHFM的電壓電位上升到電壓 “VDD+Vtl”。在此例中，電壓“Vtl”是約為1.5V的電壓。 在LSBPG4間隔内執行預定時間間隔之後，控制訊號 SHLDHeM/SHLDHeS的電壓電位再次下降至接地電壓 VSS。此外，缓衝器選擇訊號PBSLT先變為第一參考電壓 VREF1之後不久又變為第五電壓。在此實施例中，第一參 考電壓VREF1約為1.3V，第五電壓等於“VDD+Vtl”。 41 I301^^ifd〇c 上述操作的結果是，儲存於主閂鎖節點NLATJV[上的 資料被傳輸給連接到選中記憶體單元Mcsel的雙位元線 BLe。如果儲存於主閂鎖節點NLATM上的資斜.邏輯 “L，，，則雙位元線BLe的電壓變為‘冒： 儲存於主閃鎖節點NLATM上的資料為邏輯“H”，則雙位 元線BLe保持供電電壓VDD。 一接下來執行LSBPG5間隔，在此時間間隔中傳輸給雙 位兀線BLe的LSB資料被儲存到選中記憶體單元MCsd 中。也就是說’當LSB為邏輯1，，且因此雙位元線心的 電壓電位接近供電雜VDD時，簡程止.狀態。相 反地’當LSB為邏輯“〇，，且因此雙位场—㈣壓電位 接近接地電壓VSS時，射的記賴單元MCsd因f_n 隨道效應而執行編程。 特別地，有效電壓VPASS被短暫地施加於選中的字 上持續—段預定時間間隔，然後程式電壓卿m (疋弟二電壓）被施加於選巾的字元線机。如上 程式電壓VPGM把雙位元線BLe之電壓電位所對應 料編入選中的記憶體單元MCsel巾。此外，有^電壓 VPASS被施加於剩餘未選中的字元線Wl上，據此^ 中的記憶體單元MC不啟動編程，從而保持其當前狀態。' =且，在LSBPGS間隔中’串選擇線观變為 歷VDD ’接地選擇線GSL保持接地 用 CSL保持大約⑽的電壓。 ，、用源線 接下來執行LSBPG6間隔，在此時間間隔中字元線 42 13016½. WL、位元線BL、BLe、BLo、以及讀出節點NSENM被放 電至接地電壓VSS。 也就是說，在LSBPG6間隔中，控制訊號 SHLDLeM/SHLDLeS 與控制訊號 SHLDLoM/SHLDLoS 被 啟動，且控制訊號BLSLTeM/BLSLTeS、主讀出節點編塊 訊號SOBLKM、以及主位元線關閉訊號BLSHFM變為供 電電壓VDD。因此，位元線BL、BLe、BL〇、以及讀出節 點NSENM被放電至接地電壓VSS。此外，選中與未選中 ® 的字元線之電壓都變成接地電壓VSS。 此外，緩衝器選擇訊號PBSLT變為接地電壓vSS以 使位元線BL與主閂鎖節點NLatM之間電隔離。 接下末執行LSBPG7間隔以讀出（石隹認）編入記憶體 =π MCsel中的資料。簡單地說，此過程是藉由在讀取確 認模式中把第一讀取確認電壓VF1施加於選中的字元線 WL而實現的。 、LSBPG7間隔中執行的特殊操作與後述之標準讀取模 • 式t執行的特殊操作相同。也就是說，LSBPG7間隔不同 於標準讀取模式之處在於：在LSBPG7間隔中對選中的字 兀線WLn-Ι僅（以確認讀取電壓VF1)執行單一讀取排程， 且可忽略主閂鎖節點NLATM的重設。由於LSBPG7間隔 中執行的剩餘操作類似於後述之讀取模式中的剩餘操作， 故而在此省略其詳細描述以避免重複。 情體，下來執行LSBPG8間隔，在此時間間隔中對選中記 〜—單元MCsel是否已正確執行編程進行確認。此過程是 43 130 娜 doc 利用LSBPG7間隔中儲存於主閂鎖節點NLATM上的資料 來實現的。 也就是說，在LSBPG8間隔中，如果儲存於主閂鎖節 點NLATM上的實料為邏輯“H”，則具有邏輯“l”狀態的資 料被輸出到共用輸出線GDOUT上，這意味著產生二有^ 訊號。另一方面，如果主閂鎖節點NLATM上的資料為邏 輯“L”，則具有邏輯“H”狀態的資料被輸出到共用輸出線 GDOUT上，這意味著產生一無效訊號。 如果LSBPG8間隔中產生無效訊號，則從LSBpG4間 隔到LSBPG8間隔反復執行編程迴圈，直到產生有效訊號 為止。只要產生了有效訊號，LSBPG編程模式就結束% t 圖19A到19C繪示為根據本發明一實施例提出的多位 f非揮發半導體記憶體元件之第二資料位元值（即最高有 =位元MSB)編程中的訊號電壓與節點電壓時序圖。在本 况明書中種程式排程稱為“第二資料位元值MSB，，編程 模式MSBPG。 一為了便於解釋說明，圖19A到19C分成多個時間間 t，，’即L頁緩衝器設定時間間隔（以下稱為“MSBPG1間 & )+、資料载入時間間隔（以下稱為“MSBpG2間隔，，）、 初始讀取時間間隔（以下稱為“MSBPG-X間隔，，）、高壓 =動時，間隔（以下稱為“MSBPG3間隔，，）、位元線設定 ^間間隔^下稱為“MSBPG4間隔，，）、程式執行時間間 :以下稱為“MSBPG5間隔，，）、恢復時間間隔（以下稱 …SBPG6間隔”）、確認讀取時間間隔（以下稱為 130 聊 fdoc “MSBPG7間隔”）、以及確認掃描時間間隔（以下稱為 “MSBPG8間隔”）。圖19A到19C中的MSBPG7間隔又 分成第一次確認讀取時間間隔（以下稱為“MSBPG7A間

隔”）與第二次確認讀取時間間隔（以下稱為“MSBPG7B 間隔”）。 第二資料位元值編程模式MSBPG的MSBPG1間隔到 MSBPG6間隔（MSBPG-X間隔除外）類似於上述之第一

位元資料值編程模式LSBPG的LSBPG1間隔到LSBPG6 間隔。因此，在這裏省略對這些時間間隔的詳細描述以避 免重複。 但是，如圖19A到19C所示，初始讀取時間間隔 MSBPG-χ是在MSBpG2間隔與MSBpG3間隔之間執行。 f MSBK^X間隔中，先前被編入記憶體單元MCsel的第 次=元貝料值被碩取，且對應於此讀取資料值的輔助閂鎖

=斗被儲ί到輔助閂鎖器塊3〇0的輔助閂鎖節點NLATS 。。也就是說，GV第-讀取· VR1被施加於選中記憶 一早兀MCsel的字元線wu上， e =選中記憶體單元妮的字元線WL〈n: 2 Π ^邏i己憶體單元MCsd的第一位元資料值（LSB)

NLATS ( 狀恶以回應辅助讀取閂鎖訊號lchs 資料值()L;B目)：也r’。當編入記憶體單元MCSel的第-位元 上的辅助Η销^1輯“1”時，儲存於輔助閃鎖節點NLATS ’輔助問鎖賁料保持邏輯“H”狀態。然後依次執行 45 1301 ⑽ doc MSBPG3間隔到MSBPG6間隔，如上所述，這些時間間隔 只負上與以上已描述過的時間間隔LSBPG3到LSBPG6相 同。 然後執行第一次確認讀取時間間隔MSBpG7A。在 MSBPG7A間隔中，13v的第二確認讀取電壓VF2被施加 於逑中纪憶體單元MCsel的字元線WL1上。 —如果圮憶體單元MCsel被編程為第一資料狀態“H，，或 第一貝料狀態“10”，則主讀出節點NSENM的電壓電位下 降至接地f壓VSS。因此，朗㈣料不發生翻轉，而是 保持MSBPG2間隔中的邏輯“η”狀態。 ^果^憶體單元MCsel被編程為第三資料狀態“00，，， 則主項出節點NSENM的電壓電位保持供電電壓。因 此’主問鎖資料從邏輯“L”狀態翻轉為邏輯“H”狀態。 “，，此外，如果記憶體單元MCsel被編程為第四資料狀態 存於輔助閃鎖節點NLATS上的輔助閃鎖資料 二邏輯‘Ή’’。此時，主讀出節點nsenm的電壓電位下降 至接地，壓vss以回應確認讀取控制訊號VFY。因此， ^主，門鎖貝料不發生翻轉，而是保持MSBPG2間隔中的邏輯 “L”狀態。 # 一接下來執行第二次確認讀取時間間隔MSBpG7B。在 ^二次確認讀取時間間隔MSBPG7B巾，2.3V的第三確認 =取電壓VF3被施加於選中記憶體單元MCsd WL1 上。 & 如果讀、體單元MCsel被編程為第四資料狀態“〇1，，， 46 I3〇l6^fd〇c 則主讀出郎點NSENM的電壓電位保持供電電壓。 此，主閂鎖資料從邏輯“L”狀態翻轉為邏輯“H”狀態。 則，主閂鎖資料保持其當前狀態。 ^

只要第-到第四貧料狀態中的一種資料狀態被正確儲 存到記憶體單元MCsel中，主閂鎖資料就會在MSBpG7B 間隔結束時得到一邏輯Η”狀態。因此，具有邏辑“ L，，狀熊 (其表示有效狀態）的資料被提供給内部輸出線ID〇UT 與共用輸出線GD0UT。相反地，如果預定的資料狀態沒 被正確編程，則主閂鎖資料將具有邏輯“L”狀態。因此，表 示無效狀悲（邏輯“H”）的資料將被傳輸到内部輸出線 IDOUT與共用輸出線GDOUT上。 在本說明書中，描述了兩種無效情況，即“第三資料狀 悲無效編程操作”與“第四資料狀態無效編程操作，，。“第三 資料狀態無效編程操作，，表示“想要從第二資料狀態‘1〇，編 程為第三資料狀態‘〇〇,的記憶體單元MCsel之臨界電壓仍 低於第二確認電壓VF2”這種情況。“第四資料狀態無效編 馨 私細作’表示“想要從第一資料狀態‘11，編程為第四資料狀 態6〇1’的記憶體單元MCsel之臨界電壓低於第三確認電壓 VF3”這種情況。 圖19C繪示為上述之“第三資料狀態無效編程操作，，的 有關節點電壓與訊號電壓的時序圖。 如圖19C所示，由於在MSBPG2間隔中輸入的第二位 70資料值為邏輯“〇，，，故而具有邏輯“L”狀態的主問鎖資料 被儲存到主閂鎖節點NLATM上。此外，由於選中的記憶 47 130165!^ d〇c 體單元MCsel在第一次與第二次確認讀取時間間隔 MSBPG7A、MSBPG7B中導通（on )，故主讀出節點 NSENM的電壓電位下降至接地電壓vss。因此，主閂鎖 資料不發生翻轉，而是保持MSBPG2間隔中的邏輯“L，，狀 態。

在第二資料狀態無效編程操作中，即使第一次與第二 次確認讀取時間間隔MSBPG7A、MSBpG7B結束之後， 主閂鎖貪料仍處於邏輯“L”狀態。因此，在隨後的MSBpG8 間隔中，内部輸出線ID〇ut與共用輸出線GD〇UT保持 邏輯“H”狀態以識別資料編程無效。 如果產生無效訊號’則從MSBPG4間隔到MSBPG8 間隔反復執行編程迴圈，直到MSBpG8間隔中產生有效訊 號為止，此時MSBPG編程模式結束。 ° 圖19C也繪示了上述之第四資料狀態無效編程操作的 有關節點電壓與訊號電壓。 參照圖由於廳咖2間隔中第二位元資料㈣ 具有邏輯“L”狀態的主_龍被儲存到主問海 见入™上。此外，由於在初始讀取時間間隔 娜㈣中編人記憶體單元MCsd的第—位元資料值 jLSB}、為严輯“r，’故儲存到辅助閂鎖節點肌ATS上的 辅助閂鎖資料保持邏輯“H”狀態。 ，外’在第-次確認讀取時間間隔MSBPG7A中，主 =出—N S ENM的電壓電位下降至接地電壓vs s以 確認項取姉喊WY。㈣料發生翻轉 48 I3〇16mdoc 而是保持]VISBPG2間隔中的邏輯“L，，狀態。

中、來’甚至在第—次確認讀取時間間隔MSBPG7B ^山:心^體單兀MCSd也被確定為“導通單元”，故而 ，出^ NSENM的電壓電位下降至接地電壓^。因 料不發生翻轉，而是保持刪的2間隔中的

、如亡所述’在第四資料狀態無效編程操作中，即使第 士人與第—次確認讀取時間間隔MSBpG7A、MSBpG7B 、、口束之後，主閂鎖資料仍處於邏輯“ L，，狀態。因此，在隨後 ^ MSBPG8間隔中，内部輸出線IDOUT與共用輸出線 GDOUT保持邏輯“H”狀態，從而表示資料編程無效。 一如果產生涨效訊號，則從MSBpG4間隔到 間隔反復執行編程迴圈，直到MSBPG8間隔中產生有效訊 號為止，此時MSBPG編程模式結束。 曰圖20A與圖20B是用來進一步解釋根據本發明一實施 例提出的多位元非揮發半導體記憶體元件之絲方法的流 程圖。 在步驟S1010中，選中的記憶體單元MCsel是利用外 部提供的第-位元資料值（LSB)執行編程的。 然後’在步驟S1〇3〇中，對應於第二位元資料值的主 閂鎖資料被儲存到主閂鎖節點NLATM上。對於“第四資料 狀態無效編裎操作，，這種情況，具有邏輯“L”狀態的資料被 儲存到主閂鎖節點NLATM上。 在初始讀取儲存步驟S1050中，在第一位元編程步驟 49 fdoc

I30161S S1010中執行了編程的記憶體單元MCsel被驅動為第一參 考電壓，從而執行一控制操作，在此控制操作中對應於第 一位元資料值的輔助閂鎖資料被儲存於輔助閂鎖器塊3⑼ 中。第一參考電壓是用來區別第一臨界電壓族群二第二臨 界電壓族群，且其最好是第一讀取電壓。 對於‘第四資料狀態無效編程操作’’這種情況，藉由第 一讀取電壓VR1讀取的記憶體單元]\4Csel是一“導通單 元，，。因此，對應於第一資料狀態之第_位元 ώ ===:臟諸存到輔助咖 初始化步驟

Si〇55 〇 為S1〇53、以及輔助閃鎖儲存步驟 在辅助閃鎖器初始化步驟sl〇51中 初始設定為邏輯“H”狀態。 輔助問鎖貝枓被 中執步驟Sl053中’在第一位元編程步職_ 憶體單元編被驅動以把第-位元資 包括第—參考電 。在这晨’娜1胃取步驟_3 S1053b。 步驟Μ·與位元線反射步驟 “r，時，此^t ：：參考電壓。當第—位元資料值為邏輯 口己I-體早兀MCsel導通（0N)。相反地，者 一位元資料值為邏輯“〇，，時，此記憶體單元MCsel = 50 I301_fdoc (OFF) 〇 在位元線反射步驟S1053b中，第一參考電壓驅動步 驟S1053a中提取的第一位元資料值被反射到位元線bl (即辅助位元線BLs)上。如果第一位元資料值為邏輯 1”’則輔助位兀線BLs的電壓電位下降至接地電壓vss。 相反地’如果第-位元資料值為邏輯T，_助位元線 BLs保持其預充電電壓電位。 輔助閃鎖儲存步驟S1〇55包括輔助閃鎖翻轉步驟 • SlG55a，在此步驟中輔助閃鎖:#料根據獅位元線I的 電壓電位（其最終為位元線BL的電壓電位）而發生翻轉。 也就是說，當第-位元資料值為邏輯“】，，時，輔助閃鎖資料 ^持其邏輯“H”狀態。相反地，當第一位元資料值為邏輯“〇” %，輔助閂鎖資料從邏輯“H”狀態翻轉為邏輯“L”狀態。 執行完初始讀取儲存步驟sl〇5〇之後，執行第二位元 編程步驟S1070。 一 在第二位元編程步驟S1070中，執行一操作以把初始 籲載入步驟Sl〇3〇中儲存的主閃鎖資料（其歸根結底是外部 施力:的第二位元資料值）編入記憶體單元M c s e丨。對於‘‘第 四貧料狀態無效編程操作，，這種情況，執行一操 體單元咖編程為第四資料狀態，但是此4以 MCsel的臨界電壓仍然低於第三確認電壓VF3。 士執行完第二位元編程步驟sl〇7〇之後，執行一次確認 讀取步驟S1090與輔助問鎖器驅動步驟slu〇。 在一次確認讀取步驟sl〇9〇中，記憶體單元Me%丨被 51 動為第二參考雷 資料值反射到主第二位元 :別弟二臨界電壓族群與第三臨界二=壓用來 弟-確涊讀取電壓V 、且其最好是 ，種情況，藉由第二確===;無效編程操 單元MCsel為“關閉單 D貝出的記憶體

動以使主讀出節點NSENM^第記㈣單元⑽如被驅 似於邏輯“H，，狀態的資料值/康弟—位W料值而具有近 姑印ί辅助㈣☆、驅動步驟S111G中，輔助門雜。。 被取終驅動以把初始讀 :相鎖盗塊300 無效編程摔NSENM上。料““資料狀態 中儲存=:，，由於初始讀取儲存步驟咖 也駆動以把具有邏輯“ L，，狀態 δ貝出郎點NSENM上。 、丁們皇汉耵到王

問撼…、面將“述藉由執行―:欠_認讀取步驟S1G9G與輔助 壓電：驅動步驟S1110而得到的主讀出節點NSENM之電 田口己t思體單元MCsel被正常編程為第_哎第—資料狀 此記憶體單元被確定為導通單元 π節.、:i NSENM的電壓電位具有近似於邏輯“L”狀態的資 。此外，甚至當記憶體單元被編程從第一資料狀態變 :第四資料狀態時輔助閂鎖資料仍然保持“H”初始化狀 恕，故而主讀出節點NSENM具有近似於邏輯“l，，狀態的資 52 13016说如 料值。 一 ^相反地，當記憶體單元被編程從第二資料狀態變為第 二=料狀態時，主讀出節點NSENM具有近似於邏輯‘‘H，， 狀態的資料值。 對於弟四資料狀態無效編程操作”這種情況，在初士八 讀取儲存步驟S1050中具有邏輯“H”狀態的輔助閂鎖資& 被儲存之後具有邏輯“L”狀態的資料值被反射到主讀出言々 點NSENM上。 即 • 在一次主翻轉步驟S1130中，主閂鎖資料根據—次確 認讀取步驟S1090與輔助閂鎖驅動步驟si 11〇中得到的主 讀出節點NSENM之電壓電位選擇性地發生翻轉。 也就是說，當執行標準編程以得到第一或第二資料狀 態時，主閂鎖節點NLATM上的主閂鎖資料保持初始载= 步驟S1—030中得到的邏輯“η”狀態。當執行標準編^以得 到第三資料狀態時，主閂鎖節點NLATM上的主閂鎖資^ 從邏輯“L”狀態翻轉為邏輯“ H，，狀態。 貝"、 ”同時i當記憶體單元被編程為第四資料狀態·（包括第 四資料巧，热效編程操作）時，主閂鎖節點NLATM上的 主閂鎖貧料保持初始載入步驟S1030中得到的邏輯“L，，狀 態。 在涊讀取步驟S1150中，記憶體單元MCsel被 驅動為電壓以較此記憶鮮元Μ㈤是否被編 程為第四貝料狀態，然後最終把第四資料狀態反射到主讀 出節點NSBNM上。第三參考電壓是用來區別第三臨界電 53 BOiy^fdoc 壓族群與第四臨界電壓族群，且最好是第三確認讀取電壓 VF3。也就是說，當記憶體單元被編程為第四資料狀態時， 主讀出節點NSENM具有近似於供電電壓VDD的電壓電 位。 對於“第四資料狀態無效編程操作，，這種情況，藉由第 三確認讀取電壓VF3讀出的記憶體單元MCsel是一“導通 單元”。因此，主讀出節點NSENM具有近似於接地電壓 VSS的電壓電位。 對於第四資料狀態無效編程操作，，

在二次主翻轉步驟S1170中，主閂鎖資料根據二次確 認，取步驟S115 0中得到的主讀出節點N s EN M之電壓電 位補性地發生轉。也就是說，當記龍單元乂㈤被 正常編程為第四資料狀態時’印鎖節點NLATM上的主 閂鎖育料從邏輯“L”狀態翻轉為邏輯“H”狀態。 這種情況，主閂鎖 载入步驟S1030中 在確認掃描步驟S1190中，產生藉 產生藉由執行一次主翻轉

用輸出、線GD〇Ut， 具有邏輯“L”狀態的'

這種情況，甚至在 對&“第四資料狀態無效編程操作 54 13010^— 執行完一次主翻轉步驟SI 130與二次主翻轉步驟sli7〇之 後’主閂鎖資料的電壓電位仍然是邏輯“L，，。因此，在確認 掃描步驟S1190中，内部輸入線IDOUT與共用輸出線 GDOUT保持邏輯“H”狀態，從而表示資料編程無效。 圖21A與圖21B繪示為根據本發明一實施例提出的多 位元非揮發半導體記憶體元件之第一資料位元值（即最低 有效位元LSB)之讀取中的主要訊號電壓與節點電壓的時 序圖。在本說明書中這種程式排程稱為“第一資料位元值 LSB”讀取模式LSBRD。 為了便於解釋說明’圖21A與21B分成九個LSBRD 時間間隔，即位元線放電及頁緩衝器重設時間間隔（以下 稱為‘LSBRD1間隔”）、第一次位元線預充電時間間隔（以 下稱為“LSBRD2間隔”）、第一次位元線擴展時間間隔（以 下稱為LSBRD3間隔”）、第一次讀出時間間隔（以下稱 為LSBRD4間隔”）、第二次位元線預充電時間間隔（以 下稱為LSBRD5間隔”）、第二次位元線擴展時間間隔（以 • 下，為“LSBRD6間隔，，）、第二次讀出時間間隔（以下稱 為L，SBRD7間隔，，）、恢復時間間隔（以下稱為“lsbrd8 間隔）、以及資料提取時間間隔（以下稱為“LSBRD9 隔，，）。 ☆ 了便於解釋說明，在本說明書中LSBRD1被分為頁 、友衝為重设時間間隔（以下稱為“ LSBRDla間隔，，）與位元 線放電4間間隔（以下稱為“肋lb間隔，，）。在 間中，主緩衝器塊的主閃鎖節點nlatm被重設為邏輯 55 J3 Ο 1 “L”狀態（即接地電壓VSS)。在LSBRDlb間隔中，位元 線BLe、BLo、BLm及BLs被放電到接地電壓vss。 接下來將描述LSBRD1 a間隔中主閂鎖節點NLATM 的重設。 在LSBRDla間隔中緩衝器選擇位址γρ為邏輯“η，，， 故而主閃鎖态驅動電晶體215a導通（ON )。此外，因主 選擇位址Yp與輔助選擇位址Yr均為邏輯“H，，，故而塊解 碼訊號/BLDEC的電壓電位變為邏輯“l”狀態。此時，第一 # 共用輸入線GDI的電壓電位為邏輯“H”，且第二共用輸入 線nGDI的電壓電位為邏輯“L，，。因此，第一内部輸入線皿 的電壓電位為邏輯“L，，，且第二内部輸入線nIDI的電壓電 位為邏輯“H”。第一閂鎖傳輸電晶體213a關閉（〇FF)， 而第二閂鎖傳輸電晶體213b導通（〇N)。據此，主閂鎖 單元211之節點N211a的電壓電位變為邏輯“η”狀態，主 閂鎖節點NLATM被重設為邏輯“L”狀態。 接下來將描述LSBRDlb間隔中位元線BLe、BLo、 φ BLm及BLs的放電。 在LSBRDlb間隔中，讀取電壓VREAD (例如5V) 被施加於未選中的字元線WL〈 η : 2〉上，且接地電壓VSS 被施加於選中的字元線WL1上。此外，讀取電壓VREAD 被施加於串選擇線（SSL)與接地選擇線（GSL)上，且 接地電壓VSS被施加於共用源線（CSL)上。同樣地，控 制訊號 SHLDHeM、SHLDHeS、SHLDHoM 及 SHLDHoS 被設定為接地電壓vss，且控制訊號SHLDLeM、 56 1301 61Sif.doc SHLDLeS、SHLDLoM、SHLDLoS、BLSLTeM、BLSLTeS、 SOBLKM及SOBLKS被設定為供電電壓VDD。這樣一來， 位元線BLe、BLo、BLm及BLs被放電至接地電壓vsS。 接下來執行LSBRD2間隔，在此時間間隔中雙位元線 BLe與主位元線BLm被預先充電到預定的預充電電壓（如 0.8V)以讀出選中記憶體單元MCsel中儲存的資料值。 在LSBRD2間隔中，接地電壓VSS(是第一參考電壓） 被施加於選中的字元線WL1，且讀取電壓VREAD被施加 • 於未選中的字元線WL〈η: 2〉。因此，選中的記憶體單 元MCsel之導通/關閉狀態可根據儲存於其中的資料進行 控制。當儲存於選中記憶體單元MCsel中的資料具有第一 資料狀態（在此例中為“11”）時，此選中記憶體單元MCsel 處於導通（ON)狀態。相反地，當儲存資料為第二到第四 資料狀態（在此例中為“10”、“〇〇，，及“01，，）中的任意一種 資料狀態時，此選中記憶體單元MCsel處於關閉（〇FF) 狀態。

馨 在LSBRD2間隔中，控制訊號SHLDLeM與SHLDLeS 的電壓電位變為接地電壓vss。因此，雙位元線BLe與主 位元線BLm的放電狀態被釋放。在此情形下，控制訊號 SHLDLoM與SHLDLoS保持在供電電廢VDD。因此，單 位元線BLo的電壓電位保持接地電壓vss，然後用作雙位 元線BLe之間的保護線。 又 此外，主預充電訊號/PLOADM從供電電壓VDD變為 第一預備電壓VPRE1並保持此第一預備電壓vpREl 一段 57 iif.doc 時間以後，主預充電訊號/PLOADM下降至接地電壓VSS。 因此’主預充電電晶體230a導通（ON)，從而主讀出節 點NSENM被預先充電到供電電壓VD]D。 在此情形下，主位元線關閉訊號BLSHFM的電壓電位

變為第二預備電壓VPRE2,其電壓電位處於供電電壓VDD 與接地電壓vss之間。因此，主讀出節點NSENM與主位 兀線BLm相互間電連接。如上所述，主位元線關閉訊號 BLSHFM利甩第二預備電壓vpRE2對主位元線關閉電晶 Φ 體240a進行閘控。據此，藉由利用主預充電電晶體230a 提供的電流，主位元線關閉電晶體24如的臨界電壓把主位 兀線BLm再充電到低於第二預備電壓vpRE2的電壓電 位。 接下來執行LSBRD3間隔，在此時間間隔中主位元線 BLm讀出儲存於選中記憶體單元MCsd中的資料，並在其 上擴展項出的貢料。 、在LSBRD3間隔中，因主位元線關閉訊號BLSHFM • 為接地電壓VSS，故主位元線關閉電晶體240a被設定為導 通（ON)狀態。因此，主位元線BLm與主讀出節點nsenm 之間電隔離，且主位元線BLm上的資料擴展進一步加強。 、，當儲存於選中記憶體單元MCsel中的資料值為第一資 料狀態（在此例中為“π”）時，主位元線BLm上的資料被 放電到共用源線（CSL)上。因此，主位元線 BLm的電壓 、電位接近接地電壓VSS。當選中記憶體單元MCsel中的資 料值為第二到第四資料狀態（在此例中為“10”、“〇〇，，及 58 I3016i^f.d〇c 、〇i )中的一種資料狀態時，除了漏電流造成的些許波動 以外，主位元線BLm的電壓電位不發生改變。 、此外，主預充電電晶體230a保持導通（on)狀態， 然後在LSBRD3間隔結束前關閉。因此，在保持供電電壓 VDD之後，主凟出郎點nsenM變為浮動狀態。 接下來執行LSBRD4間隔，在此時間間隔中主位元線 BLm上的擴展資料（即對應於主位元線肌㈤之電屢電位 的資料）被儲存到主緩衝器塊2〇〇的主閃鎖節點nlatm 上。 首先，主續出節點NSENM保持LSBRD3間隔中發生 的浮動狀態。其後，主位元線關閉訊號BLSHFM的電壓電 位變為第三預備電壓VPRE3，從而導通（〇N)主位元線 ，閉電晶體240a。根據此例，第三預備電壓vpRE3的電 壓電位處於接地電壓VSS與供電電壓VDD之間。主讀出 節點NSENM的Μ電位是根據主位元線BLm上的擴展資 料之電壓電位來確定。 “，，在此情形下，第一内部輸入線IDI的資料值變為邏輯 H”狀態，由此第一閂鎖傳輸電晶體213a導通。此 外，主閂鎖節點NLATM儲存載入到主讀出節點nsenm ^的資料，此資料是根據主位元線BLm的電壓電位而確 、疋的，其隶終對應於選中s己憶體單元MCsel中儲存的資 料。也就是說，當儲存於選中記憶體單元…^叱丨中的資料 值為第一資料狀態（在此例中為“Π”）時，主位元線BLm 人主讀出郎點NSENM的電壓電位近似於接地電壓vss。 59 I30161Sfd〇c 因此，即使主讀取閂鎖訊號LCHM被啟動為邏輯“H，，狀 態，主閃鎖節點NLATM上的主閂鎖資料仍保持邏輯“l，， 狀態。 如果儲存於選中記憶體單元MCsel中的資料值為第二 到第四資料狀態（在此例中為“1〇”、“〇〇，，及“〇1，，）中的某 一資料狀怨，則主位元線BLm保持初始預充電電壓電位， 使主讀出節點NSENM保持邏輯“H”狀態。因此，當主讀 取閂鎖訊號LCHM被啟動為邏輯“η”狀態時，主閂鎖節點 鲁 NLATM上的主閂鎖資料翻轉為邏輯“H，，狀態。 接下來執行第二次位元線預充電時間間隔（LSBRD5 間隔）、第二次位元線擴展時間間隔（LSbrd6間隔）、 以及第二次讀出時間間隔（LSBRD7間隔）。 除了以下討論的内容外，LSBRD5間隔、LSBRD6間 隔及LSBRD7間隔中執行的操作分別與LSBRD2間隔、 LSBRD3間隔及LSBRD4間隔中執行的操作極其相似。 特別地，在LSBRD2間隔、LSBRD3間隔及LSBRD4 _ 間隔中第一參考電壓（VSS)被施加於選中字元線WL1， 而在LSBRD5間隔、LSBRD6間隔及LSBRD7間隔中則是 第三參考電壓（約為2.3V)被施加於選中字元線WL1。因 此’當儲存於選中記憶體單元MCsel的資料值為第一到第 二資料狀態（在此例中為“11，，、“10，，及“〇〇，，）中的某一資 料狀態時，此選中記憶體單元MCsel處於導通（ON)狀 態。當儲存資料值為第四資料狀態（在此例中為“01”）時， 此選中記憶體單元MCsel處於導通（ON)狀態。 13 016sL9f doc LSBRD6間隔與LSBRD7間隔中得到的主位元線BLm 與主讀出節點NSENM之電壓電位稍微不同於LSBRD3間 隔與LSBRD4間隔中得到的主位元線BLm與主讀出節點 NSENM之電壓電位。也就是說，在LSBRD6間隔與 LSBRD7間隔中，當儲存於選中記憶體單元Mcsel的資料 值為第一到第三資料狀態（在此例中為“U，，、“1〇，，及“〇〇，，） 中的某一資料狀態時，主位元線BLm與主讀出節點 NSENM的電壓電位接近接地電壓VSS。此外，當儲存於 ® 選中圯憶體單元MCsel的資料值為第四資料狀態（在此例 中為“01”）時，主位元線BLm與主讀出節點NSENM的電 壓電位幾乎不變。 此外，LSBRD7間隔不同於LSBRD4間隔之處在於： 在LSBRD4間隔中第一内部輸入線IDI為邏輯“H，，，而在 LSBRD7間隔中第二内部輸入線nIDI為邏輯“η”。因此， 在LSBRD4間隔中主閂鎖資料從邏輯“L”狀態翻轉為邏輯 ‘Ή’’狀態，而在LSBRD7間隔中主閃鎖資料從邏輯“H”狀態 • 翻轉為邏輯“L”狀態。因此，當選中記憶體單元MCsel中 的資料值為第四資料狀態（在此例中為“01”）時，主閂鎖 資料從邏輯“H”狀態翻轉為邏輯“L”狀態。 因此，在LSBRD7間隔中，當主讀取閂鎖訊號LCHM 被啟動為邏輯“H”狀態之後，主閂鎖節點NLATM上的主 閂鎖資料之邏輯狀態如下所述。 如果選中記憶體單元M C s e 1中的資料值為第一或第四 資料狀態（在此例中為“11”或“01”），也就是說，如果第 61 13 016Aftf doc 一位兀貧料值（LSB)為“l”，則主閃鎖節點NLATM上的 主閂鎖資料之電壓電位為邏輯“L”。如果選中記憶體單元 MCsel中的資料值為第二或第三資料狀態（在此例中為 “ίο”或“〇〇”），也就是說，如果第一位元資料值（LSB) 為0，則主閂鎖節點NLATM上的主閂鎖資料之電壓電位 為邏輯“H”。 、 LSBRD5間隔、LSBRD6間隔及LSBRD7間隔中執行 的其他操作與LSBRD2間隔、LSBRD3間隔及LSBRD4間 籲 ㈤中執行的其他操作相同，因此，在這裏省略其詳細描述 以避免重複。 接下來執行LSBRD8間隔，在此時間間隔中主位元線 BLm與主頃出節點NSENM被重設。

在LSBRD8間隔中，控制訊號sHLDLeM與SHLDLeS 的電壓電位變為供電電壓VDD，且控制訊號BLSLTeM、 BLSLTeS及SOBLKM的電壓電位從讀取電壓VREAD變 為供電電壓VDD。因此，主位元線BLm與主讀出節點 Φ NSENM被重設為接地電壓VSS。 、此外，未選中字元線WL〈n:2〉、串選擇線（SSL)、 以及接地選擇線（GSL)的電壓電位從讀取電壓vread 變為接地電壓VSS。 接下來執行LSBRD9間隔，在此時間間隔中LSBRD7 間1中儲存到主閂鎖節點NLATM上的主閂鎖資料所對應 的資料藉由内部輸出線ID0UT輪出給共用輸線 GDOUT。 62 I3016i5fd〇c 在LSBRD9間隔中，緩衝器選擇位址Yp與塊解碼訊 號/BLDEC被啟動脈衝。對應於主閂鎖資料的資料藉由内 部輸出線IDOUT傳輸給共用輸出線GD〇UT以回應塊解 碼訊號/BLDEC的啟動。 在此貫施例中，在塊解碼訊號/BLDEC被啟動之前， 輸出線預充電電路（圖中未顯示）給共用輸出線gd〇ut 預先充電到供電電壓VDD。 一因此，當儲存於選中記憶體單元MCsel中的第一位元 貪^值（LSB)為“1”時，主問鎖節點NLATM上的資料為 邏輯L、，，由此共用輸出線GDOUT上的資料變為邏輯“η，， 狀態。當選中記憶體單元MCsel中的第一位元資料值 “(?SB)為“〇”時，主閂鎖節點NLATM上的資料為邏輯 由此共用輸出線GD〇UT上的資料被放電至邏輯“l，， 狀悲。這樣一來，共用輸出線GD〇UT中包含有表示選中 記憶體單元MCsel之LSB的訊號。 圖22A與圖22B繪示為根據本發明一實施例提出的多 位元非揮發半導體記憶體元件之第二㈣位元值（即最高 有效位元MSB)之讀取中的主要訊號電壓與節點電壓的時 序圖。在本說明書中這種程式排程稱為“第二資位元值 MSB”讀取模式MSBRD。 、 為了便於解釋說明，圖22A與圖22B被分成六個 LSBRD時間間隔，即，位元線放電及頁緩衝器重設時間間 隔（以下稱為“MSBRm間隔，，）、位讀預充電時間間隔 (以下稱為“MSBRD2間隔，，）、位元線擴展時間間隔（以 63 圖22Α與圖22Β所示之 中執行的操作與圖21Α與 隔到LSBRD4間隔中執行

130161©f.d〇c 下稱為“ MSBRD3間隔，，）、讀出 00 rr- 55 \ 守曰’間^ (以下稱為 MSBRD4間隔）、恢復__ & 間隔”）、以及資料提取時間..... 隔，，）。 才间㈣（以下稱為“MSBRD6間 除了下面記錄的内容以外， MSBRD1間隔到MSBRD4間隔 圖21Β所示之上述LSBRD1間 的操作極其相似。 在LSBRDl 隔到LSBRD4間隔中，接地電壓娜 (疋第-蒼考電壓）被施加於選中字元線搬，而在 MSBRD1間隔到MSBRD4間隔中則是大約13v的第二彖 考電壓被施加於選巾字元線WL1。因此，當儲存於選中記 憶體單元MCsd中的資料值為第—與第二㈣狀態（在此 例中為“11”與“10”）中的某一資料狀態時，此選中記憶體 單元MCsel處於導通（ON)狀態。當儲存資料值為第三 與第四資料狀態（在此例中為“〇〇，，與“〇1，，）中的某一資料 狀態時，此選中記憶體單元MCsel處於關閉（〇FF)狀態。 據此’ MSBRD3間隔與MSBRD4間隔中的主位元線 BLm與主讀出節點NSENM之電壓電位稍微不同於 LSBRD3間隔與LSBRD4間隔中的主位元線BLm與主讀 出郎點NSENM之電壓電位。也就是說，在MSBRD3間隔 與MSBRD4間隔中，當選中記憶體單元MCsel中的資料 值為第一與第二資料狀態（在此例中為“U，，與“ 10，，）中的 某一資料狀態時，主位元線BLm與主讀出節點NSENM的 64 13 01 eAQif.doc 電壓電位接近接地電壓vss。此外，當選中斤情辦輩元 Μ㈤中的資料值為第三與第四資料狀= = 00與01 )中的某-貧料狀態時，主位元線BLm與主讀 出節點NSENM的電壓電位幾乎不變。 如下所述’在MSBRD4間隔中主讀取閂鎖訊號LCHM 之電>£電位被啟動為邏輯“Η”狀態之後，主閂鎖節點 NLATM上的主閃鎖資料之邏輯狀態發生變化。當儲存於 ϋ中記憶體單itMCsel中的資料值為第—或第二資料狀態 j在此例中為“11，，或“則時，也就是說，當第二位元資 料^ (MSB)為邏輯“1”時，主閃鎖節點见八頂上的主閃 f MCsel t料值為第二或第四資料狀態（在此例中為“〇〇，，或“or，） 犄也就是說，當第二位元資料值（MSB)為邏輯“0”時， 主閃鎖節點NLATM上的主問鎖資料為邏輯“H”。 MSBRD1間隔到MSBRD4間隔中執行的其他操作與 LSBR^間_ LSBRD4間隔巾執行的其他操作相同，因 Φ 此在這晨省略其詳細描述以避免重複。 二，下來執行]VISBRD5間隔與MSBRD6間隔、除了下 ，时論的内容外，MSBRD5間隔、MSBRD0間隔中執行的 ^作與圖21A、圖21B所示之LSBRD8間隔、LSBRD9間 ^中執彳:叫作極其相似，因此在這裏省略其詳細描述以 避免重複。 當儲存於選中記憶體單元MCsel中的第二位元資料值 MSB)為邏輯“1”時，主閂鎖節點NLATM上的資料為邏 65 I301^1Sfd〇c 輯“L”，由此共用輸出線GDOUT上的資料為邏輯“H”。當 儲存於選中記憶體單元MCsel中的第二位元資料值（MSB ) 為邏輯“0”時，主閂鎖節點NLATM上的資料為邏輯“Η”， 由此共用輸出線GDOUT上的資料被放電至邏輯“L”狀 態。這樣一來，共用輸出線GDOUT上包含有表示選中記 憶體單元MCsel之MSB的資料。 圖23是進一步描述根據本發明一實施例提出的多位 元非揮發半導體記憶體元件之讀取方法的流程圖。 # 圖23所示之範例的讀取模式執行方法包括第一主閂 鎖資料初始化步驟S1410、第一位元資料值一次讀取步驟 S1430、第一位元資料值二次讀取步驟S1450、第一位元資 料值識別步驟S1470、第二主閂鎖資料初始化步驟S1490、 第二位元資料值讀取步驟S1510、以及第二位元資料值識 別步驟S1530。 在第一主閂鎖資料初始化步驟S1410中，儲存於主閂 鎖節點NLATM上的主閂鎖資料被初始設定為邏輯“L”狀 φ 態。在此情形下，要使用主閂鎖器驅動單元215提供的主 閂鎖器驅動電壓。 在第一位元資料值一次讀取步驟S1430中，選中的記 憶體單元MCsel被驅動為第一參考電壓。 此時，當儲存於記憶體單元MCsel中的資料具有第二 到第四資料狀態（此例中為“10”、“〇〇”、及“01”）中的某 一資料狀態時，主閂鎖資料從邏輯“L”狀態翻轉為邏輯“H” 狀態。此外，主閂鎖資料是利用主讀出回應單元217提供 66 的主讀出回應電壓來執行翻轉。相反地，當儲存於記憶體 單元MCsel中的資料具有第一資料狀態（此例中為“Π”） 時，主閂鎖節點不發生翻轉。 在第一位元資料值二次讀取步驟S1450中，選中的記 憶體單元MCsel被驅動為第三參考電壓。此時，當儲存於 記憶體單元MCsel中的資料具有第四資料狀態（此例中為 “01”）時，主閃鎖資料從邏輯“H”狀態翻轉為邏輯“L”狀態。 此外，主閂鎖資料是利用主讀出回應電壓來執行翻轉的。 相反地，當儲存於記憶體單元MCsel中的資料具有第一到 第三資料狀態（此例中為“11”、“10”及“00”）中的某一資 料狀態時，主閂鎖資料不發生翻轉。 在第一位元資料值確認步驟S1470中，執行第一位元 資料值二次讀取步驟S1450而得到的主閂鎖資料驅動内部 輸出線ID0UT與共用輸出線GD0UT。此外，在此步驟中， 第一位元資料值（LSB)被識別。 在第二主閂鎖資料初始化步驟S1490中，儲存於主閂 鎖節點NLATM上的主閂鎖資料被再次初始化為邏輯“L” 狀態。此時，要使用主閂鎖器驅動單元215提供的主閂鎖 器驅動電壓。 在第二位元資料值讀取步驟S1510中，選中的記憶體 單元MCsel被驅動為第二參考電壓。在此情形下，當儲存 於記憶體單元MCsel中的資料具有第三與第四資料狀態 (此例中為“00”與“01”）中的某一資料狀態時，主閂鎖資 料從邏輯“L”狀態翻轉為邏輯“H”狀態。此外，主問鎖資料 67

I301^fdol 應電承*'出回應單s217 (參照1114)提供的主讀出回 ^的:ΐ來執行翻轉的。相反地’當儲存於記憶體單元MCsel 中的貪料具有第—與第二f料狀態（此例中為“11，，盘“ 1 〇，，） 勺某:資料狀態時，主閃鎖資料不發生翻轉。、 資粗ί第二位元資料值識別步驟S1530中，執行第二位元 線t讀取步驟S151G而得到的主關資料驅動内部輸出 值，位7^ 料 驟S1530中，弟二位元資料值（MSB)被識別。 線GTV^ ’在兩個識別步驟S1470與S153〇中，共用輸出 、〇UT上的LSB、MSB資料值被識別。 私车，24 為根據本發明—實施例提出的多位元非揮 體記憶體元件之擦除中主要訊號電壓與節點電壓的 、回。在本賴書巾這種程式排程稱為擦除模式孤s。 為了便於解釋說明，圖24被分成六個ERS時間間隔， ^擦除執行時間間隔（以下稱為“ERS1間隔，，） 次 =時間_(以下稱為“ERS2間隔”）、第二次恢復時間 阳以下稱為ERS3間隔，，）、第一次石萑認讀取時間間隔 了稱為“ERS4間隔，，）、第二次確認讀取時間間隔（以 冉為‘ERS5間隔，，）、以及γ_掃描時間間隔（以下稱為 ERS6 間隔，，）。 在ERS1間隔中，擦除電壓VERS被施加於占大塊區 域的記憶體單元MC，約〇·3ν的電壓被施加於選中的字元 線以給相應的記憶體單元執行資料擦除。在此例中，擦除 電壓VERS約為20V。此外，未選中的字元線被調節為浮 68 1301 6sl49if.doc 動狀態。在此情形下，由於未選中的字元線與大塊區域相 連，故其電壓電位接近擦除電壓VERS。因此，連接到未 選中字元線的記憶體單元中不執行擦除操作。 同樣在ERS1間隔中，控制訊號sHLDHeM、 SHLDHeS、SHLDHoM、SHLDHoS、SHLDLeM、SHLDLeS、 SHLDLoM及SHLDLoS的電壓電位保持在接地電壓 VSS ’ 且控制訊號 BLSLTeM、BLSLTeS、BLSLToM 及 BLSLToS的電壓電位變為“VERS-Vt2,，。讀出節點編塊訊 參 號S〇BLKM與SOBLKS保持供電電壓VDD。在此例中， 電壓Vt2表示咼壓NMOS電晶體的臨界電壓，約為1 ·3 V。 在ERS2間隔與ERS3間隔中，占大塊區域的記憶體 單元與位元線BL的電壓被調節以讀出選中記憶體單元 MCsel中儲存的資料。

也就是說，執行ERS2間隔（在此時間間隔中共用源 線CSL被放電），其執行中占大塊區域的記憶體單元MC 呈浮動狀態，且充電到CSL上的電壓VERS-Vt被放電至 φ 接地電壓VSS。 在ERS3間隔中，大塊區域與位元線BLm、BLs、BLe、 BLo被放電。也就是說，在ERS3間隔中，控制訊號 SHLDHeM、SHLDHeS、SHLDHoM 及 SHLDHoS 的電壓 電位變為接地電壓VSS。此外，控制訊號SHLDLeM、 SHLDLeS、SHLDLoM、SHLDLoS、BLSLTeM、BLSLTeS、 BLSLToM及BLSLToS的電壓電位變為供電電壓VDd。 因此，位元線BLm、BLs、BLe、BLo放電至接地電壓VSS。 69

I3016mdoc 被預先充電以二：人ERS5間隔中’主閂鎖節點NLA™ 此外，儲^^憶體單SMC中的任何未擦除資料。 读出且;^ /錢體單元巾的資料被簡鎖節點nla™ 5貝出且被，存到此主閃鎖節點NLATM上。 NLA™ 體單元MC中的、^後，連接到雙位元線BLe之記憶 ERS4門Ρ5 Φ舳在视幻間隔中未被擦除的資料被讀出。 模式中第二位元資料值(聰)讀取 的第一表老雷^極^、相似。但是，在ERS4間隔中，0V WL〈 n ^ >查破施加於選中記憶體塊中的全部字元線 態。此外，/ 1^主閃鎖節點NLATM被重設為邏輯“Η”狀 執行讀二上，出τ藉由啟動第二内部一 實質上盘第，出。由於ERS4間隔中執行的其他操作 操作相同^在^值（_讀取模式中執行的其他 桩下也1令略哪4間隔的描述以避免重複。 妾下來執仃ERS5間隔以讀出儲存於單 元：中且在ERS1間隔中二:= ^==轉與娜邮中編操^同之 ER NLA™ " 描述《避免重Γ 哪4咖，®此省略其詳細 隔^此時_隔中對是否關於 確執行了資料擦：進=資料對記憶趙單元-正 ΐ3〇1649— 如果在ERS6間隔中主閂鎖節點NLATM處於邏輯“Η，， 狀態’則具有邏輯“L”狀態的資料被輸出給共用輸出線 GDOUT，這意味著產生一有效訊號。相反地，如果主閃鎖 節點NLATM處於邏輯“L”狀態，則具有邏輯“Η”狀態的資 料被輸出給共用輸出線GDOUT，這意味著產生一無效訊 魏。因此，當產生有效訊號時，擦除模式結束。

但是，在ERS6間隔中，如果主閂鎖節點NLATm保 持邏輯“H”狀態，則在ERS4間隔與ERS5間隔中記憶體單 元MCsel都被讀出為“導通單元”。如果雙位元線BLe連接 到一“關閉單元’’，則在ERS4間隔中主閂鎖節點NlATM 放電至接地電壓VSS。因此，在ERS5間隔中即使連接到 單位元線BLo的記憶體單元MC是一“導通單元，，，主閂鎖 節點NLATM上的資料仍為邏輯“l，，。 此外，如果單位元線BLo連接到一“關閉單元”，那麼 在ERS5間隔中即使連接到雙位元線BLe的記憶體單元 MC是一“導通單元，，，主閃鎖節點NLATM上的資料仍變 為邏輯“L”。因此產生一無效訊號。 口此有富雙位元線BLe與單位元線bl〇都連接至, 、“導通單元”時才產生有效訊號。 ’ 雖然本發明已以較佳實施觸露如上，然其並非用以 ^定本發明’任何熟習此技藝者，在不脫離本發明之 ^圍内’當可作些許之更動與潤_。例如，在本說明查 ^會不並财了-種NAND型_ ^ 件。但是’熟纽技藝者射理解，本糾之技術 71 13 016i 欲d〇c 可適用於其他類型非揮發半導體記憶體元件，如and型 半導體記憶體元件。 此外，已提出建議，實現本發明的益處與優點並非必 須包括貫施例中的每一元件。僅以一例說明，請注意圖 25，其繪示為圖17所示之實施例的修正。特別地，圖25 所示之實施例中去掉了圖17所示之輔助位元線選擇塊500 中的偏置電路。熟悉此技藝者還將容易地想到本發明的許 多其他更動，在此便不列舉。

因此、，本發明之技術保護範圍當視彳灸附申請專利範圍 之技術精相界定者鱗，㈣明減實施例為準。就 這:點來講，用語“連制”以及相㈣此脑語不應理解 為元件之間的直接相連。 【圖式簡單說明】 ”到圖1C分別是一種非揮發記憶體單元的示意 :二發記憶體單元的電路符號、以及非揮發記憶體單 兀的臨界電壓特性。 八示為—種多位元_發記憶體單元的臨界電壓 勿师狀恶。 臨界==是解釋多位元非揮發記憶體單元之編程的 臨界是解釋多位元非揮發記憶體單元之讀取的 記憶明一實施例提出的一種多位元非揮發 72 I3016sl49if.doc 圖9是根據本發明一實施例提出的圖8所示之主閂鎖 器塊的示意圖。 圖10是根據本發明一實施例提出的圖8所示之輔助問 鎖器塊之示意圖。 圖11是根據本發明一實施例提出的多位元非揮發記 憶體元件一部分的示意方塊圖。 圖12是根據本發明一實施例提出的多位元非揮發記 憶體元件的臨界電壓分佈圖。 • 圖13是根據本發明一實施例提出的圖11所示之多位 元非揮發記憶體元件的主位元線選擇偏置塊與輔助位元線 選擇偏置塊的電路圖。 圖14是根據本發明一實施例提出的圖11所示之多位 元非揮發記憶體元件的主緩衝器塊的電路圖。 圖15是根據本發明一實施例提出的圖11所示之多位 元非揮發記憶體元件的輔助閂鎖器塊的電路圖。 圖16是根據本發明一實施例提出的圖11所示之多位 φ 元非揮發記憶體元件的頁緩衝解碼器的電路圖。· 圖17是根據本發明一實施例提出的圖11所示之多位 元非揮發記憶體元件的電路圖。 圖18A與圖18B是描述根據本發明一實施例提出的圖 11所示之多位元非揮發記憶體元件之最低有效位元（LSB) 之編程方法的流程圖。 圖19A到圖19C是用來解釋說明根據本發明一實施例 提出的圖11所示之多位元非揮發記憶體元件之最高有效 73 1301619 f.doc 位元（MSB)之編程的時序圖。 圖20A與圖20B是描述根據本發明一實施例提出的圖 11所示之多位元非揮發記憶體元件之編程方法的流程圖。 圖21A與圖21B是用來解釋說明根據本發明一實施例 提出的圖11所示之多位元非揮發記憶體元件之最低有效 位元（LSB)之讀取的時序圖。 圖22A與圖22B是用來解釋說明根據本發明一實施例 提出的圖11所示之多位元非揮發記憶體元件之最高有效 位元（MSB)之讀取的時序圖。 圖23是描述根據本發明一實施例提出的圖11所示之 多位元非揮發記憶體元件之編程方法的流程圖。 圖24是用來解釋說明根據本發明一實施例提出的圖 11所示之多位元非揮發記憶體元件之擦除的時序圖。 圖25是根據本發明另一實施例提出的一種多位元非 揮發記憶體元件的電路圖。 【主要元件符號說明】 1 :浮動閘 2:控制閘 3 : (P-sub)基板 4 ·源極區 5 · >及極區 BL :位元線 WL :字元線 Vd :汲極電壓 74 Ι3016δΙΑ f.doc

Vs :源極電壓

Vcg :控制閘電壓 N+ : N+型

Vth :臨界電壓 VO、VI、V2、V3 :電壓

Vreadl、Vread2、Vread3、VR1、VR2、VR3、VREAD : 讀取電壓 LSB :最低有效位元 • MSB :最高有效位元 MCARR :記憶體單元陣列 NWMLB〈63:0〉：主閂鎖器塊 NWSLB〈63:0〉：輔助閂鎖器塊 GDI、nGDI :共用輸入線 GDOUT :共用輸出線

Yp ( 7 ： 0 >、Yq〈7:0〉、Yr〈 7 : 0〉： y 地址訊號 線 φ LCHM ( 7 ： 0 ):主讀取閂鎖訊號線 LCHS ( 7 ： 0 ):輔助讀取閂鎖訊號線 NWDE〈63:0〉：頁緩衝解碼器 BLm/BLs :主/輔助位元線 BLe/BLo :雙/單位元線 IDI〈63:0〉、nIDI〈63:0〉：内部輸入線 IDOUT〈63 : 0〉：内部輸出線 NWML〈7 : 0〉：主閂鎖電路 75 I3016W if.doc NSENM〈7 ·· 0〉：主讀出節點 BLSHFM ： NWSL〈7 : 0〉：輔助閂鎖電路 NSENS〈7 : 0〉：輔助讀出節點 BLSHFS ： 100 :記憶體單元陣列 200 :主緩衝器塊 300 :輔助閂鎖器塊 400 :主位元線選擇偏置塊 500 :輔助位元線選擇偏置塊 600 :行解碼器 700 :頁缓衝解碼器 MCsel/MC :選中/未選中的記憶體單元 SSL :串選擇訊號 WL1、…、WLn :字元線訊號 GSL :接地選擇訊號 CSL :共用源線 LCHM :主閂鎖訊號 LCHS :輔助閂鎖訊號 VFY :確認讀取控制訊號 RADD :行地址訊號 VF卜VF2、VF3 :確認讀取電壓 411、412、413、414、415、416、417、511、512、513、 514、515、516、517 : NM0S 電晶體 76 I30 1 68l^ifd〇c 213a、213b、215a、217a、217b、219a、220a、220b、 230a、240a、315a、317a、317b、317c、320a、320b、330a、 340a:電晶體 SHLDHeM、SHLDHoM、SHLDLeM、SHLDLoM、 SHLDLeS、SHLDLoS、SHLDHeS、SHLDHoS :保護控制 訊號 BLSLTeM、BLSLToM、BLSLTeS、BLSLToS :位元 線選擇訊號 ❿ SOBLKM、SOBLKS :讀出節點編塊訊號 VDD :供電電壓 VSS :接地電壓 NSENM :主讀出節點 NSENS :輔助讀出節點 210 :主讀出閂鎖單元 211 :主閂鎖單元 213 :主閂鎖傳輸單元 馨 215 :主閂鎖器驅動單元 217 .主頃出回應單元 219 ··主緩衝器選擇單元 220 :輸出驅動單元 230 :主預充電單元 240 ··主位元線關閉單元 NLATM ·•主閃鎖節點 NLATS :輔助閃鎖節點 77 1301議丨 f.doc

Yp :緩衝器選擇位址 N211a :節點 RBim、RNIN2 :緩衝器輸入路徑 PBSLT :緩衝器選擇訊號 /PLOADM :主預充電訊號 /PLOADS :輔助預充電訊號 310 :輔助讀出閂鎖單元 311 :輔助閂鎖單元 315 :輔助閂鎖器初始化單元 317 :輔助讀出回應單元 320 :輔助驅動單元 330 :輔助預充電單元 340 :輔助位元線關閉單元 RST :輔助閂鎖器初始化訊號 701、703、705 :解碼器邏輯閘 706 :反相器 707 :解碼器電晶體 /BLDEC :塊解石馬訊號 Yq、Yr : y地址訊號 LSBPG卜…、LSBPG8 : “第一資料位元值LSB，，編程 模式時間間隔 VPASS :有效電壓 VPGM :程式電壓 VREF1 :參考電壓 78 MSBPG卜 MSBPG2、MSBPG-X、…、MSBPG 7A、 MSBPG 7B、MSBPG8 : “第二資料位元值MSB”編程模式 時間間隔 S1010、S1030、S1050、S1051、S1053、S1053a、S1053b、 S1055、S1055a、S1070、S1090、S1110、S1130、S1150、 S1170 、 S1190 、 S1410 、 S1430 、 S1450 、 S1470 、 S1490 、 S1510、S1530 :步驟 LSBRD1、LSBRDla、LSBRDlb、…、LSBRD9 : “第 一資料位元值LSB”讀取模式時間間隔 VPRE1、VPRE2、VPRE3 :予頁備電壓 MSBRD1、MSBRDla、MSBRDlb、···、MSBRD6 : “第 二資料位元值MSB”讀取模式時間間隔 ERS卜…、ERS6 :擦除模式時間間隔 VERS-Vt ' :控制訊號電壓電位 79

Claims (1)

1301619 18544pif.doc llfY 4一 爲桌94140216號中文專利範圍無劃線修正本 年月日修正替換頁 丨Q7 修改日期:97年4月30日 十、申請專利範圍： 1·一種多位元非揮發半導體記憶體元件，包括· 上-記，體單it陣列，包括—條位元線連接到多個 發兄憶體单7L，其中該等非揮發記憶體單元 兩種臨界電墨狀態以儲存超過—位元的資料；、届牙為起過 :頁緩衝器電路，其儲存-邏輯值作為主⑽資料， 虎以根據位元線的電壓電位選擇性地翻轉 主閂鎖1料的邏輯值；以及 一輔助閂鎖電路，其儲存_玀敍括I# 、 料，且回岸輔助門铛1舾缺 作為輔助問鎖資 :U職關鎖减讀據位元線 地翻轉輔助閂鎖資料的邏輯值， 土 d位、擇忮 其中記憶體元件可 工作於读取〜上 取模式中讀取非揮發記憶體單式，在讀 模式中給非揮發記憶體單元執行臨二二’在編程 頁緩衝器電路選擇性地回應辅助狀f編程，其中 式中主閂鎖資料之邏輯 #W以禁止在編程模 2.如申蜻翻70線發生翻轉。 _元件其=弟衝=^^ 緩衝器電路用於讀取模式？/助网鎖電路中只有頁 路都用於編程模式。、 頁緩衝器電路與辅助閂鎖電 3·如申請專利範圍第〗 記憶體元件，其中編程 、=之多位元非揮發半導體 與第二位元資料值編::匕、昂-位元資料值編程操作 问鎖訊號是在第_位元 以及其中在編程模式令輔助 料值編程操 作之前被^值編程操作之後與第二位元資 80 1301619 18544pif.doc 4.如申請專利範圍第1項所述之多位元非揮發半導體 記憶體元件，其中輔助閂鎖電路包括： , 一輔助讀出節點，其連接到位元線； . 一輔助讀出閂鎖單元，其根據輔助讀出節點的電壓電 位儲存輔助閃鎖資料；以及 一輔助驅動單元，其被選擇性地啟動以回應輔助閂鎖 資料，且回應確認控制訊號以把輔助讀出節點驅動為輔助 麄 驅動電壓以禁止主閂鎖資料之邏輯值發生翻轉。 9 5.如申請專利範圍第4項所述之多位元非揮發半導體 記憶體元件，其中輔助驅動單元包括第一輔助驅動電晶體 與第二輔助驅動電晶體，其串聯於輔助讀出節點與輔助驅 動電壓源之間，其中第一輔助驅動電晶體被閘控以回應確 認控制訊號，第二輔助驅動電晶體被閘控以回應輔助閂鎖 資料。 6.如申請專利範圍第5項所述之多位元非揮發半導體 記憶體元件，其中輔助驅動電壓為接地電壓。 • 7.如申請專利範圍第5項所述之多位元非揮發半導體 記憶體元件，其中輔助閂鎖電路又包括一輔助預充電單 元，其回應辅助讀出預充電控制訊號以給輔助讀出節點預 ' 先充電，使之達到輔助讀出預充電電壓。 ^ 8.如申請專利範圍第7項所述之多位元非揮發半導體 記憶體元件，其中輔助讀出預充電電壓為供電電壓，且其 中輔助預充電單元包括一電晶體，其連接於供電電壓源與 輔助讀出節點之間，且被閘控以回應輔助讀出預充電訊號。 9.如申請專利範圍第4項所述之多位元非揮發半導體 81 1301619 18544pif.doc 記憶體元件，其中輔助讀出問鎖單元包括： 一輔助閂鎖器，其儲存輔助閂鎖資料； . 一輔助閂鎖器初始化電路，其初始設定輔助閂鎖器資 . 料以回應輔助閂鎖器初始化訊號；以及 一輔助讀出回應電路，其被啟動以回應輔助閂鎖訊 號，且被驅動以根據輔助讀出節點的電壓電位選擇性地翻 轉輔助閂鎖資料的邏輯值。 10.如申請專利範圍第1項所述之多位元非揮發半導 ^ 體記憶體元件，又包括： 一第一共用輸入線，其傳輸第一共用輸入資料； 一第二共用輸入線，其傳輸第二共用輸入資料，其中 在給定的操作時間間隔中第一共用輸入資料之邏輯狀態與 第二共用輸入資料之邏輯狀態相反；以及 一頁缓衝解碼器，其連接到第一與第二共用輸入線， 且其根據第一與第二共用輸入資料把内部輸入資料提供給 主缓衝器電路。 # 11.如申請專利範圍第10項所述之多位元非揮發半導 體記憶體元件，又包括： 一内部輸出線，其選擇性地輸出頁緩衝器電路之主閂 ^ 鎖資料所對應的資料，且其連接到頁缓衝解碼器；以及 " 一共用輸出線，其回應頁缓衝解碼器以選擇性地輸出 内部輸出資料所對應的共用輸出資料，其中頁緩衝器電路 包括一用來儲存主閂鎖資料的主閂鎖節點，且其中頁緩衝 器電路回應來自頁緩衝解碼器的内部輸入資料以控制主閂 鎖節點上的主閂鎖資料之邏輯值，以及其中内部輸出線與 82 1301619 18544pif.doc 主閂鎖節點之間電隔離。 12. 如申請專利範圍第1項所述之多位元非揮發半導 體記憶體元件，又包括一主位元線選擇偏壓電路，其給位 元線施加偏壓，且其選擇性地把位元線連接到頁缓衝器電 路。 13. 如申請專利範圍第12項所述之多位元非揮發半導 體記憶體元件，又包括一辅助位元線選擇偏壓電路，其給 位元線施加偏壓，且其選擇性地把位元線連接到輔助閂鎖 電路。 14. 如申請專利範圍第13項所述之多位元非揮發半導 體記憶體元件，其中記憶體單元陣列的位元線包括一條奇 位元線與一條偶位元線。 15. 如申請專利範圍第1項所述之多位元非揮發半導 體記憶體元件，其中非揮發記憶體單元可被編程為四種臨 界電壓狀態。 16. 如申請專利範圍第1項所述之多位元非揮發半導 體記憶體元件，其中非揮發記憶體單元為NAND型快閃記 憶體單元。 17. —種多位元非揮發半導體記憶體元件，包括： 一記憶體單元陣列，包括一條位元線連接到多個非揮 發記憶體單元，其中該等非揮發記憶體單元可編程為超過 兩種臨界電壓狀態以儲存超過一位元的資料； 一頁緩衝器電路，其儲存一邏輯值作為主閂鎖資料， 且回應主閃鎖訊號以根據位元線的電壓電位選擇性地翻轉 主閂鎖資料的邏輯值；以及 83 1301619 18544pif.doc 稍助閂鎖電路 财口产、，…W ”丨相丁 '^竹值邛為輔助閂銷杳 ’回…辅助閂鎖訊號以根據位元線的電壓電位選煜4 地翻轉輔_姆料的祕值， m讀性 其中頁緩衝器電路與輔助閂鎖電路連接 _ 陣列兩侧的位元線。 逆關4體早兀 體專利範圍第17項所述之多位元非揮發半導 頁缓其中頁缓衝器電路與輔助輸路中只有 電路都用於編⑽^ 版^電路與輔助閃鎖 體咖第17項所述之纽元非揮發半導 作編程模式包括第—位元資料值編程操 助閃鎖；觸呈操作’以及其中在編程模式中輔 資料值編程操作之前被啟動。“作之後心-位疋 體記第17項所述之多位元非揮發半導 Ufe7c件，其中辅助閂鎖電路包括： :輔助讀出節點，其連接到位元線； _存==_鮮元，其根軸助讀㈣闕電壓電 位怵存輔助閂鎖資料；以及 包土包 資料’其被選擇性地啟動以回應輔助閃鎖 驅動電璧以:==τ把輔助讀出節點驅動為輔助 二土以示止主_資料之邏輯值發生翻轉。 體記憶c利範圍第2G項所述之多位㈣揮發半導 體盘第二’：中輔助驅動單元包括第-輔助驅動電晶 弟—辅助驅動電晶體，其串聯於辅助讀出節點與辅助 84 1301619 18544pif.doc 源之間，其中第一辅助驅動電晶體被閑趁从、 21 :"、中辅助驅動電壓為接地電壓。 v 體記_3=lf專利範圍第21項所述之多位元非舞聲^ 一，:_兀牛，其中辅助閂鎖電路又包括一輔助予h導 务二回應輔助-出預充電控制訊號以給辅助讀出γ電幕 先充％，叙達到輔助讀出預充電電壓。 ⑽予員 中凊專利範圍第23項所述之多位元非扭趴 療 其中輔助預充電單電電壓為供電、， 與輔助讀出節Ϊ之門，其連接於供電電髮 號。、”、、間，且破閘控以回應輔助讀出預充 电訊 25·如申睛專利範圍第2〇 體記憶體元件，其中輔助讀出揮發半導 二輔助_器，其儲存辅關鎖資料； 料ιΓΪ助閃鎖器初始化電路，其初始設定輔助閃鎖器資 "回應辅助閂鎖器初始化訊號；以及 輔助δ買出回應電路，其被啟動以回應輔助閃鎖訊 :結且被驅動以根據輔助讀出節點的電性 轉輔助閃鎖資料的邏輯值。 如申請專利範圍f 17項所述之多 體圮憶體元件，又包括： ’ 第一共用輸入線，其傳輸第一共用輸入資料； 85 1301619 18544pif.doc 一第二共用輸入線，其傳輸第二共用輸入資料，其中 在給定的操作時間間隔中第一共用輸入資料之邏輯狀態與 第二共用輸入資料之邏輯狀態相反；以及 一頁缓衝解碼器，其連接到第一與第二共用輸入線， 且其根據第一與第二共用輸入資料把内部輸入資料提供給 主緩衝器電路。 27. 如申請專利範圍第26項所述之多位元非揮發半導 體記憶體元件，又包括： 一内部輸出線，其選擇性地輸出頁緩衝器電路之主閂 鎖資料所對應的資料，且其連接到頁緩衝解碼器；以及 一共用輸出線，其回應頁缓衝解碼器以選擇性地輸出 内部輸出資料所對應的共用輸出資料，其中頁緩衝器電路 包括一儲存主閂鎖資料的主閂鎖節點，且其中頁緩衝器電 路回應來自頁缓衝解碼器的内部輸入資料以控制主閂鎖節 點上的主閂鎖資料之邏輯值，以及其中内部輸出線與主閂 鎖節點之間電隔離。 28. 如申請專利範圍第17項所述之多位元非揮發半導 體記憶體元件，又包括一主位元線選擇偏壓電路，其給位 元線施加偏壓，且其選擇性地把位元線連接到頁緩衝器電 路。 29. 如申請專利範圍第28項所述之多位元非揮發半導 體記憶體元件，又包括一輔助位元線選擇偏壓電路，其給 位元線施加偏壓，且其選擇性地把位元線連接到輔助閂鎖 電路。 30. 如申請專利範圍第17項所述之多位元非揮發半導 86 1301619 18544pif.doc 體記憶體f件，其中麵發記憶體單元可被編程為四種臨 界電壓狀態。 31·種非揮發半導體記憶體元件，包括·· 非 揮發:==_列，其包括^位元線連接到多個 -主讀出⑽單元，其包括一主⑽ 回應單元； 。貝出 Φ 二f助問鎖單元，其包括一輔助閃鎖電路； 第-位7L線選擇電路，其選擇性地把該主 單元連接到位元線；以及 、出門鎖 第一位7L線選擇電路，其選擇性地把該輔 元連接到位元線。 J貝早 如申，專利範圍第31項所述之非揮發半導體記憶 體兀件，其中第一與第二位元線選擇電路 元陣列的兩側。 體早 一33.如申請專利朗第32賴獻转發半導體 體70件^其中該些非揮發記憶體單元被選擇性地編程為^ f四種臨界電驗態中触意—種臨界電屢狀態，其 :非半導體記憶體元件可工作於讀取模式和編程模 f 取模式中讀取非揮發記憶體單元的 狀 :程在編程模射給非挥發記憶體單元執行臨界電塵: 體元:4·如=二第33項所述之非揮發半導體記憶 ⑽電路跡飾料$路無獅簡魏中只有該主 於項取輪式，而該主關電路與該補助阿鎖電 87 1301619 18544pif.doc 路都用於編程模式。 一 35·如申請專利範圍第33項所述之非揮發半導體記憶 體兀件，其中在編程模式中，該輔助閂鎖電路之電壓經由 位元線選擇性地傳遞給頁緩衝器單元以控制該主 的狀態。 一 ·如申請專利範圍第項所述之非揮發半導體記憶 體元件又包括至少一個電壓偏壓電路，其預先設定位 線的電壓。 雕-5/·如申請專利範圍第31項所述之非揮發半導體記憒 脰=件，又包括第一與第二電壓偏壓電路，其預先設定位 疋、、’的電麗，且其連接到記憶體單元陣列兩側的位元線。 體元如甘申請專利範圍第31項所述之非揮發半導體記憶 元。其中非揮發記憶體單元為NAND型快閃記憶體單 記憶元轉發半導體記㈣元件操作方法，該 括_# 匕括—錢體單元陣列’該記憶體單元陣列包 祕，連接到乡個麵發記憶體單元，：&中η 軍^己憶體料被選擇性地編程為超過,2= 元件可工作於讀取模式與編程 中給非揮發記情體凡的臨界電壓狀態，在編程模式 位元非揮發半導體仃臨界電壓狀態編程，上述之多 健存一件操作方法包括： 根據位路2為主問鎖資料； “位儲存一邏輯值到一輔助閃鎖電 88 1301619 iS544pif.doc 路中作為輔助閂鎖資料； 在編程模式中對連接到位元線 體單元設定臨界電愿狀態，·以及 夕—個非揮發記憶 投定完臨界電屋狀態之後根據 之辅朝鎖資料中的位元線之電屢電位選擇鎖電路 鎖資料之邏輯值發生翻轉。 、擇性地示止主閂 40.如申請專利範圍第％項所 體記憶體元件操作方法，其中該主 22+導 電路中只有該主閃鎖電路用於讀取 '電=該辅助問鎖 與該輔助_電路都用於編程模式。_主_電路 中該揮發半導體記憶體元件操作方法，其 甲这扎體7〇件包栝（a)—記憶體單元 ， 連㊁,個非揮發記憶體單元，其二 脰早兀可^擇性地編程為依次為第_、 …，毛记^ 至少四種臨議狀態中的任意 ：：：及第四 中第-、第二、第三及第四臨界電= ，且Ϊ 二位元所界定的四個不同資 = 第一 '第 壓狀態的第一位元相同二=弟:與第四臨界電 為主贿料，且其包括―二以儲存-邏輯值作 中主閃鎖資料的邏輯值根據主讀位几線，其 地發生翻轉，以及⑷-辅助點的電屢電位選擇性 作為輔助_資料，且其包括—輔^儲存一邏輯值 線，上述之多位元非揮發半 ：：_出:點連接到位兀 I _人七n時心 。己^肢兀件操作方法包括·· i扁純作，其包括利用外部提供的第一位元 89 1301619 18544pif.doc 一貝料值把選中的記情 臨界電壓； 〜_早几、、扁程為對應於第一資料狀熊白、 行了編程的記把第H編程操作中執 麵所對應的 第二位元編程摔作存到輔助輸塊中； 為第四資料狀態的第二位；麵記憶體單元'編程 存到主緩衝器塊中，並在執行j斤f應的主_資料錯 記憶體單元編程為第四資料狀；，從：取作之後把 程為第三資料狀態所對應的臨界電璧；巴〜办體單元鳊 -次確認讀轉作，其⑼在 作之後利用第二參考·驅動該 :弟一位凡編程操 單元的第二位元資料值反射到主讀出：:：二把該記憶體 輔助_驅動編程操作，其包括驅 力。 ==取儲存操作中儲存的輔助_資料反 -次1鎖翻轉操作，其包括根據—次確認讀 中仔到的主項出即點之電Μ電位來翻轉㈡鎖 二 根據-輔助瞧驅動操作中得到的主讀出節點之電壓二 位選擇性地禁止主閂鎖資料發生翻轉； I&電 二次確認讀取編程操作，其包括在執彳_ — “ 、， 翻轉操作之後利用第三參彻驅動該記;;二== 記憶體單元的第二位^資料值反射到主讀出節點上；^玄 二次主關翻轉齡，其包括根據二対 操作中得到的主讀出節點之電堡電位來翻轉主閃鎖資^ 90 1301619 ]8544pif.doc 42.如申請專利範圍第4i 體記憶體元件操作方法，勺、厅述之多位元非揮發半導 區別第一到第四臨界電屙族群利用第一到第三參考電壓以 43·如申請專利範圍第μ 體記憶奸件操作方法，非揮發半導 根據執行一次、二次 確認％描操作，其包括 表示第二位元編程操作中^體:得_主_資料產生 之操作無效的資料。 〜_早元編程為第四資料狀態 ;44.如申請專利範圍第41 _ 體纪憶體元件操作方法，苴、处夕位元非揮發半導 初始讀取操作，其包括驅取儲存操作包括： 了編程的記憶體單元 〃 位元編程操作中執行 上;以及 把弟一位元資料值反射到位元線 輔助閂鎖器儲存操作，其包 少 執行初始讀取操作而得到的執^控制操作以使藉由 助閂鎖資料被儲存到輔助閂鎖器塊^电壓電位所對應的輔 45·如申請專利範圍第41項：二 體記憶體元件操作方法，其中夕位元非揮發半導 “11，，、“10，，、“〇〇，，及‘‘〇1，，f 弟到第四資料狀態分別為 饭-種多位元非揮發半導體記 中該記憶體元件包括（a)—記憶體^體^操作方法，其 元線連接到多個非揮發記憶體單元，包括一條位 體單元可選紐—依次為第」、、I轉非揮發記憶 至少四種臨界電壓狀態中的 第三及第四 中第-、第二、第三及第四臨:狀態，且其 "电乂狀恕對應於第一、第 91 1301619 18544pif.doc 一位7C所界定的四個不同資料值，复 歷狀態的第-位元相同，立=弟一與第四臨界電 第二位元相同，㈦一主緩 ？弟二臨界電壓狀態的 為主閃鎖資料，且盆包、' ’其儲存-邏輯值作 中主_的邏輯::二=連接到位元線，其 地發生翻轉，以及(c) 點的電壓電位選擇性 作為輔助閂鎖資料，且其勺二二單70，其儲存一邏輯值 線，上述之多位元非揮發半匕導體;^賣出節點連接到位元 第-位元編程操作，t包括利作方法包括： 資料值對選中的記憶體單;執=外部提供的第-位元 勒始讀取儲存操作，复 =二 騍中執行了編程的記憶體單把Ϊ弟一位元編程操作步 的辅，鎖資料儲存到輔助_ = ^位元資料值所對應 第二位元編程操作，其舍赵:\一， 作之後驅彭記憶體單元以把，仃^刀始讀取儲存操 入該記憶體單元； ’、的第一位元資料值編 一次確認讀取操作，其# 作之後利用第二參考電髮驅在執行完第二位元編程操 單元的第二位元資料值反射把該記憶體 辅助閃鎖驅動編程操作， ’ 把初始讀取儲存操作步驟中=已括驅動辅助問鎖器塊以 讀出節點上；以及 褚存的輔助閂鎖資料反射到主 —次主翻轉操作，其包 輔助閃鎖器驅動操作中得到ff：：次確認讀取操作與一 擇性地翻轉主閂鎖資料。、碩出節點之電壓電位選 92 1301619 18544pif.doc 47·如申請專利範圍第 體記憶體元件操作方法，包 炙夕位兀非揮發半導 區別第-到第三臨界電壓=利用弟—與第二參考電蜃來 48.如申#專利範圍第46項所述 體記憶體元件操作方法，其中初始讀取儲存^揮發半導 初始讀取操作，其包括驅動第一 ^作包括： 了編程的記憶體單Μ把第 操作中執行 上；以及 他反射到位元線 輔助問鎖$儲存操作，1 執行初始讀取操作而得到的位===制操作以使藉由 助問鎖資料被錯存到辅助問鎖器塊中书差電位所對應的辅 體3己件㈣方法，其中初始讀取操作包括1^導 ^-，考電μ驅動操作，其包括利用第_ 動記憶體早7L，該第一參考電Μ用來 | 1驅 電壓狀態；以及 弟/、乐二S品界 位元線反射操作，其包括把第一位 元線上，該第一位元資料m Α 土貝討值反射到位 被讀取。*凡貝抖值疋在弟一芬考電屡驅動操作中 50.如申請專利範圍第妨項所述之多位 體記==乍方法，其中輔助咖錯存操作包: 料；以及’…初始化麵作’其包括初始設定辅助鬥鎖資 辅助_器翻轉操作，其包括根據位元線的電 選擇性地翻轉輔助閂鎖資料。 93 I3〇1619pifd〇c 51.如申請專利範圍第5〇項所述之多位元非揮發半導 體記憶體元件操巧法，其巾獅附趋翻轉操作包括： 如果表7F第〆資料狀態的第一位元資料值被反射到位 元線上，則初始設定的輔助閂鎖資料保持不變；以及 /如果表不第一資料狀態的第一位元資料值被反射到位 元線上，則初始設定的輔助閂鎖資料發生翻轉。 52·如申請專利範圍帛46項所述之多位^非揮發半導

體記憶體元件操作方法，其中第—到第四f料狀態分別為 “1Γ、“10”、“00,，及“01”。 53·—種多位元非揮發半導體記憶體元件操作方法，豆 中=體元件包括⑷一記憶體單元陣列，包括一條位 =連^多個非揮發記憶體單元，其中該等非揮發記憶 體旱7L可選擇性地編程為依次為第一、第二、第二及Μ 5四種？界電壓狀態中的任意-種臨界電壓狀；，：： 中弟1二、第三及第四臨界電壓狀態對應於第一、第 的四個不同資料值’其中第—與第四臨界電 反狀心的H元相同，其中第—與第 第二，元，，⑴一主緩衝器單元，其儲存== ΐ ίt Ϊ包括一主讀出節點連接到位元線，其 地發生翻轉，以及⑷-輔關 :為輔助嘯料’且其包括一輔助讀出節3二= 線’上遠之多位A非揮發半導體記憶體元件操作方法包括. 第一位元編程操作，其包括利用外部提佴楚一 =· 資料值對選中的記憶體單元執行編程； ”、弟位70 94 l8544pif.d〇c 初始讀取儲存操作， 執订了編程的記憶體、^區動第-位元編程操作中 助閂鎖資料儲存到 ：：-位元資料值所對應的辅 第二位元編程操作，中 作之後驅動記憶體單元 ^在執行完初始讀取儲存操 入該記憶體單元； 卜部提供的第二位元資料值編 一次確認讀取操作，复 :之第二參考電屢驅:該=體亍ί第二位元編程操 早兀的弟二位元資料值反 °心體早兀Μ把該記憶體 辅助問鎖器驅動編程=點上； 以把初始讀取儲存操作步 ，、匕括驅動辅助閂鎖器塊 主讀出節點上；、/’、、、肀儲存的辅助閂鎖資料反射到 一次主翻轉操作，其 輔助閂鎖器驅動操作中得到一次確認讀取操作與一 性地翻轉主閂鎖資料； 、主碩出節點之電壓電位選擇 二次確認讀取操作，其勺 之後利用第三參考電壓驅動=„ 一次主翻轉操作 元的第二位元資料值反_二巧早7^把該記憶體單 二次主翻轉操作，其=節點上；以及 中得到的主讀出節點之電遞—次確認讀取操作步驟 料。 土甩位選擇性地翻轉主閂鎖資 54.如申請專利範圍第53 、 一 體記憶體元件操作方法，勺虹項所述之多位元非揮發半導 區別第一到第四臨界電壓狀熊】用第到第二翏考電壓來 55·如申請專利範圍第 員所述之多位元非揮發半導 95 1301619 18544pif.doc 體記憶體元件操作方法， 根據執行-次、二次主翻^ 一確認掃插操作，其包括 表示第二位元編程操作中Ί 阿鎖資料產生 讯如申請專利範圍第有 木作的資料。 體記憶體元件操作方法， 、斤逑之多位元非揮發半導 相始讀取操作，其包括取儲存操作包括： 咖單元， 到的對it括把執行初始讀取操作得 閃鎖器塊中。 所對應的輔助閃鎖資料儲存到輔助 57.如申請專利範圍第％項 體記f體元件操作妓，其中初始讀取㈣包括^ 麥考電屋驅動操作’其包括利用第一參考電壓驅 動兄體單元，該第_參考電壓用來區別第一二臨 電壓狀態；以及 #位7G線，射操作，其包括把第一位元資料值反射到位 一、、友 ϋ亥弟位元資料值是在第一參考電塵驅動操作步 驟中被讀取。 96