[go: up one dir, main page]

TWI300931B - Method of operating non-volatile memory device - Google Patents

Method of operating non-volatile memory device Download PDF

Info

Publication number
TWI300931B
TWI300931B TW095122001A TW95122001A TWI300931B TW I300931 B TWI300931 B TW I300931B TW 095122001 A TW095122001 A TW 095122001A TW 95122001 A TW95122001 A TW 95122001A TW I300931 B TWI300931 B TW I300931B
Authority
TW
Taiwan
Prior art keywords
layer
memory unit
memory
gate
source
Prior art date
Application number
TW095122001A
Other languages
English (en)
Other versions
TW200802380A (en
Inventor
Hang Ting Lue
Erh Kun Lai
Szu Yu Wang
Original Assignee
Macronix Int Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix Int Co Ltd filed Critical Macronix Int Co Ltd
Priority to TW095122001A priority Critical patent/TWI300931B/zh
Priority to US11/554,455 priority patent/US7463530B2/en
Priority to JP2007011879A priority patent/JP5367222B2/ja
Priority to KR1020070058643A priority patent/KR100919891B1/ko
Publication of TW200802380A publication Critical patent/TW200802380A/zh
Application granted granted Critical
Publication of TWI300931B publication Critical patent/TWI300931B/zh
Priority to US12/267,740 priority patent/US8149628B2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

130093〇l7twf.doc/e 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種記憶元件的操作方法，且特別是 有關於一種可以非揮發性記憶元件的操作方法。 【先前技術】 非揮發性記憶體(Non_volatile memory，“NVM”)是一 種能夠在去除電源後仍能够持續地儲存信息的半導體記憶 體。NVM包括光罩式唯讀記憶體(Mask R〇M)、可編程唯 碩圯憶體(PROM)、可抹除編程唯讀記憶體(EpR〇M)、可 電除可編程唯讀記憶體(EEPR〇M)和快閃記憶體(Flash memory)。非揮發性記憶體廣泛地用於半導體工業且研發 ，防止編減義失的—類記憶體。通常，可基於設備的 取終用途要求對轉發性記憶體進行編程、讀&和/或抹 除，且可長時間地儲存編程數據。
每個憶3常包括排列成行列狀的記憶單元陣列。 且有門;^個金氧半(M〇S)電晶體，M0S電晶體 間=字極以及由汲極與源極之間定義的通道。 線。目^、線’岐極/源極對應於記憶體陣列的位元 極轉記^的閘極通常為雙閘極結構，包括了閘 陷載子如電子’，浮置閘極夾在兩層介電層之間而阻 :上；而閘 成於穿遂成於通道上；浮置間極形 極再形成於閑;介電:：心層形成於浮置間極， oc/e I30093〇l7twf.d« 當進行程式化時，在選定的字元線與位元線上施加〜 組程^化偏壓。對應於選定字元線與位元線的一個或多個 記憶單元在程式化狀態下被施以偏壓。就單一記憶單元來 說，其源極與汲極施加了不同的偏壓，而沿著其通道形^ 了電場，使得電子藉此獲得足夠的能量以穿隧第一^電 層，進入浮置閘極並儲存於其中。由於浮置閘極中儲存; 電子，改變了記憶單元的啟始電壓，因此，由啟始電 改變可得知記憶單元是否受到程式化。 讀取記憶單元要施加讀取偏壓，並且由感應元件 通過記憶單元的錢。假若記鮮元受到程式化，或有· 子儲存於其浮置閘極之中，則其電流大小會不同於那些^ 文程式化的記鮮元。因此，根據量酬的電流大小 應元件便能夠得知每個記憶單元的狀態。 a 欲抹除快閃記憶單元中的訊息，需要對其施加抹除 壓，迫使儲存的電子透過已知的機制，如FN穿隨 置閘極中穿隨而出。 予 …由於目前_揮發性記龍中的穿遂氧化層是形成在 通道上’淺溝渠隔離結構所造成的鳥嘴絲嚴 氧化層，使得元件的可靠打降，因此，元件Μ小;I 另-方面，目前的非揮發性記憶體概電子穿社 ^抹除操作需要高電壓，目此非常耗電，而且速度有待提 因此’在記憶單元設計與記憶單元陣 中，需要能夠避免上述問題之操作記憶單元的方=技術 13 OOQUwf.doc/e 【發明内容】 本發明的目的是提出一種記憶元件的操作方法，其記 憶兀件可以避免淺溝渠隔離結構所造成的雜 靠度所造成的影響且其操作速产快。 見象對於 本發明包括記憶元件的操^法，此記憶元件包括具 有基底以及多數個形成於其上的記憶單元。每個記憶單元 包括閘極、源極區、沒極區、源極與汲極區之間所定 通道區、位於通道區上的電荷儲存層、位於 閘極之間的多層穿隨介電結構以及位於電荷 區之間的絕緣層。進行第—操作，於該 亚使5亥些源/汲極區洋置、接地或設為〇伏特，F 隧機制，使電子從該記憶單元之該閘極經由該多曰層穿隨二 電結構注入於該電荷儲存層，造成該記憶單元的啟始電壓 上升。進行第二操作，於該閘極施加一正偏堡並使該 也或設為0伏特，藉由侧穿隨機“ 窀洞攸该记丨思早疋之該閘極經由該多層穿隧介電姓 於該電荷館存層，造成該記憶單元的啟始電壓下;ί。/ 依照本發明實施例所述，上述負偏壓為_16至_20伏特 左右；上述正偏壓為14至16伏特左右。 寸 依照本發明實施例所述，上述源/沒極區為ρ導電型， 且第-操作為—程式化操作；第二操作為—抹除操作。 μ依照本發明實施例所述，上述源/汲極區為η導電型， 且第一操作為一抹除操作；第二操作為一程式化操作。 依照本發明實施例所述，上述多層穿隧介電結構包括 13 〇〇93!l77twf d〇c/e 一氧化物/氮化物/氧化物三層。 依照本發明實施例所述，上述多層穿隧介電姓構勺 :氧化矽/氮化矽/氧化矽三層或一氧化矽/氧化二氧二 H 三層。 • 依照本發明實施例所述，上述絕緣層之材質包 矽或氧化鋁。 、 乳匕 依照本發明實施例所述，上述電荷儲存層之材質包括 氮化矽、氮氧化矽、Hf〇2、HfSix〇y或Al2〇3。 、匕 ❿ 本發明包括㊉憶元件的操作方法，此記憶元件包括呈 有第一導電型導電基底以及多數個形成於其上的記憶單 兀。每個纪憶單70包括閘極、源極區、汲極區、源極與汲 極區之間所定義之通道區、位於通道區上的電荷儲存層、 位於電荷儲存層與閘極之間的多層穿隧介電結構以及位於 電荷儲存層與通道區之間的絕緣層。閘極對應於字元線， 源極區對應於第-位元線，汲極區對應於第二位元線。在 進行第一操作時，於記憶單元所對應的字元線施加負偏 • 壓，並且使得記憶單元所對應的第-與第二位元線浮置、 接地或設為0伏特，藉由_FN穿隧機制，使電子從記憶單 元之閘極經由多層穿隧介電結構穿隧至電荷儲存層，造成 記憶單元的啟始電壓上升。在進行第二操作時，於記憶單 兀所對應的字元線施加正偏壓，並且使得第一與第二位元 線沣置、接地或設為〇伏特，藉由+FN穿隧機制，使電洞 從記憶單元之閘極經由多層穿隧介電結構穿隧至電荷儲存 層’造成記憶單元的啟始電壓下降。 r7twf.doc/e 依照本發明實施例所述，上述負偏壓為— Μ至 左右；上述正偏壓為14至16伏特左右。 4寸 #依照本發明實施例所述，上述源/没極區為 且第-^作為一程式化操作；第二操作為一抹除操作。， 且第明實施例所述，上述源她區為n導電型， 弟一柄作為一抹除操作；第二操作為-程式化操作 H本發明實_所述’上料層請介電 一乳化物/氮化物/氧化物三層。 再匕栝 =本發明實施例所述，上述多層穿隨 ::化錢化條㈣或-氧崎化魄= 石夕或=發明實施例所述，上述絕緣層之材質包括氧化 氮化石mr施觸述，上述電射赫層之材質包括 氮化矽虱乳化石夕、Hf〇2或HfSix〇y。 易懂為其他目的、特徵和優點能更明顯 下。 特牛只細例，並配合所附圖式，作詳細說明如 【實施方式】 本發參考本發明及其較佳實施例，附圖中說明了 沒有按應注意的是’附圖是呈極其簡化的形式且 會使用在^右^例綠製。在任何可能之處，相同參考數字 的揭路内谷，僅為了方便和清晰起見，對於附圖使用方向 上、下、上方 下方
13 0093〇l7twf.doc/e 術語，例如頂部、底部、左、右 術扭έ士人以下=和心卩，疋對應於附圖之用。這類方向 堂確楹屮附圖的描述’不應理解為以後附權利要求 二：ifΪ 何方式限制本發明的範疇。儘管本文 内谷^考某些說明性實施例，但是應瞭解，這些實 =列疋做為實例*並非用以限制，而且，本文所描述的製 ，和結構並未包含製造整個積體電路的完整製造流程，而 是I結ΐ所屬領域中已知或正在發展的多種積體電路製造 技術來貫踐本發明。 本發明提供了 一種利用藉由_FN/+FN穿隧機制，使電 子/電洞從記鮮元之閘極注人於儲存層，造成記情單 7的啟始電壓上升/下降，來進行記憶單元的程式化或抹除 操作。此記憶元件可以包括含有p通道化通道記憶單元矩 陣的記憶體陣列。記憶體陣列包括了以NAND(反及閘型） 建構的p通道/η通道NVM單元，依照本發明之方法操作 之3己丨思體，可供快閃έ己憶體之應用，具有非常高的程式化 處理能力.。 圖1繪示依照本發明一較佳實施例之一種例示的記憶 單元100之單元結構。請參照圖丨，提供半導體基底101， 此基底101中具有兩個擴散區102、104。半導體基底101 可以包括任何現有的半導體材質，例如矽。在一實施例中， 基底101為η導電型；而擴散區102、104為Ρ導電型。在 另一實施例中，基底1〇1為ρ導電型；而擴散區102、104 為η導電型。在一實施例中，基底1〇1為ρ導電型，且基
11 I30093〇l7twf doc/e 底101中已形成n導電型井區（未繪示），而擴散區1〇2、 104則為p導電型且形成在n導電型井區中。在另一實施 例中，基底101為η導電型，且基底1〇1中已形成p導^ 型井區（未繪示），而擴散區102、1〇4則為η導電型且形 成在Ρ導電型井區中。擴散區102、1〇4之間的半導體基底 101為通道區106。通道區106上形成著堆疊層18〇。堆疊 層180包括絕緣層140、電荷儲存層150、多層穿隨介電锋 構160以及閘極170。絕緣層14〇較佳可以包括二氧化石夕。 電荷儲存層150較佳可包括一層電荷陷入材質，例如是氮 化矽。多層穿隧介電結構16〇其包括了第一穿隧介電& 162、低電洞穿隧能障層164以及第二穿隧介電層166。低 電洞穿隨能障層（small hole tunneling barrier height layer)164為電洞穿隧能障值小於或約等於二氧化矽的材料 層。低電洞穿隧能障的材質較佳的是小於或約等於45eV 者。更佳的低電洞穿随能障的材質是小於或等於丨 者。較佳的多層穿隧介電結構160可以包括超薄的氧化物一 氮化物-氧化物（ΟΝΟ)結構。閘極17〇可以包括多晶矽、 金屬、金屬矽化物或是上述之組合。記憶元件1〇〇包括擴 政區102、104以及閘極no，以構成MOS電晶體，其中 擴散區102、104，用以做為M0S電晶體的源極/汲極區。 依照本發明之記憶單元包括了半導體基底1〇1。任何 適於用在半導體元件之基底材質都可以使用。在本發明多 個較佳實施例中，半導體基底1〇1包括矽材質。透過標準 技術所準備的矽晶圓，可以用做為基底1〇1。舉例來說， 12 13 0093ll77twf.doc/e 可藉由如下技術製備適當的石夕片：從稱作晶種的小晶體生 長矽；緩慢地以旋轉方式從熔融的超純矽中收回以産生柱 狀晶；接著切片成薄盤，且切片後將其磨細、磨光(如鏡子 般光滑)並清理。 半導體基底101包括第一導電型石夕，如n導電型石夕或 Ρ導電型矽。一般來說，能夠用於本發明較佳實施例的第 一導電型石夕基底為具有輕度第一導電型摻雜的矽晶圓。在 本發明中’源極/沒極區為p+或η+摻雜的區域，由於ρΝ 接面的反轉偏壓，減帛-導電型摻義基底有利於程式 化與讀取記憶單元。半導體基底（如：矽）的第一導電型 摻雜^可以藉由任何適當的方式來達成，例如透過植入如 石申H或任何其他能夠在半導體材質中使用自由電子 =元素。較佳的是以約為l〇13/cm3至1〇16/咖3的劑量進朽 第-導電型摻雜。更佳的是以料1Gln l()15/cm3的 劑量來進行第一導電型摻雜。
緣層⑽、電聽存層⑼、多層穿 與閉極170可以是至少形成於基底m的通道區106上。 化俺化銘，其厚度約為 厂f至1〇。埃。在一貫施例中，絕緣層14。* 54埃或更 尽的乳切層。氧切層的形成方 化法 例如氮化”氧化： ==層埃。在， 的形成方奸傾化氮切層 13 130093¾77^^ Μ = 介電結構160容許電洞於記憶元件之抹除/ 私式化㈣時’自閘極 發明的非揮發性觀層15ϋ在本 的電荷陷人效能幾錢穿隧介電結構160 ,成千可以被忽視，更佳地是，不會在記憶 二：柄I: ί陷電荷。多層穿隧介電結構160較佳是包括 「6:之二穿ί二層=以及包夾低電洞穿隨能障層 賴；|電層162以及第二穿隧介電層166 〇在 甘有低電洞穿隨能障層164的材質是指合適的介電材 於電％存在時可以容許親，但當未施以偏壓時， 防直接穿随，且可以沈積地夠薄，使其本身不會成 為電荷陷^層，例如是氮切或氧财。第—穿隨介電: 1 /及第一牙隨介電層166之材質的價帶能階大於低電 ，，障層164的價帶能階，且第一穿隨介電層心 及第-牙隨；|包層I66之材質的導帶能階小 能障層164的導帶能階。在本發明-些健實施例中1 電洞穿隨能障層164例如是氮化物如氮化♦層；而包夹低 電洞穿隨能障層164之第-穿隨介電層162以及第隨 介電層I66例如是氧化物如氧化砍層，即多層穿随介電結 構160包括ΟΝΟ結構。由於一般氮化石夕的電洞能障非^ 低（約1.9eV)，在高電場下’可能會使得電洞可以穿 於此同時’穿隧介電的總厚度，如〇N〇結構，可以預 低電場下電子的直接㈣。在—實射，這種仙使得纪 憶元件不但可以提供快速電洞穿隧抹除，還可以在保 間降低或除去電荷的逸漏。 ”子』 I30093iJ77tWfd〇c/e 在本發明一些較佳實施例中，穿隧介電結構160中第 一穿隧介電層162的厚度為10埃至30埃；低電洞穿隧能 障層164的厚度為15埃至30埃；第二穿隧介電層166的 厚度為8埃至30埃。在一特定實例中，穿隧介電結構160 為底氧化層/中間氮化矽層/頂氧化矽層（0/N/0)三層結構， 其中底氧化矽層的厚度為20埃；中間氮化矽層的厚度為 25埃；頂氧化矽層的厚度為15埃。 多層穿隧介電結構160可以用多種方式來製備。在一 特定實例中，多層穿隧介電結構160為底氧化層/中間氮化 矽層/頂氧化矽層（0/N/0)三層結構，其中底氧化矽層可以 利用任何一種習知的氧化法來形成，包括熱氧化法、自由 基(ISSG)氧化法、電漿氧化法以及化學氣相沈積製程，但 不限於此。中間氮化矽層可以透過化學氣相沈積製程，或 者，藉由電漿來氮化過量的底氧化層。頂氧化層可以藉由 氧化法或化學氣相沈積法來形成之。 在本發明的一些實施例中，閘極170可以包括具有功 函數大於N+多晶矽的材質。在本發明一些實施例中，此種 高功函數閘極的材質可以包括金屬，如鉑、銥、鎢以及其 他貴重金屬。更佳地，閘極材質在這些實施例中具有大於 或等於約4.5eV的功函數。在特定優選的實施例中，閘極 的材質包括具有高功函數的金屬，例如是鉑或銥。此外， 較佳的高功函數材質包括P+多晶矽，但不限於此，以及金 屬氮化物，例如是氮化鈦與氮化鈕。在本發明特定優選的 實施例中，閘極材質包括鉑。
15 F7twf.doc/e 上述所述的合適材質之膜層，任何已知或發展中的方 法都可以用來沈積或形成穿隧介電層、電荷儲存層和/或絕 緣層。合適的方法包括如熱生成法與化學氣相沈積法。 胃凊參照圖2與3，在記憶元件1〇〇的閘極ι7〇施加負 • 偏壓’並且使源/没極區撤、104浮置、接地或設為〇伏 特，藉由_FN牙隧機制，使電子從記憶元件之閘極17〇穿 隧多層穿隧介電結構160後注入電荷儲存層15〇，造成記 憶元件的啟始電壓上升。隨著時間的增加，部分的電子無 • 法阻陷在電荷儲存層150中會通過絕緣層14〇，因此，記 憶το件的啟始電壓會達到飽和，而不會直線上升。圖3所 示的結果，則是在閘極170分別施加-17伏特、_18伏特以 及-19伏特並將源/汲極區1〇2、1〇4設為〇伏特的結果:由 圖3的結果顯tf :施加三種不同的負偏壓均會 壓上升，並在-段時間後達到飽和。％使行啟始屯 請參照圖4與5,在記憶元件的閘極17〇施加正偏壓， 並且使源/没極區搬、刚浮置、接地或設為〇伏特 • f隧機制，使電洞從記憶元件之閘極170穿隨多^ 穿隨介電結構160後注入電荷儲存層15〇，造成記: 2啟=電壓下降。在電洞從記憶元件之_ m穿^| 牙隨介電結構16G注人電荷儲存層15()的同時，、、主二 的電子也會穿魏緣層14Q而注人㈣儲存層15此
隨著時間的增加，印愔4从μ μ , C 丁 日力°己^兀件的啟始電壓會自收傲 (sdf-c。爾啊g) ’而衫雜下降。圖5所_ j 在閘極170分別施加+14伏特、+15伏特以及—伏特之=
16 7twf.doc/e 壓亚將源/没極區難、1〇4浮置的結果。由圖5的結果顯 示加力一種不同的正偏壓均會使得啟始電壓上升，並在 一段時間後自收斂。 本發明藉由侧穿隧機制，使電洞從記憶元件之閘極 170穿随多層穿隨介電結構160(〇2/而〇3)後注入電荷儲 存層150(N1)的理論能帶圖如圖6與圖7所示。圖6為施 加低電场’即保存期間的理論能帶圖；@ 7為施加高電場 的理娜月bf圖。請參照圖6，穿隨多層穿随介電結構_ 為每層為具有少於轉於如埃柳施则)結構，可以在 保存期電洞在㈣場下直接穿_及電子益法 阻陷(de_trap)在電荷儲存層的問題，因此，具有很好的資 ，保存特性。請參照圖7，穿隧多層穿隨介電結構⑽為 每層為具有少於或等於3〇埃的(〇2/N2/〇3)結構，可以在高 電場下，進行高效率的電洞穿隧。這可能是因為能帶補; (band offset)可以有效促使電洞克服〇3的穿隨能障。故， 依照本發_元件可以提供快速電洞程式化/抹除，避免 NR0M、元件藉由㈣_導帶熱電韻制進行抹除操作造成 的熱電洞誘發破壞的現象，而且可以免除習知s〇助 件的保存問題。 本發明之上述操作可以應用於PM0S記憶元件以及 NM0S記憶元件。 首先，說明本發明之上述操作應用於P M 〇 s記情元 時的情形。請參關2,當本發明之上賴作躺於應⑽ ，己憶兀件時，在進行程式化時，可以在記憶元件的間極⑽
17 13 0093ll77twf.doc/e 施加負偏壓，並且使p型的源/汲極區102、104浮置、接 地或設為〇伏特，使P型的源/汲極區102、104之間的通 道區106形成空乏區，並藉由-FN穿隧機制，使電子從記 • 憶元件之閘極170穿隧多層穿隧介電結構160後注入電荷 ， 儲存層150，造成記憶元件的啟始電壓上升。 請參照圖4，在進行於pm〇S記憶元件抹除時，在記 憶元件的閘極Π0施加正偏壓，並且使源/汲極區1〇2、1〇4 浮置、接地或設為〇伏特，藉由+FN穿隧機制，使電洞從 _ 記憶元件之閘極170穿隧多層穿隧介電結構16〇後注入電 荷儲存層150，造成記憶元件的啟始電壓下降。 依照本發明的元件，同樣顯現出極佳的程式化/抹除循 環忍受性。請參照圖8,繪示PM0S記憶元在1〇〇〇〇次^ 循環下程式化狀悲與抹除狀態之啟始電壓與時間的關係 圖。如圖8所示，在10000次循環之後，啟始電壓的改變 並不明顯。請參照圖9，繪示PM0S記憶元在1〇〇〇〇次、 1000 -人、100次與1次P/E循環下程式化狀態與抹除狀態 • J讀，壓％與電流1〇的關係圖。如圖9所示，在10_ -人循環之後，電流ID的改變並不明顯。 接著’綱本發日狀上賴作應祕NMQS記憶元件 巧情形。請參照圖4,當本發明之上操作應用於NM0S 己L元件日守’在進行程式化時，在記憶元件的問極μ施 =偏壓，並且使源/汲極區1G2、刚浮置、接地或設為 =特，使N型的源/沒極區1()2、刚之間的通道區ι〇6 7、工乏區’並藉由+FN穿隨機制，使電洞從記憶元件之
18 13009317 twf.doc/e 閘極Π0牙隧乡層牙隧介電結構⑽後注人電荷儲存層 150 ’造成記憶元件的啟始電壓下降。 請參照圖2，在進行NM0S記憶元件的抹除時，可以 在記憶元件的閘極170施加負偏壓，並且使N型的源/沒極 區102 104浮置、接地或设為〇伏特，藉由_FN穿隧機制， 使電子從記憶元件之_ 17G ?隧多層穿隧介電結構16〇 後注入電荷儲存層15G，造成記憶元件的啟始電壓上升。 一依照本發明的元件，囉顯現出難的程式化/抹除循 環忍受，。請參照圖10，繪示NM〇s記憶元在1〇〇〇〇次 P/E循環下転式化狀悲與抹除狀態之啟始電壓與時間的關 係圖。如圖10所示，在10000次循環之後，啟始電壓的改 k並不明顯。請參照@ 1卜繪示NMC)S記憶元在1〇〇〇〇 次、1000次、1〇〇次與丨次程式化/抹除（p/E)循環下程 式化狀態與抹除狀態之讀取輕Vg與電流Id的關係圖。 如圖11所示，在10000次循環之後，電流Id的改變並不 明顯。 —一在本發明的實施例中，閘極17〇對應於記憶體陣列的 子元線，而源極102與汲極1〇4 (或反過來，源極1〇4與 =極102)對應於記憶體陣列的位元線。因此，每個記憶 單元具有一條對應的字元線與一對對應的位元線，或稱第 一位元線與第一位元線。在本發明一些更佳實施例中，閘 極170對應於記憶體陣列的一條字元線；源極1〇2與汲極 104 (或反過來，源極104與汲極1〇2)對應於陣列中一條 不連續之位元線的兩個相鄰的擴散區。
19 13 0093d7twf.doc/e 眾所皆知的是，MOS結構通常是對稱的，而源極與汲 極在功月b上疋可以互相交換的。因此，在上述與下列敘述 中以及在本發明任一實施例中，記憶單元的源極與汲極， 或者陣列的第一與第二位元線，在不影響本發明之單元、 陣列或範圍的功能下，可以互相交換。換言之，在一特定 單元中，一個特定的擴散區可以當作源極或汲極之用，其 端視所施加的電壓而定，此為熟悉此技藝者所周知。 依照本發明較佳實施例，例示的記憶體陣列繪示於圖 12、13與14。圖12繪示記憶體結構，其具有多條不連續 位元線（垂直的）以及多條字元線（水平的）。圖13是沿 著圖12之通道長度方向之w切線之部分陣列的剖面圖。 圖14是沿著圖12中通道寬度方向之IJ4I切線之部分陣列 的剖面圖。 請參照圖12、13與14，記憶體結構具有多數個擴散 區（S/D)402、404可以當作源極與汲極使用。擴散區4〇2、 404形成於基底401中，且位於字元線下方的基底4〇1區 域。在同一條不連續的位元線之兩個相鄰的擴散區4〇2、 404之間定義了多數個通道區域4〇6。基底401中的淺溝渠 隔離490用於使電晶體區域彼此分離。溝渠深度可以是約 為100至400奈米。Lg代表了通道長度。Ls是每個記憶 單元之間的距離(space)。W是通道寬度，而Ws是淺溝渠 隔離(STI)的寬度。基底401的堆疊層48〇包括絕緣層44〇、 電荷儲存層450、多層穿隧介電結構46〇以及閘極47〇，其
20 DOC^Hfdoc/e =層穿时電結構460其包括了第—賴介電層462、 低電洞穿随能障層464以及第二穿隨介電層偏。 圖15緣7F依照本發明—較佳實關之—記憶體陣列 ⑺：、效電_。每條字元線(WL)與兩條相鄰的字元線 (BL’s)的交叉包括_個電晶體。 接著要說明的是依照本發明不同實施例之記憶單元 列的操作。 圖16、17、18分別為本發明之P通道NAND陣列結 構之程式化、抹除以及讀取操作的等效電路圖。 請參照圖16，依照本發明實施例，對—選定記憶單元 所對應的字元線施加負偏壓，以進行程式化操作。特別是， 對選定記憶單元A所對應的字元線WL7施以約_至約 20V胃的偏壓’較佳疋約wv ;其他的字元線則施以約· 的偏壓；而選定記憶單元A所對應的位元線％則施以約 ον的偏壓；其他的位元線Bl2則施以約_7V的偏壓丨源極 線SL則是浮置。選擇電晶體(SLT與BLT)可以選擇性地存 在，連接於圮憶體陣列。接近源極線SL的選擇電晶體SLT 施以ον偏壓；遠離源極線SL的選擇電晶體BLT則施以 -10V的偏壓。如此一來，字元線WL7下方便形成了一個 垂直的強電場。在此強電場下，藉由穿隧機制，可使 電子彳疋§己憶單元A之閘極經由多層穿隧介電結構注入於電 荷儲存層，造成記憶單元的啟始電壓νΛ上升。此操作對 於鄰近記憶單元Β、C、D所造成的干擾在可接受的範圍 内0
21 1300931 7twf.doc/e 請參照目17 ’依照本發明實施例，對記憶單元的字元 秦施加正偏壓，以進行抹輯作。制是，對所有的字元 線施以約+14V至約+ 16V的偏愿，較佳是約+i5v 置源極線SL以及所有的位元線。接近 : 選擇電晶體SLT以及BLT均施以〇v勝藉由侧穿= 機制，使電洞從各個記憶單元之閘極經由多層穿隨介電結 構注入於電荷儲存層’造成各個記憶單元的啟始電壓下 降，以達到抹除之目的。 。明參妝圖18，依照本發明實施例，對記憶單元進行讀 取#作。制是，對敎之記憶單所職的位元線施 以iv的偏麼，浮置其他的字元線，·並在源極線施以 二的偏壓。並且’對選定之記憶單元A所對應的字元線 7加以VWL7的偏壓，其他的字元線、接近與遠離源極 線SL的選擇電晶體SLT與町均施卩的偏壓。外 邛的感應電路（未緣示）會因源極與汲極之間的偏壓差， 而感應經過通道的電流。由感應所得之流經記憶單元A的 電流，則可以得知記憶單元A是否已被程式化。 圖19、20、21分別為本發明之η通道NAND陣列結 構之程式化、抹除以及讀取操作的等效電路圖。 明參照圖19，依照本發明實施例，對一選定記憶單元 所對應的字元線施加正偏壓，以進行程式化操作。特別是， 對1疋。己彳思單元Α所對應的字元線wl7施以約+ 14V至約 + 16V的偏壓，較佳是約+ 15v;其他的字元線則施以約+9v 的偏壓；而選定記憶單元A所對應的位元線BLi則施以約
22 I30093〇l7twfdoc/e ον的偏壓；其他的位凡線％則施以約+7V的偏壓；源極 線SL則是浮置。選擇電晶體(SLT與BLT)可以選擇性地存 在’連接於記憶體陣列。接近源極線SL的選擇電晶體slt • 施以GV偏壓；遠離源極線SL的選擇電日日日體BLT則施以 ， +9V的偏壓。如此一來，字樣wl7下方便形成了 一個垂 直的強電％。在此強電場下，藉由+FN穿随機制，可使電 洞從記憶單元A之閘極經由多層穿隧介電結構注入於電荷 儲存層，造成記憶單元的啟始電壓Vth下降。此操作對於 ⑩ 料記憶單元B、C、D所造成的干擾在可接受的範圍内。 清參照圖20 ’依照本發明實施例，對記憶單元的字元 線施加負偏壓，以進行抹除操作。特別是，對所有的字元 線施以約-16V至約-20V的偏壓，較佳是約_18V ;並且浮 置源極線SL以及所有的位元線。接近與遠離源極線SL的 選擇電晶體SLT以及BLT均施以〇v偏壓。藉由_FN穿隧 機制，使電子從各個記憶單元之閘極經由多層穿隧介電結 構注入於電荷儲存層，造成各個記憶單元的啟始電壓上 φ 升，以達到抹除之目的。 請參照圖21，依照本發明實施例，對記憶單元進行讀 取操作。特別是，對選定之記憶單元A所對應的位元線施 以+ 1V的偏壓；浮置其他的位元線；並在源極線Sl施以 0V的偏壓。並且，對選定之記憶單元a所對應的字元線 WL7施以Vwu的偏壓；對其他的字元線、接近與遠離源 極線SL的選擇電晶體SLT與BLT均施以的偏壓。 外部的感應電路（未繪示）會因源極與汲極之間的偏壓差，
23 13 Ο Ο 9 3 l77twf d〇c/e 感應經過通道的電流。由感應所得之流經記憶單元A的電 流，則可以得知記憶單元A是否 本發明之元件讀取電流已經估算，ί適用於快閃記憶 體的應用。於_s記憶元件之閘極施以+15V或於Ν_ 記憶元件施以-18V的偏壓，在1〇msec之内即可完成井區 之抹除。 由於穿遂氧化層並不是直接覆蓋在通道上，而是形成 在絕緣層上的電荷财層上，因此，輯氧化層幾乎不受 淺溝渠隔離結制造㈣鳥嘴躲影響，故，可有效提升 j的可靠度，且it件易於小型化。而且，不需要過高的 電壓即可快速完成元件的程式化或嫌，因此，是 2且快速的操作方法。此外，由於主要的載子流是經由 朴下方的多層穿随介電結構，而不是通道上的絕緣層， Γ上;、在經過多次的程式化/抹除之後’元件的退化現i仍 7本發明已以實關減如上，鱗用以限定 ^月丄任何熟習此技藝者，在不脫離本發明之精神和範 1，§可作些許之更動與潤飾，因此本發明 當視後附u料魏_狀者為準。 伟4軌圍 【圖式簡單說明】 立固圖1是依照本發明實施例所繪示之記憶單元的气面八 圖2是依照本發明實施例所繪示之記憶單元 操作的剖衫意圖。 以細 ISOOQS^twfdoc/e 圖3是依照本發明實施例所繪示之記憶單元進行_FN 操作之啟始電壓與時間的關係圖。 圖4是依照本發明實施例所繪示之記憶單元進行 操作的剖面示意圖。 圖5是依照本發明實施例所繪示之記憶單元進行 操作之啟始電壓與時間的關係圖。 圖6為依照本發明實施例所緣示之記憶單元之各層在 低電場下之理論能帶圖。 圖7為依照本發明實施例所繪示之記憶單元之各層在 高電場下之理論能帶圖。 曰 圖8繪示PMOS記憶元在10000次P/E循環下程式化 狀態與抹除狀態之啟始電壓與時間的關係圖。 圖9繪示PMOS記憶元在10000次、1〇〇〇次、1〇〇次 與1次P/E循環下程式化狀態與抹除狀態之讀取電壓 與電流ID的關係圖。 ^ 圖10繪示NMOS記憶元在10000次p/E猶環下程式 化狀態與抹除狀態之啟始電壓與時間的關係圖。 圖Π繪示NMOS記憶元在10000次、1〇〇〇次、1〇〇
次與1次P/E循環下程式化狀態與抹除狀態之讀取電壓V 與電流ID的關係圖。 G 圖12為依照本發明實施例所繪示之記憶體陣 視圖。 12之通道長度方向w切線之部分 圖13繪示沿著圖 陣列的剖面圖。 I30093il77twfd〇c/e 圖14繪示沿著圖 陣列的剖面圖。 中通道寬度方向II-II切線之部分 圖15繪示依照本發明 的等效電路圖。 一較佳實施例之一記憶體陣列 ’ 圖16、17、18分別為本發明之p通道NAND陣列結 之私式化I 未除以及讀取操作的等效電路圖。 圖19、20、21分別為本發明之η通道NAND陣列結 構之程式化、抹除以及讀取操作的等效電路圖。 _ 【主要元件符號說明】 100、 400 :記憶單元 101、 401 :半導體基底 102、 402 ·擴散區、源極/沒極區 104、404 ·擴散區、源極/汲極區 106、406 :通道區 140、440 :絕緣層 150、450 :電荷儲存/陷入層 • 160、460 :多層穿隧介電結構 162、462 ·第一穿隨介電層 164、464 ·低電洞穿隧能障層 166、466 :第二穿隨介電層 170、470 :閘極 180、480 :堆疊層 490 :淺溝渠隔離 26

Claims (1)

  1. I3009M7t wf.doc/e 十、申請專利範圍： 1. 一種記憶單元的操作方法，包括： 提供一記憶單元，該記憶單元包括： 一基底，具有二源/汲極區設置於該基底之一表面 下，該二源/汲極區藉由一通道區分隔； 一絕緣層，設置於該通道區上； 一電荷儲存層，設置於該絕緣層上； 一多層穿隧介電結構，設置於該電荷儲存層上； 以及 一閘極，設置於該多層穿隧介電結構上； 進行一第一操作，於該閘極施加一負偏壓並使該些源/ 汲極區浮置、接地或設為0伏特，藉由-FN穿隧機制，使 電子從該記憶早元之該閘極經由該多層穿隨介電結構注入 於該電荷儲存層，造成該記憶單元的啟始電壓上升；以及 進行一第二操作，於該閘極施加一正偏壓並使該些源/ 汲極區浮置、接地或設為0伏特，藉由+FN穿隧機制，使 電洞從該記憶單元之該閘極經由該多層穿隧介電結構注入 於該電荷儲存層，造成該記憶單元的啟始電壓下降。 2. 如申請專利範圍第1項所述之記憶單元的操作方 法，其中該負偏壓為-16至-20伏特左右。 3. 如申請專利範圍第1項所述之記憶單元的操作方 法，其中該正偏壓為14至16伏特左右。 4. 如申請專利範圍第1項所述之記憶單元的操作方 法，其中該些源/汲極區為ρ導電型，且該第一操作為一程 式化操作；該第二操作為一抹除操作。 \
    27 I30093i7twfd〇c/e 5.ί申請專㈣1項所述之記憶單元的操作方 法1 ΐ源"f極區為η導電型，且該第-操作為二抹 除細作，⑦第二操作為—程式化操作。 去=:?3範圍第1項所述之記憶單元的操作方 ;ί三層 隨介電結構包括-氧化物/氮化物/氧化 、乂 圍第1項所述之操作記憶單元的方 隨介電結構包括一氧化矽/氮切/氧化 夕一層或氧化矽/氣化鋁/氧化矽三層。 8·如申請專利範圍第1 法，其中魏緣層之材質包括氧切或m'14單元的方 二==第1項所述之操作記憶單元的方 ㈣包料切、氮氧财、 -閉:讀元件包括 定義之-通道區、位於該通5=與該汲極區之間所 於該電荷儲存層與該閉極之S3芯二 極對應於-字元線，該源極區對應於一第中 極區對應於—第二位元線，該方法包括：線，5亥 對一選定記憶單元進行一第一供你^ 負偏壓，並且使得該第—料第^③於該字元線施加 為0伏特，藉由-FN穿隨機制，使電置、接地或設 =該多層穿隨介電結 鑲"己隐早兀的啟始電壓上升；以及 T碎仔層把风 28 13 0093477^.^^ 對該選定記憶單元進扞一筮— [偏厂m使得該第一 m作;^二字元象施加 ，0伏特，藉由+FN穿：;:J地或設 閘極經由該多層穿隧介電結構注騎該 該記憶單元的啟始電虔下降稱〆入於5亥電何儲存層，造成 方法'3其广該 為第= 程式::操作;該第二操作為-= 方法，其中為第n10導項電戶:述2二單元的操作 抹除f作；該第二操作為-程式化操作料—操作為一 5·如申睛專利範圍第1 〇 ^ ❿ 方法’其中該多層穿隨介電i t記憶單元的操作 化物三層。 、σ冓0括一氧化物/氮化物/氧 方法，其之操作記憶單元的 化石夕三層或-氧化石夕/氧化紹/°氧化化石夕/氮化石夕/氧 17.如申請專利範圍帛w —曰。 方法層之_括氧憶單元的 1S·如申睛專利範圍第 X乳化I呂。 方法，其中該電荷儲存層之 t述之操作記憶單元的 贈2、HfSix〇y或Al2〇3。貝包括氮化石夕、氮氧化石夕、 29
TW095122001A 2006-06-20 2006-06-20 Method of operating non-volatile memory device TWI300931B (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
TW095122001A TWI300931B (en) 2006-06-20 2006-06-20 Method of operating non-volatile memory device
US11/554,455 US7463530B2 (en) 2006-06-20 2006-10-30 Operating method of non-volatile memory device
JP2007011879A JP5367222B2 (ja) 2006-06-20 2007-01-22 不揮発性メモリ素子の動作方法
KR1020070058643A KR100919891B1 (ko) 2006-06-20 2007-06-15 비휘발성 메모리 소자의 동작 방법
US12/267,740 US8149628B2 (en) 2006-06-20 2008-11-10 Operating method of non-volatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW095122001A TWI300931B (en) 2006-06-20 2006-06-20 Method of operating non-volatile memory device

Publications (2)

Publication Number Publication Date
TW200802380A TW200802380A (en) 2008-01-01
TWI300931B true TWI300931B (en) 2008-09-11

Family

ID=38860698

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095122001A TWI300931B (en) 2006-06-20 2006-06-20 Method of operating non-volatile memory device

Country Status (4)

Country Link
US (2) US7463530B2 (zh)
JP (1) JP5367222B2 (zh)
KR (1) KR100919891B1 (zh)
TW (1) TWI300931B (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4965948B2 (ja) * 2006-09-21 2012-07-04 ルネサスエレクトロニクス株式会社 半導体装置
US8101989B2 (en) * 2006-11-20 2012-01-24 Macronix International Co., Ltd. Charge trapping devices with field distribution layer over tunneling barrier
US7450423B2 (en) * 2007-01-03 2008-11-11 Macronix International Co., Ltd. Methods of operating non-volatile memory cells having an oxide/nitride multilayer insulating structure
JP5161494B2 (ja) * 2007-02-01 2013-03-13 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8063434B1 (en) 2007-05-25 2011-11-22 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8643124B2 (en) 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
JP5212770B2 (ja) * 2007-07-13 2013-06-19 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置およびその動作方法
US7848148B2 (en) * 2007-10-18 2010-12-07 Macronix International Co., Ltd. One-transistor cell semiconductor on insulator random access memory
US7643349B2 (en) * 2007-10-18 2010-01-05 Macronix International Co., Ltd. Efficient erase algorithm for SONOS-type NAND flash
KR20090041764A (ko) * 2007-10-24 2009-04-29 삼성전자주식회사 비휘발성 메모리 소자의 동작 방법
US8089114B2 (en) * 2007-11-08 2012-01-03 Samsung Electronics Co., Ltd. Non-volatile memory devices including blocking and interface patterns between charge storage patterns and control electrodes and related methods
US20090152621A1 (en) 2007-12-12 2009-06-18 Igor Polishchuk Nonvolatile charge trap memory device having a high dielectric constant blocking region
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
JP5534748B2 (ja) 2009-08-25 2014-07-02 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
TWI498908B (zh) * 2012-03-29 2015-09-01 Ememory Technology Inc 記憶體單元的操作方法
JP2014053371A (ja) 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置
US9230977B2 (en) * 2013-06-21 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded flash memory device with floating gate embedded in a substrate
US9018061B2 (en) * 2013-08-30 2015-04-28 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
KR20160055463A (ko) 2014-11-10 2016-05-18 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US9368510B1 (en) * 2015-05-26 2016-06-14 Sandisk Technologies Inc. Method of forming memory cell with high-k charge trapping layer
KR102728323B1 (ko) * 2019-07-31 2024-11-08 에스케이하이닉스 주식회사 음의 캐패시턴스를 구비하는 강유전층을 포함하는 비휘발성 메모리 장치

Family Cites Families (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4217601A (en) * 1979-02-15 1980-08-12 International Business Machines Corporation Non-volatile memory devices fabricated from graded or stepped energy band gap insulator MIM or MIS structure
JPH0555596A (ja) 1991-08-22 1993-03-05 Rohm Co Ltd 半導体不揮発性記憶装置
JPH0582795A (ja) 1991-08-22 1993-04-02 Rohm Co Ltd 半導体記憶装置
CA2184724A1 (en) * 1994-03-03 1995-09-08 Shang-De Chang Low voltage one transistor flash eeprom cell using fowler-nordheim programming and erase
US5408115A (en) 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
EP0843360A1 (en) 1996-11-15 1998-05-20 Hitachi Europe Limited Memory device
KR100473159B1 (ko) * 1997-06-23 2005-06-23 주식회사 하이닉스반도체 낸드플래쉬메모리셀의프로그램및소거방법
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
FR2770328B1 (fr) 1997-10-29 2001-11-23 Sgs Thomson Microelectronics Point memoire remanent
US6026026A (en) 1997-12-05 2000-02-15 Hyundai Electronics America, Inc. Self-convergence of post-erase threshold voltages in a flash memory cell using transient response
US6074917A (en) 1998-06-16 2000-06-13 Advanced Micro Devices, Inc. LPCVD oxide and RTA for top oxide of ONO film to improve reliability for flash memory devices
JP4923321B2 (ja) * 2000-09-12 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置の動作方法
JP4696383B2 (ja) * 2001-03-28 2011-06-08 ソニー株式会社 不揮発性半導体記憶装置の製造方法
US6720630B2 (en) 2001-05-30 2004-04-13 International Business Machines Corporation Structure and method for MOSFET with metallic gate electrode
KR20020092114A (ko) * 2001-06-02 2002-12-11 김대만 드레인 턴온 현상과 과잉 소거 현상을 제거한 ｓｏｎｏｓ셀, 이를 포함하는 불휘발성 메모리 장치 및 그 제조방법
US7253467B2 (en) * 2001-06-28 2007-08-07 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
JP4901048B2 (ja) 2001-06-28 2012-03-21 三星電子株式会社 浮遊トラップ型不揮発性メモリ素子
TW546840B (en) 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
US6709928B1 (en) 2001-07-31 2004-03-23 Cypress Semiconductor Corporation Semiconductor device having silicon-rich layer and method of manufacturing such a device
KR100395762B1 (ko) 2001-07-31 2003-08-21 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100407573B1 (ko) 2001-08-09 2003-11-28 삼성전자주식회사 부유 트랩형 비휘발성 메모리 장치 형성 방법
US7012297B2 (en) 2001-08-30 2006-03-14 Micron Technology, Inc. Scalable flash/NV structures and devices with extended endurance
US7476925B2 (en) 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US6512696B1 (en) 2001-11-13 2003-01-28 Macronix International Co., Ltd. Method of programming and erasing a SNNNS type non-volatile memory cell
US7115469B1 (en) 2001-12-17 2006-10-03 Spansion, Llc Integrated ONO processing for semiconductor devices using in-situ steam generation (ISSG) process
US6605840B1 (en) 2002-02-07 2003-08-12 Ching-Yuan Wu Scalable multi-bit flash memory cell and its memory array
US6784480B2 (en) 2002-02-12 2004-08-31 Micron Technology, Inc. Asymmetric band-gap engineered nonvolatile memory device
US7042045B2 (en) 2002-06-04 2006-05-09 Samsung Electronics Co., Ltd. Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure
US6617639B1 (en) 2002-06-21 2003-09-09 Advanced Micro Devices, Inc. Use of high-K dielectric material for ONO and tunnel oxide to improve floating gate flash memory coupling
US6897533B1 (en) 2002-09-18 2005-05-24 Advanced Micro Devices, Inc. Multi-bit silicon nitride charge-trapping non-volatile memory cell
KR100446632B1 (ko) 2002-10-14 2004-09-04 삼성전자주식회사 비휘발성 ｓｏｎｓｎｏｓ 메모리
US6900098B1 (en) 2002-10-15 2005-05-31 Halo Lsi, Inc. Twin insulator charge storage device operation and its fabrication method
US6744675B1 (en) * 2002-11-26 2004-06-01 Advanced Micro Devices, Inc. Program algorithm including soft erase for SONOS memory device
KR100475119B1 (ko) * 2002-11-26 2005-03-10 삼성전자주식회사 Ｓｏｎｏｓ 셀이 채용된 ｎｏｒ 형 플래시 메모리 소자의동작 방법
US6912163B2 (en) 2003-01-14 2005-06-28 Fasl, Llc Memory device having high work function gate and method of erasing same
KR100501457B1 (ko) 2003-02-04 2005-07-18 동부아남반도체 주식회사 양자 트랩 디바이스를 위한 에스오엔오엔오에스 구조를 갖는 반도체 소자
US6815764B2 (en) 2003-03-17 2004-11-09 Samsung Electronics Co., Ltd. Local SONOS-type structure having two-piece gate and self-aligned ONO and method for manufacturing the same
JP4040534B2 (ja) 2003-06-04 2008-01-30 株式会社東芝 半導体記憶装置
US7115942B2 (en) 2004-07-01 2006-10-03 Chih-Hsin Wang Method and apparatus for nonvolatile memory
EP1487013A3 (en) 2003-06-10 2006-07-19 Samsung Electronics Co., Ltd. SONOS memory device and method of manufacturing the same
KR100973281B1 (ko) * 2003-06-10 2010-07-30 삼성전자주식회사 소노스 메모리 소자 및 그 제조 방법
KR20040106074A (ko) * 2003-06-10 2004-12-17 삼성전자주식회사 소노스 메모리 소자 및 그 제조 방법
KR100562743B1 (ko) 2003-10-06 2006-03-21 동부아남반도체 주식회사 플래시 메모리 소자의 제조방법
KR100579844B1 (ko) 2003-11-05 2006-05-12 동부일렉트로닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
US7151692B2 (en) 2004-01-27 2006-12-19 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
US7164603B2 (en) 2004-04-26 2007-01-16 Yen-Hao Shih Operation scheme with high work function gate and charge balancing for charge trapping non-volatile memory
US7187590B2 (en) 2004-04-26 2007-03-06 Macronix International Co., Ltd. Method and system for self-convergent erase in charge trapping memory cells
US7075828B2 (en) 2004-04-26 2006-07-11 Macronix International Co., Intl. Operation scheme with charge balancing erase for charge trapping non-volatile memory
US7133313B2 (en) 2004-04-26 2006-11-07 Macronix International Co., Ltd. Operation scheme with charge balancing for charge trapping non-volatile memory
US7209390B2 (en) 2004-04-26 2007-04-24 Macronix International Co., Ltd. Operation scheme for spectrum shift in charge trapping non-volatile memory
US7133316B2 (en) 2004-06-02 2006-11-07 Macronix International Co., Ltd. Program/erase method for P-channel charge trapping memory device
US7190614B2 (en) 2004-06-17 2007-03-13 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
KR100597642B1 (ko) * 2004-07-30 2006-07-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US20060023258A1 (en) * 2004-08-02 2006-02-02 Xerox Corporation. Method for minimizing boundary defects using halftone classes with matched harmonics
KR100688575B1 (ko) 2004-10-08 2007-03-02 삼성전자주식회사 비휘발성 반도체 메모리 소자
TWI306669B (en) 2005-01-03 2009-02-21 Macronix Int Co Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7642585B2 (en) 2005-01-03 2010-01-05 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US20060198189A1 (en) 2005-01-03 2006-09-07 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7473589B2 (en) 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US8264028B2 (en) 2005-01-03 2012-09-11 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
WO2006088430A1 (en) 2005-02-17 2006-08-24 National University Of Singapore Nonvolatile flash memory device and method for producing dielectric oxide nanodots on silicon dioxide
KR100644405B1 (ko) 2005-03-31 2006-11-10 삼성전자주식회사 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법
US7279740B2 (en) 2005-05-12 2007-10-09 Micron Technology, Inc. Band-engineered multi-gated non-volatile memory device with enhanced attributes
US7612403B2 (en) 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
US7636257B2 (en) 2005-06-10 2009-12-22 Macronix International Co., Ltd. Methods of operating p-channel non-volatile memory devices
US7829938B2 (en) 2005-07-14 2010-11-09 Micron Technology, Inc. High density NAND non-volatile memory device
US7576386B2 (en) 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
US7468299B2 (en) 2005-08-04 2008-12-23 Macronix International Co., Ltd. Non-volatile memory cells and methods of manufacturing the same
KR100628875B1 (ko) 2005-08-19 2006-09-26 삼성전자주식회사 소노스 타입의 비휘발성 메모리 장치 및 그 제조 방법
US7629641B2 (en) 2005-08-31 2009-12-08 Micron Technology, Inc. Band engineered nano-crystal non-volatile memory device utilizing enhanced gate injection
US8846549B2 (en) 2005-09-27 2014-09-30 Macronix International Co., Ltd. Method of forming bottom oxide for nitride flash memory
KR100682537B1 (ko) 2005-11-30 2007-02-15 삼성전자주식회사 반도체 소자 및 그 형성 방법
US7394702B2 (en) * 2006-04-05 2008-07-01 Spansion Llc Methods for erasing and programming memory devices

Also Published As

Publication number Publication date
KR20070120887A (ko) 2007-12-26
US7463530B2 (en) 2008-12-09
KR100919891B1 (ko) 2009-09-30
US20070290273A1 (en) 2007-12-20
US20090065851A1 (en) 2009-03-12
JP2008004913A (ja) 2008-01-10
JP5367222B2 (ja) 2013-12-11
TW200802380A (en) 2008-01-01
US8149628B2 (en) 2012-04-03

Similar Documents

Publication Publication Date Title
TWI300931B (en) Method of operating non-volatile memory device
TWI300565B (en) Methods of operating p-channel non-volatile devices
TWI327372B (en) Memory device having a p+ gate and thin bottom oxide and method of erasing same
TWI451562B (zh) 操作具有氧化／氮化多層絕緣結構非揮發記憶胞之方法
TWI335078B (en) Non-volatile memory and manufacturing method and operation method thereof
TWI306669B (en) Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
TWI361489B (en) Transistor with independent gate structures
US10957703B2 (en) Method of reducing charge loss in non-volatile memories
TW201001622A (en) Floating gate memory device with interpoly charge trapping structure
TWI299562B (en) Trap read only non-volatile memory
JP2004186452A (ja) 不揮発性半導体記憶装置およびその製造方法
TW201027724A (en) Depletion-mode charge-trapping flash device
TW200404372A (en) Semiconductor integrated circuit device and method of manufacturing the same
TW200919645A (en) One-transistor cell semiconductor on insulator random access memory
TW200931648A (en) Non-volatile semiconductor memory device and method of manufacturing the same
TW200919477A (en) Efficient erase algorithm for SONOS-type NAND flash
JP2002184879A (ja) 半導体装置およびその製造方法
TW200908346A (en) Lateral pocket implant charge trapping devices
TW200830475A (en) Integrated circuit device, method for forming and operating an integrated circuit, method for forming and operating a semiconductor device
CN100498973C (zh) 非易失性存储元件的操作方法
CN101587898B (zh) 具有集成电路元件的半导体结构及其形成和操作的方法
JP2006135341A (ja) 半導体装置
CN101488503B (zh) 非易失性存储元件的操作方法
JP2011014920A (ja) 不揮発性半導体記憶装置
TW200919710A (en) Silicon on insulator and thin film transistor bandgap engineered split gate memory