TWI300573B

TWI300573B - Semiconductor memory and memory system

Info

Publication number: TWI300573B
Application number: TW95111205A
Authority: TW
Inventors: Hiroyuki Kobayashi
Original assignee: Fujitsu Ltd
Priority date: 2006-03-30
Filing date: 2006-03-30
Publication date: 2008-09-01
Also published as: TW200737226A

Description

1300573 九、發明說明： L發明所屬技術領域3 發明領域本發明係有關於一種可變更位址空間尺寸之半導體記 5憶體及搭載該半導體記憶體之記憶體系統。 I：先前技術3 發明背景一般半導體記憶體之位址空間尺寸為固定，在搭載半導體記憶體之系統之設計上，搭載於系統之半導體記憶體 10 之數考慮半導體記憶體之位址空間尺寸而決定。此時，一旦搭載於糸統之半導體記憶體内存在無法存取之無用記憶體領域時，系統之成本便增加，而耗費無謂之電力。為解決此弊端，而提出可變更位址空間尺寸之半導體記憶體(例如參考專利文獻1)。 15 【專利文獻丨】日本專利公開公報2002-245780號

C 明内 J 發明揭示發明欲解決之問題當變更半導體記憶體之位址空間尺寸時，需變更暫存 2〇器等之設定值。在一般之系統中，由於位址空間之尺寸已固定，故位址空間之尺寸無法於系統動作時切換。然而，系統運作所需之記憶體容量有依系統之運作模式而改變之 Μ形。此時，位址空間之尺寸配合最大記憶體容量所需之動作模式而設定。因此，在使用之冗憶體容量少之動作模 1300573 式中，存在無法存取之無用記憶體領域’而耗費無謂之電力。另一方面，為使耗費電力為最小限度’有配合使用之記憶體容量少之動作模式而設定位址空間尺寸之情形。此 5 時，每當切換為使用之記憶體容量多之其他動作模式時，需再設定位址空間之尺寸。一般而言，由於存取動作無法在切換位址空間尺寸之期間執行，故因尺寸之再設定而使存取效率降低。為提高存取效率，當將位址空間之尺寸設定大時，便如上述，耗費無謂之電力。 10 本發明之目的在於在不使存取效率降低下，使耗費電力為最小限度，而存取單元陣列。解決問題之方法本發明之一形態中，複數單元陣列分配有不同之位址。存取資訊部保持顯示同時活化之前述單元陣列數之存 15取有效資訊。陣列控制部回應來自半導體記憶體外部之強制存取要求，將未對應設定於前述存取資訊部之前述存取有效資訊之單70陣列強制活化。藉此，可於提供存取要求前，將未對應存取有效資訊且已鈍化之單元陣列活化。因而，當同時活化之單元陣列之數少時，可在不中斷存取動作下執行。又，由於不需變更存取資訊部之内容，故不需為了改寫存取有效資訊而中斯存取動作。結果，在不使存取效率降低下’可使耗費電力為最小限度，而可存取單元陣列。在本發明-形態之較佳例中，存取檢測部於連續執行 1300573 5 10 15 20 對複數之前述單元陣列之存取時，預先檢測於對應前述存取有效資訊之單元陣列之存取之後，執行未對應前述存取有效資訊之單元陣列之存取。陣列控制部回應前述存取檢測部之檢測，強制將未對應前述存取有效資訊之單元陣列之存取活化，而執行存取動作。舉例言之，半導體記憶體包含有位址計數器，該位址計數器係於叢發存取模式中運作，依序生成接續於從半導體記憶體外部提供之外部存取位址後之内部存取位址。存取檢測部依前述外部存取立址’執行檢測動作。藉連續之存取，於執行對未 ΪΓΓ單辑狀麵動料，藉事先_該資訊， 2不中斷存取下，連續執行。未允許存取之單元陣列回了而活化。因而，在不使存取效率降低下了使耗費電力為最小限度，而可存取單元陣列。之存態之較佳例為當連續執行對複數單元陣列單_鱼τ取檢測部檢測出執行未對應存取有效資歡趙信號輪出至轉作時二：::::::許::广陣㈣取動控制哭之㈣# 践麵半導體記憶體之導體:情體之:回Γ測信號，判斷執行或停止未對應半存取有效資訊之單元陣列右未對應器便停止存取動作。藉此，可停止作時’控制存取有效資訊之單元陣列之存取動若未對應動作。㈣，未對應存取有致資訊之單元陣 1300573 列回應存取檢測部之檢測而活化。因而，在不使存取效率降低下，可使耗費電力為最小限度，而可存取單元陣列。發明效果在不使存取效率降低下，可使耗費電力為最小限度， 5 而可存取單元陣列。圖式簡單說明第1圖係顯示本發明第1實施形態之半導體記憶體之塊圖。第2圖係顯示第1圖所示之單元陣列之詳細内容之塊 10 圖。第3圖顯示依第1圖所示之存取暫存器之設定内容之位址的分配之說明圖。第4圖顯示搭載第1圖所示之記憶體之記憶體系統之塊圖。 15 第5圖係顯示在第1圖所示之記憶體中，於存取有效資訊設定邏輯1時之存取動作的時間圖。第6圖係顯示本發明第2實施形態之半導體記憶體之塊圖。第7圖係顯示搭載第6圖所示之記憶體之記憶體系統之 20 塊圖。第8圖係顯示本發明第3實施形態之半導體記憶體之塊圖。第9圖係顯示本發明第4實施形態之半導體記憶體之塊 1300573 第10圖係顯示本發明第5實施形態之半導體記憶體之塊圖。第11圖係顯示本發明第6實施形態之半導體記憶體之塊圖。 5 【實施方式】用以實施發明之最佳形態以下，使用圖式，說明本發明之實施形態。圖中，以粗線表示之乜號線以複數條構成。連接粗線之區塊之一部伤以複數電路構成。傳達信號之信號線使用與信號名稱相 10同之標號。圖中之雙重圓圈表示外部端子。第1圖顯示本發明第1實施形態之半導體記憶體。半導體兄憶體係與時鐘CLK同步運作，且具有動態記憶體單元之SDRAM。圮憶體MEM具有命令輸入部1〇、模式暫存器 12、時鐘輸入部14 ]立址輸入部16、18、資料輸入輸出; I5 20、位址計數器22、存取檢測部24、陣列控制部％及記憶體磁心28。命令輸入部1〇接收命令端子(：]^1)所提供之命令^^^^ 後，將所接收之命令CMD輸出至陣列控制部26。在此實施形悲中，存取命令(讀取命令、寫入命令、更新命令）、暫 20存器設定命令、強制存取命令（強制存取要求)及強制存取解除命令作為命令CMD而提供給命令輸入部1〇。讀取命令及寫入命令於執行記憶體單元陣列ARY之記憶體單元MC2 存取動作（讀取存取動作及寫入存取動作）時，與位址ra、 CA，同提供。更新命令於執行記憶體單元則之更新動作 ^300573 ^提供。命令輸人部滕減_存取命令後至接收強制取解除命令之朗，將_存取要求信號FREQ活化。

10 強制存取命令及強制存取解除命令係僅於後述之存取位址暫存HACSR_^存取有效資賴_持賴1時，提供給記憶體MEM之命令。強㈣取命令及_存取解除料與列位址RAILI3-職供。此時，列他謹2]32表示為強制存取而活化之副單元陣列SAR购或為停止強制存取而純化之副單元陣列SARY〇_3。藉命令輸入部1〇接收強，存取命令’可在不設置特別之端子下，而將已鈍化之副早讀列SARY齡j活化。即，如後述，可將未對應存取有效資訊AINF之數之副單元陣列从灯活化。模式暫存器12具有暫存器BUSTR及存取暫存哭 ACSR。模式暫存器12在圖式之外尚具有用以決定CAS潛時之暫存⑨等。CAS潛時表示從讀取命令之受理後至輪出讀 15 取資料為止之時鐘週期數。貝叢發暫存器BUSTR保持叢發長度。叢發長度表示回應工次之讀取命令或寫入命令而輸入輸出之資料信號之數。舉例言之，叢發長度之種類有“1”、“4，，、“8,，、“全叢發，，。八叢發係提供讀取命令或寫入命令後至提供下個命令為止持 20續資料之輸出或輸入之模式。模式暫存器12於叢發暫存哭 BUSTR所設定之長度為“4”、“8，，及“全叢發，，時，將叢^ 號BUST活化。後述之陣列控制部26於叢發信號BUST^^ 時，以叢發存取模式運作。存取暫存器ACSR保持顯示將第2圖所示之副單元陣歹】 1300573 SARY〇_3同時活化或逐—活化之存取有效資訊娜，將所保持之存取有效資訊着作為存取有效信號娜而輸出。在此例中，於存取有效資訊細F及存取有效信號娜為低位準(邏輯〇)時，將所有之副單元陣職RYQ 3同時活 5化。當存取有效資訊a跡及存取有效信號綱❻高位準 (邏輯1)時，在-般之存取動作中，將副單元陣列sary〇_3 之其中任—者活化，而不將其他之副單元陣列sARY^活化。存取暫存IsACSR具有設定顯示同時活化之副單元陣列 SARY0-3之數之存取有效資訊的存取資訊部之功能。 1〇模式暫存器12依與暫存器設定命令MRS—同提供之位址RA、CA之位兀值而設定。藉此，可在不設置特別之端子下，設定顯示同時活化之副單元陣列SARY之數之存取有效資訊AINF。此外，模式模暫存器12可依資料〇丁之位元值設定，亦可依位址RA、CA及資料DT之位元值而設定。藉使 15用複數端子，設定叢發暫存器BUSTR及存取暫存器ACSR，可使5又疋所需之週期時間為最小限度。結果，可防止讀取存取或寫入存取記憶體單元陣列ARY之存取效率降低。時鐘輸入部14於時鐘賦能信號CKE活化進行時，將外部時鐘CLK作為内部時間ICLK而輸出，於時鐘賦能信號 20 CKE之鈍化進行時，停止内部時鐘ICLK之生成。内部時鐘 CLK係為使§己憶體MEM之時鐘輸入部14除外之各電路區塊運作而提供。位址輸入部16接收位址端子AD提供之列位址RA12-13 及攔位址CA7-8。位址輸入部16於接收低位準之存取有效信 11 1300573 號AINF之期間，將所接收之攔位址㈤姆為陣列選擇位址SA(M而輸出，於接收高位準之存取有效信號a·之期間，將所接收之列位址RA12_13作為陣列選擇位址从〇1而輸出。陣列選擇位址SA0-m用於選擇第2圖所示之副單元 5 陣列SARY0-3之任一者。位址輸入部18接收位址端子AD提供之列位址謂# 搁位址CA0-6後，將所接收之位址R输u、以〇_6輸出至位址計數器22。列位址RA(M1係用於選擇後述之字線肌。在此貝施形悲中，列位址RA及攔位址CA同時提供給專用之位 10址端子RA、CA。即，此記憶體mem採用位址非多工方式。資料輸入輸出部20於讀取動作時，藉由資料匯流排DB 將從記憶體磁心28輸出之讀取資料輸出至資料端子 DT(DT0-7)，於寫入動作時，將以資料端子DT接收之寫入資料藉由資料匯流排DB輸出至記憶體磁心28。資料端子〇1 15為讀取資料及寫入資料共通之端子。位址計數器22於為叢發暫存器BUSTR設定之長度為 ‘1’’時，將所接收之位址RAO-11、CA〇-6、SA〇-1直接輸出。位址計數器22於為叢發暫存器BUSTR設定之長度為“4，，、 “8”或“全叢發”時，將接續所接收之位址CA〇_6、sAO-丨（外 20部存取位址)後之CA0_6、SA0-1(内部存取位址)依序生成對應叢發長度之數後輸出。此外，位址計數器22亦可依序將列位址RA0-11增加。存取檢測部24僅於於存取暫存器ACSR之有效存取資訊AINF保持邏輯1時運作。存取檢測器24於叢發存取模式 12 1300573 進行時，監視從位址計數器22輸出之存取位址CAO-6、 SA0-1，而預先檢測出接續回應存取命令而活化之副單元陣列SARY(例如SARY0)之存取後，執行其他之副單元陣列 SARY(例如SARY1)之存取時，將檢測信號DET活化。存取 5 檢測之動作之詳細内容以後述之第5圖說明。陣列控制部26為執行記憶體磁心28之存取動作，將回

10 15

20 應存取命令CMD而存取記憶體單元陣列ARY之控制信號 CNT輸出。控制信號CNT有用以選擇字線WL之字線控制信唬WLZ、用以將感測放大器SA活化之感測放大器控制信號 SAZ、用以選擇欄開關之欄線控制信號CLZ、用以將位元線 BL、/BL預充電之預充電控制信號pREZ等。

又，陣列控制部26於接收低位準之存取有效信號AINF 日守，將所有之活化信號ACT0-3活化。陣列控制部26於接收高位準之存取有效信號八11>^時，為僅將藉陣列選擇位址 SA(M選擇之副單元陣列SARY〇_3之任一者活化，而將活化信號ACT0-3之任-者活化。藉纟活化信號act〇-r活化，將副單元陣列SARY0-3分別活化。即，陣列控制部％回應存取命令，转取有效資該NF，將所有副單元陣列 SARY0-3活化’或將副單元陣列sa咖。之豆中之一活力化。存取㈣HACSR之餘有„訊細轉持將副單元陣列3刪_3逐—活化之資訊時，依陣列選擇位址s綱，制副單元陣列SARY0-3之其中之—活化，可刪減耗費電號AINF為高位準之期陣列控制部26於存取有效信 13 1300573 間，接收強制存取要求信號FREQ之活化時，將對應顯示與強制存取命令一同提供之列位址RA12-13(=陣列選擇位址 SA(M)之副單元陣列SARY的活化信號ACT強制活化。即，陣列控制部26回應強制存取要求FREQ，而將未對應設定於 5 存取暫存器ACSR之存取有效資訊AINF之副單元陣列 SARY強制活化。藉此，不需為改寫存取有效資訊AINF而將存取動作中斷。結果，在不使存取效率降低下，可使耗費電力為最小限度，而可存取單元陣列。再者，陣列控制部26於叢發信號BUST活化時（叢發存 10 取模式進行時)接收檢測信號DET之活化時，為執行存取動作，除了正進行活化之副單元陣列SARY(例如SARY0)外，亦將其他之副單元陣列（例如SARY1)強制活化。藉此，於叢發存取模式時，將涵蓋2個副單元陣列SARY而執行存取動作時，可在不中斷存取動作下執行。 15 記憶體磁心28具有記憶體單元陣列ARY、列解碼器 RDEC、感測放大器SA、欄開關CSW、欄解碼器CDEC、讀出放大器RA及寫入放大器WA。記憶體單元陣列ARY具有動態記憶體單元MC、連接於動態記憶體單元MC之字線WL 及位元線對BL、/BL。記憶體單元MC形成於字線WL與位 20 元線對BL、/BL之交叉部份。列解碼器RDEC回應存取命令及更新命令，而將列位址 RAD解碼，以選擇字線WL之其中任一者。欄解碼器CDEC 回應存取命令，而將欄位址CAD解碼，以選擇對應資料端子DT之位元數之8組位元線對BL、/BL。 14 1300573 感測放大器SA將於位元線對BL、/BL讀取之資料信號之信號量之差放大。欄開關CSW依欄位址CAD，將位元線 BL、/BL連接於資料匯流排線DB。讀出放大器RA於讀取動作時，將藉由欄開關CSW輸出之互補之讀取資料放大。寫 5 入放大器WA於寫入動作時，將藉由資料匯流排DB提供之互補之寫入資料放大而提供給位元線對BL、/BL。第2圖顯示第1圖所示之記憶體單元陣列ary之詳細内容。在圖中，顯示對應資料端子DT0之記憶體單元陣列 ARY。實際上，位元線對BL、/BL對應資料端子DT〇-7而分 10 別配線。記憶體單元陣列ARY具有4個副單元陣列SARY0-3。副單元陣列SARY0-3具有相同之記憶容量，而依陣列選擇位址SA0_1選擇。即，副單元陣列SARY〇-3分配不同之位址。陣列選擇位址SA0-1如上述當於存取暫存器八(：；511設定低位 15準之存取有效資訊AINF時，以欄位址CA7-8提供，當於存取暫存為ACSR設定高位準之存取有效資訊AINF時，以列位址RA12-13提供。菖於存取暫存為ACSR設定低位準之存取有效資訊 AINF時，回應存取命令，而將所有之副單元陣列SARY〇_3 2〇同時活化。舉例言之，當陣列選擇位址SA0-1顯示“11”，存取副單元陣列SARY3時(例如字線WL2)，其他之副單元陣列 SARY 1 -2之字線WL2亦與副單元陣列sARY3之活化同步而活化。另一方面，當於存取暫存器ACSR設定高位準之存取有 15 1300573 效資訊AINF時，回應存取命令，而僅將對應陣列選擇位址 SA0-1之副單元陣列SARY0_3之其中任一者活化。舉例言之，當陣列選擇位址SA0-1顯示“〇〇”，存取副單元陣列 SARY0(例如字線WL1)，其他之副單元陣列·γι_3之字線 5 WL1未活化。第3圖顯示根據第1圖所示之存取暫存器ACSR之設定内谷之位址的分配。當於存取有效資訊AINF設定邏輯〇(低位準）日守’將欄位址CA7-8作為陣列選擇位址SA〇丨而提供給記憶體磁心28。此時，副單元陣列Sary〇_3依欄位址CA7-8 ίο選擇。因此，在存取動作中，將所有之副單元陣列saryo-3 活化。當於存取有效資訊AINF設定邏輯ι(高位準）時，將列位址R A12 _ 13作為陣列選擇位址s A 0 -1而提供給記憶體磁心 28。此時，副單元陣列SARY〇-3依列位址RA12-13選擇。因 15此’在存取動作中，將根據列位址RA12-13之副單元陣列 SARY0-3之其中任一者活化。第4圖顯示搭載第1圖所示之記憶體mem之記憶體系統。記憶體系統形成為於基板上層疊之系統封裝SIP(System In Package)。SIP具有用以存取記憶體MEM之記憶體控制器 20 MCNT1、快閃記憶體FLASH、用以存取快閃記憶體FLASti 之記憶體控制器MCNT2及控制系統全體之CPU。CPU與記憶體控制器MCNT1-2藉系統匯流排SBUS連接。CPU為存取記憶體MEM，而輸出存取命令CMD、外部位址AD及寫入資料DT，藉由記憶體控制器MCNT1從記憶體MEM接收讀 16 1300573 取資料DT。第5圖顯示在第1圖所示之記憶體]VIEM中，於存取有效資訊AINF設定邏輯1時之存取動作。在此例中，接續副單元陣列SARY0之叢發存取動作後，執行副單元陣列SARY1 5 之存取動作。於列位址RA12-13為“0，，時選擇副單元陣列SARY〇。在此例中，叢發暫存器BUSTR設定為“全叢，，。因此，攔位址 CA0-6每次存取時，依序以1〇進位從“〇，，增加至“63”。當搁位址CA0-6輪完一回時，在仍保持列位址raO-11(在此例為 10 204)下，將副單元陣列SARY0鈍化，並將副單元陣列SARY1 活化。因而，在不使活化領域增大下，可依序存取複數之副單元陣列SARY。 15 20 第1圖所示之存取檢測部24從副單元陣列SARY〇之最後開始與第4個存取(CA〇_6=6〇)同步，將檢測信號det = 化。陣列控制部26與檢測信號猶之活化同纟，為將副單兀陣列SARY1活化，而將活化信號八⑶活化。副單元陣列 sARYm應活化信號ACT1，在副單元陣列sar辦，執行最後3個树動作之㈣，練供給騎㈣rdec之電源之生成電路⑽如升壓Μ生成魏、負電壓生成電路)或提供給感測放大USA之電源之生成電路(例如升壓電壓生成電路、負電Μ生成電稱活化。終於料辑列sary〇之存取動作完成後，從下個開始副單元㈣讀幻之動作。即，為刪減歸電力，在僅將1個副單元陣列SARY 活化之動作模細账高位準）中，麵動作於副單元陣列 17 1300573 SARY0-1之切換期間不停止而不間斷執行。且，於副單元陣列SARY1之活化後，將已完成存取動作之副單元陣列 SARY0純化(ACT0=低位準）。因而，在不使存取效率降低下，可使耗費電力為最小限度，而可存取單元陣列。 5 以上，在第1實施形態中，於提供存取命令前，將未對應存取有效資訊AINF之數之副單元陣列SARY強制活化。因而，當同時活化之副單元陣列SARY之數少時，亦可不中斷存取動作而執行。又，由於不需再設定存取有效資訊 AINF，故不需為改寫存取有效資訊AINF而中斷存取動作。 10 結果，在不使存取效率降低下，可使耗費電力為最小限度，而可存取單元陣列。又，藉叢發存取動作之連續存取，執行對未允許存取之副單元陣列SARY之存取動作時，藉於事先藉存取檢測部 24檢測該資訊，可有餘裕將下個存取之副單元陣列活化。 15 因此，可不中斷存取而連續執行。特別是存取動作等在記憶體MEM内部自動執行之連續存取時，藉預先將下個存取之副單元陣列SARY活化，防止存取之中斷，可輕易控制用以存取記憶體之控制器。第6圖顯示本發明第2實施形態之半導體記憶體。與第1 20 實施形態說明之要件相同之要件附上相同之標號，並對該等省略詳細說明。此實施形態之半導體記憶體MEM具有將從存取檢測部24輸出之檢測信號DET輸出至記憶體MEM外部之檢測端子DET。其他之結構與第1實施形態相同。即，半導體記憶體MEM形成SDRAM。 1300573 第7圖顯示搭載第6圖所示之記憶體MEM之記憶體系統。與第1實施形態不同之處為從記憶體MEM將檢測信號 DET傳送至記憶體控制器MCNT1。記憶體控制器MCNT1 具有控制部CNT1，該控制部CNT1係依顯示執行未對應存 5 取有效資訊AINF之副單元陣列SARY之存取動作的檢測信號DET之活化，判斷停止或繼續記憶體MEM之存取。其他之結構則與第4圖相同。舉例言之，如上述第5圖所示，於叢發存取模式進行時，於對允許存取之副單元陣列SARY之存取動作後，執行 10 對未允許存取之副單元陣列SARY之存取動作時，存取記憶體MEM之記憶體控制器MCNT1無法辨識切換要活化之副單元陣列SARY。此時，藉將檢測信號DET傳送至記憶體控制器MCNT1，記憶體控制器MCNT1之控制部CNT1可回應檢測信號DET，而判斷執行或停止未允許存取之副單元陣 15列SARY之存取動作。舉例言之，若未對應存取有效資訊 AINF之副單元陣列SARY之存取動作為錯誤動作時，記憶體控制器MCNT1便停止存取動作。藉此，停止無謂之存取。若未對應存取有效資訊AINF之副單元陣列SARY之存取動作為正常動作時，記憶體控制器MCNT1便繼續存取動 20 作。以上，在第2實施形態中，可獲得與上述第丨實施形態相同之效果。再者，在此實施形態中，藉將檢測信號det 傳送至記憶體控制器MCNT1，記憶體控制器MCNT1可判斷繼續或停止存取。結果，由於可防止因錯誤動作造成之無 19 1300573 胃之存取動作’故在不使存取效率降低下，可使耗費電力為最小限度，而可存取單元陣列。 —第8圖顯示本發明第3實施形態之+導體記憶體。與第1 二知形恶明之要件相同之要件附上相同之標號，並對該等省略抽㈣。此實施形態之半導體記憶體MEM具有命令輸入電路10B及陣列控制部26β取代第1施形態之命令輸入電路ίο及陣列控制部26。又，半導體記憶體MEM具有接收強制存取要求FREQ之專用強制存取要*FREq。其他之結構與第i實施形態相同。即，半導體記憶體形成 10 SDRAM。陣列控制部26B回應以強制存取要求端子FREq接收之強制存取要求FREQ，而將對應所有副單元陣列sary〇_3《活化彳§唬八〇10-3強制活化。即，陣列控制部26B回應強制存取要求FREQ，將未對應設定於存取暫存器ACSR之存取 15有效寅訊AINF之副單元陣列sARY強制活化。在此實施形態中，由於不需將活化之副單元陣列SARY 與強制存取要求FREQ—同指定，故記憶體控制器 MCNT1(圖中未示）不根據命令之輸入規格，而可在任意之時間提供強制存取要求FREQ。由於在不使用命令端子 20 CMD、位址端子RA0-13、CA0-8及資料端子DT〇_7，可提供強制存取要求FREQ，故在不中斷存取動作下，可將下個要執行存取動作之副單元陣列SARY活化。此外，雖圖中未示，記憶體控制器]^(：]^1[1具有輸出強制存取要求FREQ之強制存取要求端子FREq取代接收第7 1300573 圖所示之檢測信號DET之檢測端子DET。記憶體系統之其他結構則與第7圖相同。以上，在第3實施形態中亦可獲得與上述第丨實施形態相同之效果。再者，在此實施形態中，不使用一般之存取 5動作使用之端子，而可將未對應存取有效資訊AINF之副單元陣列SARY強制活化。結果，在不使存取效率降低下，可存取副單元陣列SARY。第9圖顯示本發明第4實施形態之半導體記憶體。與第工只施形悲說明之要件相同之要件附上相同之標號，並對該 ίο等省略詳細說明。此實施形態之半導體記憶體MEM具有模式暫存為12C取代第1實施形態之模式暫存器I]。又，半導體記憶體MEM新具有保險絲電路30C。其他之結構與第1實施形態相同。即，半導體記憶體形成sdram。模式暫存裔12C係從第1實施形態之模式暫存器12刪去 I5存取暫存IsACSR而構成。存取有效信號八^^^從保險絲電路30C輸出。保險絲電路3〇c具有執行存取有效資訊ainf 之保險絲。即，保險絲電路30C具有設定存取有效資訊ainf 之存取資訊部的功能。以上，在第4實施形態中亦可獲得與上述第丨及第2實施 20形態相同之效果。再者，於保險絲電路30C執行存取有效資訊A聊時，/亦可藉強制存取要求FREQ，存取未允許存取之副單元陣列SARY。第10圖顯示本發明第5實施形態之半導體記憶體。與第 1貫施形態及第4實施形態說明之要件相同之要件附上相同 21 1300573 之標號，亚對該等省略詳細說明。此實施形態之半導體記 k、體MEM具有與第4貫施形態相㈤之模式暫存器l2C取代第1實施形態之模式暫存II12。又，半導體記憶體mem新具有配線連接電路伽。其他之結構則與第j實施形態相 5同。即，半導體記憶體形成SDRAM。配線連接電路32D為以對應在記憶體]^]£]^之製程使用之光罩之圖形形狀而形成於記憶體MEMi基板上之導電圖形CD構成的開關。配線連接電路32D依導導圖形連接端之電壓值，記憶顯示同時活化之副單元陣列SRAYi數的存 10取有效資訊AINF。在此例中，導電圖形CD連接於電源線 VDD或設置線VSS。即，配置連接電路32D具有設定有存取有效資訊AINF之存取資訊部的功能。以上’在第5實施形態中，亦可獲得與上述第1及第2 實施形態相同之效果。再者，依使用之光罩，執行存取有 15效資訊ΑΙΝί^，亦可藉強制存取要求FREQ，存取未允許存取之副單元陣列SARY。第11圖顯示本發明第6實施形態之半導體記憶體。與第 1實施形態說明之要件相同之要件附上相同之標號，並對該等省略詳細說明。此實施形態之半導體記憶體MEM具有4 20 個分別具有記憶體磁心28之記憶庫BK1-4。又，對應記憶庫 BK1-4分別形成4個位址控制部丨4、4個位址計數器22、4個存取檢測部24及4個陣列控制部26。模式暫存器12E具有分別對應4個記憶庫BK1-4之暫存器BUSTR及存取暫存器ACSR。位址輸入部18E除了第1實 22 1300573 施形態之位址輸入部18之功能外，尚具有接收用以識別記憶庫BK1-4之記憶庫位址BA0-1的功能。記憶庫位址BA0-1 提供給陣列控制部26，各陣列控制部26依記憶庫位址ΒΑ0-1 而活化，以存取對應之記憶庫BK1-4。 5 其他之結構除了對應記憶庫BK1-4而分別生成叢發信號BUST1-4、存取有效信號AINF1-4、位址計數器22之位址 RAO-11、CA0-6、SA0-1、檢測信號DET1-4外，其餘與第1 實施形態相同。叢發信號BUST1-4、存取有效信號 AINF1-4、檢測信號DET1-4末尾之數字對應記憶庫BK1-4 10之末尾之數字。即，半導體記憶體形成具有4個記憶庫BK1-4 之SDRAM。在此實施形態中，第1實施形態說明之動作對各s己憶庫BK1-4執行。存取有效資訊AINF1-4依為命令輸入部10E所提供之暫存器設定命令，而對各記憶體BK1-4設定，或對所有 15 BK1-4統一設定。因此，命令輸入部1〇E除了第丨實施形態之命令輸入部10之功能外，並接收包含顯示對各記憶庫 BK1-4設定存取有效資訊AINF1_4或對所有之記憶庫bki_4 統一設定之資訊的暫存器設定命令（存取有效資訊設定命令）。藉此，可依存取記憶體MEM之記憶體控制器（記憶體 20系統)之規袼設定存取有效資訊AINF1-4。各陣列控制部26回應對每一記憶庫BK1-4提供之強制存取要求RFEQ1·4,而將設定於未職對應之存取暫存器 ACSR(存取資訊部）之存取有效資訊A刪_4的副單元陣列 SARY強制活化。 23 1300573 以上，在第6實施形態中亦可獲得與上述第丨及第2實施形怨相同之效果。再者，在具有複數記憶庫BK1-4之記憶體 MEM中，在不使存取效率降低下，可使耗費電力為最小限度’而可存取各記憶庫BK1-4之副單元陣列SARY。 5 另，在上述實施形態中，就將記憶體系統形成為SIP之例作了敘述。本發明不以此實施形態為限。舉例言之，將記憶體系統形成為層疊於矽基板上之系統LSI(s〇c;Systenl On Chip)亦可，藉於印刷基板上搭載記憶體mem、快閃記憶體FLASH及記憶體控制器MCNT! _2而形成記憶體系統亦 10 可。在上述實施形態中，就將本發明應用於SRAM之例作了敘述。本發明不以此為限。舉例言之，本發明亦可應用於DRAM、虛擬SRAM、SRAM或快閃記憶體等。虛擬SRAM 為具有DRAM之記憶體，且具有與SRAM相同之輸入輸出介 15 面，以在内部自動執行記憶體單元之更新動作之記憶體。應用本發明之半導體記憶體為時鐘非同步式亦可，為時鐘同步式亦可。上述之實施形態亦可應用於具有8個、16個或32個等之 2的η次方個（n:3以上之整數）之副單元陣列SARY之半導體 20 記憶體MEM。此時，用以識別副單元陣列SARY之陣列選擇位址SA之位元數需η條。又，將第2-第5實施形態應用於具有複數記憶庫ΒΚ之半導體記憶體MEM亦可。以上，就本發明作了詳細說明，上述實施形態及其變形例僅為發明之一例，本發明不以此為限。可明瞭在不超 24 1300573 出本發明之範圍可進行變形。本發明可適用於可變更位址空間尺寸之半導體記憶【圖式簡單說明】 5 第1圖係顯示本發明第1實施形態之半導體記憶體之塊圖。第2圖係顯示第1圖所示之單元陣列之詳細内容之塊圖。第3圖顯示依第1圖所示之存取暫存器之設定内容之位 10 址的分配之說明圖。第4圖顯示搭載第1圖所示之記憶體之記憶體系統之塊圖。第5圖係顯示在第1圖所示之記憶體中，於存取有效資訊設定邏輯1時之存取動作的時間圖。 15 第6圖係顯示本發明第2實施形態之半導體記憶體之塊圖。第7圖係顯示搭載第6圖所示之記憶體之記憶體系統之 * 塊圖。第8圖係顯示本發明第3實施形態之半導體記憶體之塊 20 圖。第9圖係顯示本發明第4實施形態之半導體記憶體之塊圖。第10圖係顯示本發明第5實施形態之半導體記憶體之塊圖。 25 1300573 第11圖係顯示本發明第6實施形態之半導體記憶體之塊圖。【主要元件符號說明】

10…命令輸入部 10B...命令輸入電路 12.. .模式暫存器 12C...模式暫存器 14…時鐘輸入部 16…位址輸入部 18…位址輸入部 20·.·資料輸入輸出部 22···位址計數器 24.. .存取檢測部 26.. .陣列控制部 26B...陣列控制部 28.. .記憶體磁心 30C...保險絲電路 32D...配線連接電路 MEM···半導體記憶體 CMD···命令端子 BUSTR…叢發暫存器 ACSR...存取暫存器 SARY(0-3)···副單元陣列 AD...位址端子 RA...位址端子 CA...位址端子 WL...字線 BL...位元線 /BL...位元線 DB...資料匯流排 DT...資料端子 ARY…記憶體單元陣列 RDEC...列解碼器 SA...感測放大器 CSW…欄開關 CDEC...欄解碼器 RA...讀出放大器 WA…寫入放大器 MC....動態記憶體單元 MCNT1...記憶體控制器 FLASH...快閃記憶體 MCNT2...記憶體控制器 SBUS...系統匯流排 DET...檢測端子 FREQ...強制存取要求端子 CD...導電圖形 VDD...電源線 VSS...配置線 BK1-4. · .¾己憶庫

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Claims

l3〇〇573 十、申請專利範圍： L -種半導體記憶體，包含有：之位=單元陣列，係具有記憶體單元，並分配有不同存取資訊部，係用以設定顯示陣列數之存取有效資訊者；_活化切述單元要求陣部，係回應來自半導體記憶體外部之存取訊之…1蚊於前述存取資訊部之前述存取有效資 10 15 之強：化，同時，回應來自半導體記憶體外部述存求，將未對應設定於前述存取資訊部之前有效貝矾之單元陣列強制活化者。 2·如申請專利範圍第i項之半導體記憶體，更包含有：存取檢測部’係於連續執行對複數前述單元陣列之子取時’預先檢測於對應前述存取有效資訊之單元陣列之存取之後’執行未龍前述麵有效資默單元陣之存取者，且前述陣顺制部_前述存取檢測部之檢測，以強制將未對應前述存取有效資訊之單元陣列之存取活化，而執行存取動作。 3·如申請專利範圍第2項之半導體記憶體，更包含有：位址計數n ’係於用以連續存取前述記憶體單元之叢發拉式進彳T時運作，依序生成接續於從半導體記憶體外部提供之外部存取位址之後之㈣存取位址者，且前述存取檢測部於叢發模式進行時，依前述外部 27 1300573 存取及内部存取位址，執行檢测動作。 4. 如申請專利範圍第2項之半導體記憶體，更包含有. 檢測端子’係將顯示回應前述存取檢：部3之檢測，以將執行未對應前述存取有效資訊之單元陣列之存取動作的檢測信號輸出至半導體記憶體外部者。 5. 如申請專利範圍第!項之料體記憶體，更包含有：命令輸入部，係接收存取前述記憶體單元之存取命令，並接收前述強制存取要求作為命令者， —且前述陣列控制部回應以前述命令輪入部接收之前述強制存取要求，將未對應前述存取有效資訊之單元陣列強制活化。 6. =申請專利範圍第丨項之半導體記憶體，更包含有接收前述強制存取要求之強制存取要求端子，且前述陣列控制部回應以前述強制存取要求端子接收之前述強制存取要求，而將未對應前述存取有效資訊之單元陣列強制活化。、 7·如申請專利範圍第1項之半導體記憶體，更包含有：命令輸入部，係接收存取前述記憶體單元之存取命令，並接收前述存取有效資訊作為暫存器設定命令者，且前述存取資訊部依前述暫存器設定命令設定。 8.如申請專利範圍第7項之半導體記憶體，其中前述存取貧訊部依對應前述暫存器設定命令而藉由外部端子提供之位址及資料之至少一者設定。 9·如申請專利範圍第1項之半導體記憶體，其中前述存取 28 1300573 資《TUP係執行&述存取有效資訊之保險絲電路。 1〇t申請專利範圍第1項之半導體記憶體，其中前述存取貝Λ 口!^系以對應在半導體製程使用之光罩之圖形形而开乂成於半導體記憶體之基板上的導電圖形構成之門 5 關， ~開且前述開關依前述導電圖形之連接端之電憶用以顯示同時活化之前述單元陣列數的存取= 訊。，為 u.如申請專利範圍第1項之半導體記憶體，更包含有： 10 複數°己^庫，係分別具有複數前述單元陣列，卫互獨立運作者，相 w述存取貪訊部保持相對於前述各記憶庫單元陣列的前述存取有效資訊，且前述陣列控制部對^ 前述各記憶體庫而設置’並回應提供給前述各記憶庫: 15 則述強制存取要求，而將未對應設定於前述存取資訊部之前述存取有效資訊之單元陣列強制活化。、… 12.如申請專利範圍第U項之半導體記憶體，更包含有：叩·？輸入部，係接收存取前述記憶體單元之存取命令’並接收前述存取有效資訊作為暫存器設定命令者， 2〇且剛述暫存器設定命令包含顯示對前述各記憶庫設定前述存取有效資訊或對所有前述記憶庫統一設定前述存取有效資訊之資訊。 13· —種圮憶體系統，係具有半導體記憶體及用以存取該半導體記憶體之控制器者，該半導體記憶體包含有： 29 1300573 複數單元陣列，係具有言之位址者；己隱體單元，並分配有不同

存取資訊部，係用以設定顯陣列數之存取有效資訊者；示同時活化之前述單元

存取_部，聽補執彳增舰前料元陣列之之=時’贱檢翁制前財料效資蚊單元陣列子取之後執仃未對應前述存取有效資訊之單元陣列 10 15

2〇、陣列控制部’係回應來自半導體記憶體外部之存取要求’而將對應狀於前述存取:魏部之前述存取有效 f訊之單元陣列活化，同時，回應來自半導體記憶體外 ^之強制存取要求，將未職設定於前述存取資訊前述存取有效資訊之單元__活化者；及、… 子係將顯示回應前述存取檢测部之檢測，而執行未對應前述存取有效#訊之單元卩㈣之存取動作的檢測㈣輸丨至半導體記憶體外部者又，前述控制器包含有：控制部，係回應前述檢測信號，判斷執行或停止未對應則述半導體記憶體之前述存取有效資訊之單元陣列的存取動作者。

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