TWI300567B - Serially sensing the output of multilevel cell arrays - Google Patents

Description

1300567 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術内容實施方式及圖式簡單說明） 【發明所屬之^技術領域】 發明背景 本發明一般是有關於多位準快閃記憶體輸出之序列式 5 感測。 【先前技術3 藉由將從所儲存資料所產生之電壓與電流與參考電壓 或電流比較，而從非依電性（nonv〇latile)記憶體讀取資料 。在多位準晶胞的情形中，此讀取資料的過程涉及：將從 10資料所產生之電壓與電流與一系列參考電壓與電流比較， 以確定所產生電壓對於參考電壓之位置。 傳統上，此用於從多位準晶胞讀取資料之感測設計涉 及：對於各參考位準使用一個感測放大器。此方法可稱為 (同時）平行感測。與此相對照的在序列感測中，可以使用 15信號感測放大器以感測多位準晶胞。其優點為將使用於感 測電路之碎面積數量減少N倍，而N為參考電壓之數目。 此外，序列式感測設計將取決於電壓或電流晶胞上之負載 與在參考電壓或電流上之負載匹配。相對照之下，在並聯 式感測設計中，此取決於晶胞之電壓或電流具有N個感測 20放大器負載，而各參考電壓或電流只有一個感測放大器負 載。此匹配不良會造成放大中之偏差，其可能須要額外的 電路或可能須要較大的差異邊際。 由於序列式感測之優點，因此須要較佳方式在多位準 記憶胞中實施序列感測。 !3〇〇567 玖、發明說明 【發明内容】 根據實施例，可以使用序列感測設計以感測儲存在多 位準晶胞上之資訊。可以首先感測晶胞中資訊之最高有效 位元。可以使用此最高有效位元資訊以決定使用至少兩個 5 參考位準之那一個，以決定晶胞之最低有效位元。 圖式簡單說明 第1圖為根據本發明實施例之序列感測設計之概要圖 式說明； 第2圖為根據習知技術之最適序列感測算法； 10 第3圖為根據本發明之實施例之用於序列感測設計之 閂鎖機構之說明； 第4圖為根據本發明另一實施例之閃鎖機構之說明； 第5圖為根據本發明還有另一個閂鎖機構之概要圖式 說明； 15 第6圖為本發明另一實施例之概要說明； 第7圖為流程圖用於根據本發明實施例第6圖中所示之 實施例； 第8圖為本發明另一實施例之概要圖式說明；以及 第9圖為本發明另一實施例之概要圖式說明。 20 【實施方式】 較佳實施例之詳細說明 請參考第1圖，序列感測設計包括用於多位準晶胞（各 曰曰胞具有兩位兀）之單一感測放大器16。通常，當評估儲 存於記憶體中資料時，將此資料與參考比較，以確定該資 7 1300567 玖、發明說明 料是二進位‘ 1 ’或二進位‘〇,。在雙位元感測設計中，此資 料砰估之輸出具有四個位準之一：[0,0]，[0，1]，[1，0]，或 [1，1]。本發明並不受限於在多位準記憶胞中，每一個胞之 任何特定位元數目。通常此等多位準晶胞可以與快閃記憶 5體使用，本發明並不受此限制。 在第1圖中的第一循環期間，三個參考位準之中點參 考電壓與電流是至感測放大器丨6之一輸入。在兩位元之例 子中，此中點參考二是介於對應從所感測晶胞輸出⑴⑴與 [1，〇]之位準之間。將來自陣列晶胞之取決於晶胞之電壓或 10電流所保存之隨機資料饋至感測放大器16之另一輸入。此 感測操作之輸出是用於被感測胞之最高有效位元（MSB)。 此序列感測設計使用第一感測操作之輸出（即，msb)，以 決定對於第二感測操作使用何種參考電壓或電流，用於相 同取決於胞之電壓或電流。 15 尤其，如果此最高有效位元為零，則此使用於第二感 測操作之參考位準是參考3。此參考位準3是介於㈣測晶 胞輸出之[0,0]、_之間。因此，如同於第旧所示將 感測放大器16之輸出經由最低有效位元（lsb)邏輯18回饋 ，而在第二週期中選擇將參考位準！或參考位準增入至感 測放大器16之上部輸人端子。如果此最高有效位元為i， 則此使用於第二感測操作之參考位準為參考丨。參考丨是介 於所感測晶胞之輸出[1，0]與[H]之間。 經由各種參考位準 然而，在某些實施 在某些實施例中，人們可以單純地 從頂部至底部或從底部至頂部地循環。 20 1300567 玖、發明說明 例中，此種序列式搜尋技術較在第2圖中所說明二項式搜 尋算法實質上耗用更長的時間以達成解決方案。 請參考第2圖，如同於20所示，首先將參考2施加於感 測放大器16之上部端子。如果此最高有效位元為零，則如 5同在22所示在第2循環中將參考位準3施加於感測放大器16 。相反的，如果此最高有效位元為1，則如同在24所顯示 ，在第2循環中施加參考位準丨。然後，下一個比較可以造 成零，在此情形中輸出為[1，〇];或下一個比較可以造成i ，在此情形中輸出為[1，1]。同樣的在一實施例中，其中如 10於22所示在第二循環中施加參考位準3，其輸出為[〇,〇]或 [0，1]。 第3圖顯示此最低有效位元邏輯18之更詳細之實施例 。根據本發明之實施例，根據儲存於局部閂鎖4〇中資料而 選擇，將局部感測放大器36耦合連接至陣列晶胞28以及參 15考晶胞30或32。此局部閃鎖4〇是麵合連接至局部感測放大 器與周圍輸出閃鎖38之間之局部感測放大器36之輸出。 在第3圖中所示之並聯局部閃鎖實施例中周圍輸出 鎖38與局部問鎖40均由相同之局部感測放大器％之輸出所 驅動。此外，控制邏輯與電壓位準位移42將閃鎖資料轉換 2〇成兩個個別的控制信號，而在3〇所示之參考丄與在^所示 之參考3之間選擇。更特別的是，控制邏輯與位準位移^ 將開關34a與34e之—關閉（dGse)，且將兩個開關μ之另一 個開啟一 η)，以提供適當的參考給局部感測放大器％。 其次請參考第4圖，根據本發明另—實施例，可以將此 1300567 玖、發明說明 驅動開關34a與34c且選擇兩個參考3〇或32之一之位準位移 功此，直接合併入局部鎖4〇&中。此可以根據一些實施例， 以強迫控制邏輯與位準位移42a成為與從局部閂鎖4〇a之輸 出之相同提高電壓位準為代價，在回饋路徑中去除一項操 5 作。否則的話，第4圖之實施例與第3圖之實施例類似。 其次請參考第5圖，根據本發明之另一個實施例，可 以將局部鎖40b設置介於局部感測放大器36與周圍輸出閂 鎖38之間。此項實施將輸出閂鎖38之資料與回饋至控制邏 輯與位準位移42b之資料匹配，以控制此最低有效位元參 10 考之選擇。此項匹配在當查証在某些實施例中具有臨界值 非常接近中點參考之晶胞28之程式化有效時可能會重要。 其次請參考第6圖，此感測放大器36是耦合連接至多 位準單元字元多工器（MUX)68。此感測放大器36可以符合 任何序列感測設計，包括於第1、3、4或5圖中所示之感測 15 放大器配置之一。 在第一或MSB感測操作中，開關44a是關閉，且開關 44b為開啟。開關44c亦為開啟。然後可以將最高有效位元 資料轉送至中間閂鎖40。在完成此最高有效位元感測後， 關閉44a開啟，以擷取在中間閂鎖40中之最高有效位元資 20 料，而以開關44b仍然開啟以及開關44c關閉。 在此點，可以感測此最低有效位元資料，而不會干擾 此最高有效位元資料。一旦感測到此最低有效位元資料， 則開關44b關閉（開關44a保持開啟），且開關54與62開啟。 因此，將此等最高有效位元資料與最低有效位元資料各轉 10 1300567 玖、發明說明 运至第二組之閂鎖52與60。在此之後，在將開關44b開啟 之前（或至少與其同時），將開關54與62關閉，使資料可供 使用於對MLC字元多工器68之輸入。在閂鎖52與60以及與 閃鎖40與感測器36去除連接之前，在閂鎖52與60中擷取資 5 料。在此點，可以進行隨後之MSB與LSB感測操作，而不 會干擾到來自前感測序列之資料，且同時經由多工器驅動 先前資料。 此等閂鎖40、52、以及60之組之順序，可以由單一脈 衝完全控制，其顯示正在進行最高有效位元之感測。這即 10 是’當正在進行最高有效位元之感測時，開關44a為關閉 且開關44b開啟。當完成最高有效位元之感測時，開關44a 為開啟且開關44b關閉。 對於同步叢發（burst)信號而言，可以經由系統時鐘之 時脈而獨立控制開關44b，以確保此第二組最低有效位元 15資料不會寫入蓋過此第一或最高有效位元資料。在同步叢 發中同時讀取多個字元，以致於各字元可以時脈關閉，而 對於第一字元後之各字元無須等待額外的感測期間。 此多位準之晶胞記憶體在某些實施例中，具有使用序 列感測之連續叢發（burst)能力。此連續叢發是正在進行中 20 之同步叢發，而當在分析前一批次（batch)字元時，感測電 路讀取下一批次字元。 例如，為了在叢發操作中使用x64多位準晶胞感測結 構’則為有利依序擷取256位元資料。由於感測電路立刻 提供64位元資料，而使用192閂鎖以保存其餘的資料。因 1300567 玖、發明說明 此，在所示的實施例中，64位元可以存在於感測放大器36 中，且64位元可以存在於閂鎖4〇、56與60中。多工器68之 輸出是由字元選擇位元控制，此位元包括最高有效位元與 最低有效位元。 5 中間閂鎖40包括一對反相器48與50。此中間閂鎖40具 有開關44c，其由將控制開關44a之信號之反相信號而控制 。同樣地，閂鎖52包括開關54以及一對反相器56與58。開 關54的狀態與開關44b之狀態相反。開關62之狀態與開關 44b之狀態相反。閂鎖60亦包括反相器64與66。開關44c、 1〇 54與62控制其各閂鎖之輸出。因此，將最高有效位元資料 傳送至多工器68之上部輸入，且將最低有效位元資料傳送 至多工器68之下部輸入，而在多工器中將資料組合。 請參考第6與7圖，控制69輸出信號A、X、B、以及B ’其如同在第6圖中所示傳送至開關44a、44c、44b、54以 15 及62。控制69亦可發出控制多工器68之“字元選擇位元 (WSB)”此控制可以用硬體、軟體或軔體實施。 請參考第7圖，根據本發明之實施例，控制69實施資 料排序流程100，其首先決定是否已感測到最高有效位元 資料，如同在102所決定者。如果是如此，則啟動信號a啟 20動將其各開關關閉，且將信號B、X啟動將開關開啟，此 均如同於方塊104中所示。 在本發明較佳實施例中，在菱形106檢查以決定時間 期間是否已終止。在一實施例中此可供使用的時間可以為 •在閂鎖40中足以擷取最高有效位元資料之時間。亦可以 12 1300567 玖、發明說明 使用其他的技術以決定何時進行。 如同在I形106中所決定，一旦時間終了，則如同於 方塊108中所示操作信號八將其相對應之開關開啟，且操作 h號X將其相對應之開關開啟。其次，在菱形11〇檢查是 5否已感測到此“最低有效位元資料，，。如果是的話，則操作 信號B將其相對應的開關關閉，且操作信號g將其相對應 的開關開啟，如同在方塊112中所示者。 在菱形114決定是否發生時間終了。再度此時間終了 可以顯示足夠的時間，使得能在閂鎖6〇中將此最低有效資 10料鎖住。亦可使用其他之技術。 在一實施例中，如同於方塊106中所顯示，一旦時間 終了，可以操作信號B將其相對應開關開啟，以及操作信 號5將其相對應開關關閉。 請參考第8圖，此用於將感測放大器26耦合連接至陣 15列晶胞以及一或多個參考晶胞之設計，會有降低搞合連接 雜Λ之效應。此旋轉位元線對之一份子可以耦合連接至陣 列晶胞，而此位元線對之另一份子可以耦合連接至參考晶 胞。為了平衡此在感測放大器36之輸入所看到之負載，此 陣列晶胞可以耦合連接至用於偶數區塊之位元線，並且可 〇以耦a連接至用於奇數區塊之另一位元線。因此，在本發 明之-實施例中，可以使用區塊解碼之最低有效位元以決 定，將感測放大器36之那一側連接至陣列，以及將感測放 大态3 6之那一侧連接至參考晶胞。 給定此結構，則任何影響位元線之系統雜訊顯示為對 13 1300567 玖、發明說明 於感測放大器之共同模式雜訊（折制共同模式雜訊）。由於 旋轉，此感測放大器輸出之極性不僅取決於陣列與參考資 料之相對值，而且取決於那一個晶胞連接至放大器之那一 側。如果沒有在第8圖中所示之區塊解碼去除擾亂技術， 5 則此來自感測放大器輸出之極性將不可知，使其無法決定 MSB感測存取之正確值（然後使用它以選擇用於LSB存取之 適當參考）。以本發明的一些實施例，可以使用區塊位址 以實施用於LSB感測之正確參考之選擇。 在一實施例中，可以使用區塊位址72直接選擇將感測 10放大器36之那一侧連接至陣列，以及將感測放大器之那一 側連接至參考晶胞。可以將區塊位址72與石址74連接 至切換網路70，其包括：耦合連接至偶數輸入76之開關 80a與80b，以及耦合連接至奇數輸入78之開關80(：與8〇(1。 取決於開關80之狀態，可以在區塊位址之控制下，將奇數 15輸入78或偶數輸入76耦合連接至感測放大器36。不論將那 一個位元線耦合連接至那一個晶胞，此來自感測放大器36 之輸出之極性皆相同。 請參考第9圖，隔離電路1〇4可以控制從感測放大器36 提過信號給局部閂鎖，例如第3至5圖之閂鎖40、40a或40b 20 ，其經由信號輸出A(OUT A)與B(OUT B)而耦合連接。電 路104減少由於儲存在節點a與B上電荷所產生之資料依賴 性0 將來自感測放大器36之第一與第二輸出耦合連接至 PMOS電晶體之或驅動器99與86閘極。驅動器99與86是從 14 1300567 玖、發明說明 感測放大器36至局部閂鎖之驅動器，此閂鎖例如為第3圖 中所示之閂鎖40，且耦合連接至OUT A與OUT B。將電晶 體99之端子耦合連接至節點B，且將電晶體86之一端子耦 合連接至節點A。亦耦合連接至節點B的是PMOS電晶體或 5 通過閘極96，其接收在其閘極上之通過信號B。亦耦合連 接至節點A的是PMOS電晶體或通過閘極94，其亦接收在 其閘極上之通過信號B。當資料在放大器36與閂鎖之間通 過時，閘極94與96實施控制。 亦將通過信號B耦合連接停一對反相器98與92，其各 10 為電路88b與88a之一部份。電晶體102耦合連接至反相器 98，以及電晶體90耦合連接至反相器92。電晶體102與電 晶體99並聯，且電晶體90與電晶體86並聯。在一實施例中 ，電晶體90與102是PMOS電晶體。 最後，將電晶體96與94耦合連接至差動放大器84，其 15 如所顯示具有輸出OUT B與OUT A。將差動放大器84耦合 連接至PMOS電晶體82，其接收在其閘極上之閂鎖信號B。 電晶體86作用為PMOS驅動器，且電晶體94作用為 PMOS通過閘。在正當的操作中，因為通過信號B為零而將 電晶體96與94導通。藉由來自感測放大器36之輔助輸出， 20 將電晶體99與86之一導通（turn on)且將另一電晶體切斷 (turn off)。在一段時間之後，當資料穩定下來時，將閂鎖 B設定為零而將資料保存於局部閂鎖84中。亦藉由等於1之 通過信號B將電晶體94與96切斷，以允許將感測放大器36 移至“最低有效位元”(LSB)之感測。 15 1300567 玫、發明說明 所產生的一個問題為··當電晶體96與94為切斷時，節 點A與B保持浮動。反相器92與98以及裝置90與1〇2形成預 充電電路，以降低或去除由於儲存在節點A與B之電荷所 產生之資料依賴性。 如果將左侧電晶體99驅動得低，且將右侧電晶體86驅 動得同，則在將電晶體94與96切斷後，節點B保持接近供 應電壓、且節點A保持接近接地電壓。因此，在下一個感 測操作期間，此在節點八與3所見之電容負載是取決於資 料’而不當地影響感測作業。 1〇 在一實施例中，當各電晶體94與96為切斷（open)時， 將節點A與B預先充電至供應電壓。可以將小的升壓電晶 體102與90設置成與電晶體99與86並聯。藉由經反相之通 過信號B而控制各升壓電晶體1〇2或9〇。然後，當使用電路 1〇4時，將節點A與B保持在供應電壓位準。因此，局部閂 15鎖40不會藉由在感測放大器的輸出上設置非對稱負載而破 壞感測過程。 雖然本發明是以有限數目的實施例說明，熟習此技術 之人士瞭解可以從它導引出各種修正與變化。其用意為所 附申請專利範圍包括在本發明真實精神與範圍中所有此等 20 修正與變化。 【囷式簡單說明】 第1圖為根據本發明實施例之序列感測設計之概要圖 式說明； 第2圖為根據習知技術之最適序列感測算法； 16 1300567 玖、發明說明 第3圖為根據本發明之實施例之用於序列感剛 閂鎖機構之說明； 之 第4圖為根據本發明另一實施例之閂鎖機構之說明· 第5圖為根據本發明還有另一個閂鎖機構之概要圖 5說明； θ & 第6圖為本發明另一實施例之概要說明； 第7圖為流程圖用於根據本發明實施例第6圖中所示之 實施例； 第8圖為本發明另一實施例之概要圖式說明；以及 10 第9圖為本發明另一實施例之概要圖式說明。 【圓式之主要元件代表符號表】 16、26…感測放大器 60…閂鎖， 18…最低有效位元之邏輯 68…多工器 20、22 ' 24···位置 69…控制 28…陣列晶胞 7 0…切換網路 30、32…參考晶胞 72…區塊位址 34a，b，c、44a，b，c、54、62 74···區塊位址 、80a，b，c，d···開關 76…偶數輸入 36…局部感測放大器 78…奇數輸入 38…周邊輸出閂鎖 82、86、90、102···電晶體 40、40a…局部閃鎖 84…差動放大器 42、42a…局部位移 98a,b、104…電路 50 ' 56、58、64、66、92 94、96…閘極 、98···反相器 99…驅動器 17 1300567 玖、發明說明 100···資料序列流 108、112、116…方塊 106、110、114···菱形 18

Claims (1)

1. 外 ‘3^0)35011; α)正本 一一一》拾7审請專利範圍 第92112428號申請案申請專利範圍修正本 96.12.28. 1· 一種多位準晶胞記憶體，其包括： 具有輸出之感測放大器； 轉合連接至該感測放大器輸出之第一路徑，而從感 測放大器選擇性地接收最高有效（m〇st significant)位元 資料； 耦合連接至該感測放大器輸出之第二路徑，而從感 測放大器選擇性地接收最低有效（least以辟出⑶加)位元 資料； 該第-路徑上ϋ鎖’以儲存最高有效位元資 料； 該第-路徑上之第二_ ’以儲存最高有效位元資 料； 15 20 在j第一路徑上_之第三閃鎖’以儲存最低有效位元 資料；以及 夕工益，其中可選擇性地操作該第二閃鎖，將最 高有效位元資料傳送給多n及其中可選擇性地 細作在自亥苐二路握上之兮笛—0曰 仫上之凛弟二閂鎖，將最低有效位元 資料輸出給多 工器0 2·:申請專利範圍第1項之多位準晶胞記憶體，包括多工 器’其輸出包括最高有效位元資料與最低有效位元資 料之感測資料。 、 3·如申請專利範圍第1項之 擇性地操作該第一問鎖 多位準晶胞記憶體，其中可選 ’將最高有效位元資料傳送給 19 1300567 拾、申請專利範圍 第二閂鎖。 4.如申請專利範圍第丨項之多位準晶胞記憶體，包括開關 ，其將該第一閃鎖選擇性地耦合連接至第二問鎖，且 將該感測放大器耦合連接至該第三閂鎖。 5· —種多位準晶胞輸出之感測方法，其包括： 選擇性地將最高有效位元資料從多位準晶胞感測 放大斋之輸出傳送至第一閃鎖； 選擇性地將最低有效位元資料從該感測放大器傳 送至第二閂鎖；以及 選擇性地將最高有效位元資料從該第一問鎖傳送 至該第三閃鎖。 6·如申請專利範圍第5項咸 4 j方法，包括將資料儲存於 該感測放大器，該第-、第二、以及第三問鎖中。 15 20 7·如申請專㈣圍第6項之感測方法，包括提供-對路徑 ，该等路徑之一包括該第一盥 一 〃弟二閂鎖，且該其他路 控包括該第二閂鎖。 8. 包括當該最低有效 ’將該第一路徑對 如申請專利範圍第7項之感測方法， 位元資料是從該感測放大器輪出時 第二路徑隔離。 9.如申凊專利範圍第8項之咸 開啟該第-與第二路徑方法’包括選擇性地同時 ^申請=«第7項之感財法，包括選擇性地開啟 Η 將該第—路徑對該第二路徑隔離。 申μ專利範圍第5項之咸测太 α測方法，包括在將該最低有 20 1300567 拾、申請專利範圍 效位元資料載入於該第二閂鎖中後，從該第一閂鎖傳 送最高有效位元資料。 12·—種多位準記憶胞，其包括： 感測放大器； 5 搞合連接至該感測放大器輸出之電路； 耦合連接至該電路之閂鎖；以及 该電路包括耦合連接至通道閘之驅動器，該驅動 器耦合連接至該感測放大器之輸出，並且將通道閘耦 合連接至該閂鎖。 10 I3·如申請專利範圍第12項之多位準記憶胞，包括第一驅 動器與耦合連接至該感測放大器第一輸出之通道閘； 以及第二驅動器與耦合連接至該感測放大器第二輸出 之通道閘。 14·如申凊專利範圍第丨3項之多位準記憶胞，包括耦合連接 15 於各驅動器與通道閘之間之升壓電晶體，當該通道閘被 切斷時，將該驅動器與該通道閘之間之節點充電。 15·如申請專利範圍第14項之多位準記憶胞，其中該升壓 電晶體是有耦合連接至反相器之閘極，該耦合連接至 信號之反相器亦耦合連接至該通道閘之閘極。 16·如申#專利範圍第丨5項之多位準記憶胞，其中該驅動 器、通道閘、以及升壓電晶體為PM〇s電晶體； 17· —種纪憶體陣列輸出之感測方法，其包括以下步驟： 從陣列晶胞提供輸出給感測放大器之第一輸入； 以及 21 1300567 拾、申請專利範圍 將感測放大器之輸出經由輕合連接至通道閘之驅 動器而回饋至閂鎖。 18·如申請專利範圍第17項之感測方法，包括： 5 冑感測放大器之第-輸出，經由第-驅動器與通 道閘耦合連接至該閂鎖；以及 、、將該感測放大器之第二輸出，經由第二驅動器與 通道閘耦合連接至該閂鎖。 A如申請專利範圍第18項之感測方法，包括將介於各通 道閘與驅動器之間的節點偏壓。 10 20.如中請專利範圍第19項之感測方法，其中當此通道閑 被切斷時，將該節點選擇性地偏壓。 22 1300567 1/6

   第一循環：MSB 第二循環·· LSB 年

   1300567 2/6

   1300567 42b」

   9/ε 1300567 铖6遲

   MSB 卫蟲(52) 1300567 5/6

   1300567 6/6

   竒數輸入 (78) (74) 弟 8 圖

   第9圖