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TWI399949B - Drive circuit - Google Patents

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TWI399949B
TWI399949B TW097106805A TW97106805A TWI399949B TW I399949 B TWI399949 B TW I399949B TW 097106805 A TW097106805 A TW 097106805A TW 97106805 A TW97106805 A TW 97106805A TW I399949 B TWI399949 B TW I399949B
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TW
Taiwan
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circuit
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TW097106805A
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TW200849906A (en
Inventor
Naoki Matsumoto
Takashi Sekino
Takayuki Nakamura
Original Assignee
Advantest Corp
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Publication date
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Publication of TW200849906A publication Critical patent/TW200849906A/zh
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Publication of TWI399949B publication Critical patent/TWI399949B/zh

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Description

驅動電路 發明領域
本發明係有關一種可對連接對象電路供給訊號之驅動電路。
 發明背景
半導體測試裝置係藉對受測裝置(以下稱為DUT)輸入預定之圖形資料之訊號，並由該訊號所致之DUT之輸出波形讀取輸出資料，再比較輸出資料與期待值資料，以測試DUT之動作之裝置。
近來，隨著CPU、MPU、記憶體等之傳輸位元率之高速化，必須補償各LSI間之連接部之傳輸損失。通常，傳輸線路具有積分性質，訊號之高頻成分則因傳輸線路而損失。因此，LSI內部時而設有用以補償傳輸損失之高通增強電路。
內部設有上述高通增強電路之LSI則必須實施高通增強電路是否正常動作之測試。
【專利文獻1】日本專利第3509258號公報
 發明概要
用以測試為補償傳輸損失而設置於DUT內部之高通增強電路之半導體測試裝置，宜可生成模擬因任意損失條件 而蒙受傳輸損失之訊號之訊號，而測試各種DUT。
本發明之目的即在提供一種驅動電路，其無須複雜之電路構造，即可可變地生成模擬已受到傳輸損失之訊號之模擬訊號，而實現設於DUT內部之高通增強電路之正確測試。
上述目的可藉一種驅動電路而達成，該驅動電路因應輸入訊號而輸出模擬已受到傳輸損失之訊號之模擬訊號，且包含有：主驅動器，係供前述輸入訊號輸入，並輸出因應前述輸入訊號之第1訊號；副驅動器，係供前述輸入訊號輸入，並輸出反轉前述輸入訊號而成之第2訊號；高通增強電路，係供前述第2訊號輸入，並輸出已增強前述第2訊號之高通之第3訊號；及，加法部，係輸出前述第1訊號與前述第3訊號相加而成之前述模擬訊號。
又，前述之驅動電路中，前述高通增強電路亦可為輸出微分前述第2訊號後之前述第3訊號之微分電路。
又，前述之驅動電路中，亦可更包含放大電路，該放大電路供前述模擬訊號輸入，並放大前述模擬訊號。
又，前述之驅動電路中，亦可更包含乘法電路，該乘法電路供前述第3訊號輸入，並調整前述第3訊號之振幅，而前述加法部輸出前述第1訊號與業經前述乘法電路調整振幅之前述第3訊號相加而成的前述模擬訊號。
又，前述之驅動電路中，前述副驅動器亦可為輸出反轉前述輸入訊號而成之前述第2訊號及因應前述輸入訊號 之第4訊號之差動驅動器，且前述驅動電路亦可更包含供前述第4訊號輸入，並輸出已增強前述第4訊號之高通之第5訊號的其它高通增強電路，又，前述加法部亦可輸出前述模擬訊號或前述第1訊號與前述第5訊號相加而成之訊號。
又，前述之驅動電路中，輸出前述第3訊號之前述高通增強電路，及輸出前述第5訊號之前述其它高通增強電路亦可由共通之微分電路所構成。
又，前述之驅動電路中，亦可更包含相位調整電路，該相位調整電路調整輸入前述主驅動器及前述副驅動器之前述輸入訊號之相位。
又，上述目的並可藉一種驅動電路而達成，該驅動電路，因應輸入訊號而輸出模擬已受到傳輸損失之訊號之模擬訊號，且包含有：主驅動器，係供前述輸入訊號輸入，並輸出因應前述輸入訊號之第1訊號；複數副驅動器，係供前述輸入訊號輸入，並輸出反轉前述輸入訊號而成之第2訊號；複數高通增強電路，具有相異之時間常數，且分別供複數前述副驅動器輸出之複數前述第2訊號輸入，並輸出已增強所輸入之前述第2訊號之高通之第3訊號；複數乘法電路，係分別供複數前述高通增強電路輸出之複數前述第3訊號輸入，並調整所輸入之前述第3訊號之振幅；及加法部，係輸出前述第1訊號與業經前述複數乘法電路調整振幅之複數前述第3訊號相加而成的前述模擬訊號。
依據本發明，可對應輸入訊號而輸出模擬已受到傳輸損失之訊號之模擬訊號之驅動電路包含有：主驅動器，係接收輸入訊號之輸入，並輸出對應輸入訊號之第1訊號；副驅動器，係接收輸入訊號之輸入，並輸出反轉輸入訊號而成之第2訊號；高通增強電路，係接收第2訊號之輸入，並輸出已增強第2訊號之高通之第3訊號；及加法部，係輸出第1訊號與第3訊號相加而成之前述模擬訊號。故，無須複雜之電路構造，即可生成模擬已受到傳輸損失之訊號之模擬訊號。
 較佳實施例之詳細說明 [使用損失量選擇電路之技術]
為測試於受測裝置(以下稱為DUT)內部設置之用以補償傳輸損失之高通增強電路，必須對DUT輸入已受到傳輸損失之訊號。又，宜可配合高通增強電路之檢查條件，而適當改變模擬訊號之損失量。
可改變損失量之傳輸損失模擬電路之構造則可考量使用諸如可選擇性切換損失量不同之複數傳輸媒介而連接於驅動器與DUT間之損失量選擇電路。
以下，參照第1及第2圖說明用損失量選擇電路之傳輸損失模擬電路之構造。第1圖係顯示使用損失量選擇電路之傳輸損失模擬電路之構造之功能區圖，第2圖係顯示使用損失量選擇電路之傳輸損失模擬電路所生成之模擬訊號之波 形之波形圖。
如第1圖所示，DUT200內部設有用以補償傳輸損失之高通增強電路202。
驅動器204之輸出端則連接有損失量選擇電路206之輸入端。
損失量選擇電路206之輸出端則經無損失傳輸線路212而與DUT200之輸入端相連接。
驅動器204之輸入端則經相位調整電路214而與訊號生成部216相連接。
驅動器204可接受訊號生成部216所生成，並經相位調整電路214調整相位後之訊號作為輸入訊號。
驅動器204可輸出對應經相位調整電路214而輸入之輸入訊號之波形之輸出訊號，並加以送入損失量選擇電路206。
損失量選擇電路206包含無損失傳輸媒介208及損失量互有不同之複數傳輸媒介210－1、210－2、…、210－n。損失量選擇電路206則可配合DUT200之檢查條件，而由損失量互有不同之複數傳輸媒介210－1、210－2、…、210－n中選出預定之傳輸媒介，並加以連接於驅動器204與無損失傳輸線路212之間。
自驅動器204送入損失量選擇電路206之訊號將通過已於損失量選擇電路206選出之預定傳輸媒介，再經無損失傳輸線路212而輸入DUT200。
第2圖係顯示通過已於損失量選擇電路206選出之傳輸 媒介，而輸入DUT200之訊號之波形之波形圖。第2(a)圖係選出傳輸媒介210－1之情形，第2(b)圖係選出損失量大於傳輸媒介210－1之傳輸媒介210－2之情形，第2(c)圖係選出損失量大於傳輸媒介210－2之傳輸媒介210－n之情形下之波形者。
藉於損失量選擇電路206切換用以連接於驅動器204與DUT200間之傳輸媒介，即如第2(a)乃至第2(c)圖所示，可對DUT200輸入損失量互有不同之模擬訊號。
如此，即可對DUT200送入已於損失量選擇電路206生成之具有預定損失量之模擬訊號，而進行設於DUT200內部之高通增強電路202之測試。
然而，使用第1圖所示之損失量選擇電路206之電路構造存在以下問題。
首先，一旦於損失量選擇電路206切換傳輸媒介，則如第2(a)乃至第2(c)圖所示，所選出之傳輸媒介將大幅改變驅動器204與DUT200間之傳輸延遲時間。即，傳輸媒介之傳輸損失愈大，傳輸延遲時間愈長。因此，輸入驅動器204之輸入訊號之相位須藉相位調整電路214加以調整，並預先修正訊號之時序。結果，則使電路構造複雜化。
又，必須配合設於DUT200內部之高通增強電路202之檢查條件，而準備複數傳輸媒介210－1、210－2、…、210－n。因此，若檢查條件增加，則難以準備對應檢查條件之所有傳輸媒介。
相對於此，本發明之驅動電路並無以上問題，而可可變地生成模擬已受到傳輸損失之訊號之模擬訊號，藉此而 實現設於DUT內部之高通增強電路之正確測試。以下，則於實施例中，就本發明之驅動電路加以詳細說明。
[第1實施例]
以下，參照第3乃至第5圖說明本發明第1實施例之驅動電路。第3圖係顯示本實施例之驅動電路之構造之功能區圖，第4圖係顯示本實施例之驅動電路之各點之訊號波形之波形圖，第5圖係顯示本實施例之驅動電路之具體電路構造之電路圖。
本實施例之驅動電路10係用以測試為補償傳輸損失而設於DUT12內部之高通增強電路14之半導體測試裝置之驅動電路，其以訊號生成部16所生成之訊號作為輸入訊號而輸入，並可對應輸入訊號而生成模擬已受到傳輸損失之訊號之模擬訊號，並加以送入DUT12。
本實施例之驅動電路10如第3圖所示，包含有主驅動器18、反轉輸出之副驅動器20、高通增強電路22及加法電路24。
本實施例之驅動電路10可接受訊號生成部16所生成之具有預定波形之訊號輸入作為輸入訊號。訊號生成部16所生成之訊號則可為諸如具有預定脈寬及振幅之方形波狀脈衝訊號。
主驅動器18可接受訊號生成部16所生成之訊號輸入作為輸入訊號，並輸出與輸入訊號相同波形之訊號作為輸出訊號。
副驅動器20可接受訊號生成部16所生成之訊號輸入作 為輸入訊號，並輸出已反轉輸入訊號後之波形之反轉訊號作為輸出訊號。
高通增強電路22可接受副驅動器20之輸出訊號輸入作為輸入訊號，並提取輸入訊號之高頻成分，而輸出已增強輸入訊號之高通之訊號作為輸出訊號。高通增強電路22係由高通濾波器所構成，具體而言，係由RC微分電路所構成，而可輸出副驅動器20之輸出訊號經微分而成之微分訊號。
加法電路24可接受主驅動器18之輸出訊號及高通增強電路22之輸出訊號之輸入，並輸出主驅動器18之輸出訊號與高通增強電路22之輸出訊號相加而成之訊號作為輸出訊號。
如上所述，本實施例之驅動電路10可藉對主驅動器18之輸出訊號加上於輸入來源設有反轉輸出之副驅動器20之高通增強電路22之輸出訊號，而生成模擬業經預定損失量之傳輸損失之訊號之模擬訊號。
加法電路24之輸出訊號可經無損失傳輸線路26而輸入DUT12。如此，即可對DUT12送入模擬已受到傳輸損失之訊號之模擬訊號，而進行設於DUT12內之高通增強電路14之測試。
本實施例之驅動電路10之主要特徵在其包含有：可輸出反轉訊號生成部16所生成之訊號所得之反轉訊號作為輸出訊號之副驅動器20；可輸出已增強副驅動器20之輸出訊號之高通之訊號作為輸出訊號之高通增強電路22；可相加 於輸入來源設有反轉輸出之副驅動器20之高通增強電路22之輸出訊號與主驅動器18之輸出訊號之加法電路24。
第4圖係顯示第3圖所示之構造之A點~D點之訊號波形之波形圖。第4(a)圖顯示訊號生成部16所生成之訊號(A點之訊號)及主驅動器18之輸出訊號(B點之訊號)之波形。第4(b)圖顯示反轉輸出之副驅動器20之輸出訊號(C點之訊號)之波形。第4(c)圖顯示高通增強電路22之輸出訊號(D點之訊號)之波形。第4(d)圖則顯示加法電路24之輸出訊號(E點之訊號)。
主驅動器18之輸出訊號一如第4(a)圖所示，係與訊號生成部16所生成之訊號相同波形之訊號。
相對於此，副驅動器20之訊號則如第4(b)圖所示，係已反轉訊號生成部16所生成之訊號後之皮形之反轉訊號。
高通增強電路22之輸出訊號則如第4(c)圖所示，係已增強第4(b)圖所示之副驅動器20之輸出訊號之高通之訊號，具體而言，係已微分副驅動器20之輸出訊號後之訊號。
加法電路24之輸出訊號則如第4(d)圖所示，係相加第4(a)圖所示之主驅動器18之輸出訊號與第4(c)圖所示之高通增強電路22之輸出訊號後所得波形之訊號。如上所述，本實施例之驅動電路10藉相加主驅動器18之輸出訊號與高通增強電路22之輸出訊號，而可生成已增強主驅動器18之輸出訊號之上昇及上降之邊緣不明顯之波形之低通之訊號，即，生成模擬已受到傳輸損失而使高頻成分劣化後之訊號之模擬訊號。
其次，參照第5圖說明本實施例之驅動電路10之具體電路構造。
主驅動器18包含有：2個電晶體28、30；分別與2個電晶體28、30之集極連接有射極之2個電晶體32、34；作為分別與2個電晶體32、34之集極連接之負載電阻之2個電阻36、38；與2個電晶體28、30之射極共通連接之定電流電路40。
副驅動器20則包含2個電晶體42、44；分別與2個電晶體42、44之集極連接有射極之2個電晶體46、48；與2個電晶體42、44之射極分別連接之定電流電路50、52。
高通增強電路22則構成作為串聯連接於電晶體42之射極側與電晶體44之射極側之間之電阻54及電容器56所構成之微分電路。
主驅動器18之電晶體32、34之基極及副驅動器20之電晶體46、48之基極則連接有驅動電源58。主驅動器18之電阻36、38則與驅動電源60連接。
主驅動器18中，可對一方之電晶體28之基極輸入訊號生成部16所生成之訊號PAT。對另一方之電晶體30之基極則可輸入具有預定之參考電壓Vref1 (PATB)之訊號。藉此，即可自與另一方之電晶體30之集極連接之電晶體34之集極，輸出與已輸入一方之電晶體28之基極之訊號相同相位之訊號。本訊號則作為主驅動器18之輸出訊號而輸出。
副驅動器20中，可與主驅動器18相同，對一方之電晶體42之基極輸入訊號生成部16所生成之訊號PAT。對另一方 之電晶體44之基極，則可輸入具有預定之參考電壓Vref1 (PATB)之訊號。藉此，即可自與一方之電晶體42之集極連接之電晶體46之集極輸出已反轉已輸入電晶體42之基極之訊號後之波形之訊號。在此，由電晶體46之集極輸出之訊號，將由構成作為電阻54及電容器56所構成之微分電路之高通增強電路22增強其高通，而僅輸出由該等元件常數決定之截止頻率以上之高頻成分。由電晶體46之集極輸出之訊號則作為高通增強電路22之輸出訊號(反轉輸出之副驅動器20之輸出訊號)而輸出。
主驅動器18之輸出訊號及高通增強電路22之輸出訊號可藉加法電路24而相加。如此，藉對主驅動器18之輸出訊號加上高通增強電路22之輸出訊號，即可生成模擬已受到傳輸損失之訊號之模擬訊號，而加以輸出作為驅動電路10之輸出訊號Vout 。
如上所述，依據本實施例，無須複雜之電路構造，即可生成模擬已受到傳輸損失之訊號之模擬訊號，而實現設於DUT內部之高通增強電路之正確測試。
[第2實施例]
以下，參照第6圖說明本發明第2實施例之驅動電路。第6圖係顯示本實施例之驅動電路之構造之功能區圖。另，與第1實施例之驅動電路相同之構成要素則附一相同標號並省略或簡化其說明。
本實施例之驅動電路62除第3圖所示之第1實施例之驅動電路10之構造外，更包含可放大加法電路24所輸出之輸 出訊號之放大電路64。
本實施例之驅動電路62之放大電路64一如第6圖所示，可接受加法電路24之輸出訊號之輸入作為輸入訊號，並輸出已放大輸入訊號後之訊號作為輸出訊號。放大電路64之輸出訊號係經無損失傳輸線路26而送入DUT12。在此，放大電路64具有與可對DUT12傳送放大電路64之輸出訊號之無損失傳輸線路26實質相同之輸出阻抗，並已與無損失傳輸線路26阻抗匹配。
如上所述，本實施例之驅動電路62進而包含可放大加法電路24之輸出訊號之放大電路64，故可降低主驅動器18及副驅動器20之耗電。
[第3實施例]
以下，參照第7及至第10圖說明本發明第3實施例之驅動電路。第7圖係顯示本實施例之驅動電路之構造之功能區圖，第8及第9圖係顯示本實施例之驅動電路之各點之訊號波形之波形圖，第10圖係顯示本實施例之驅動電路之具體電路構造之電路圖。另，與第1及第2實施例之驅動電路相同之構成要素則附一相同標號並省略或簡化其說明。
本實施例之驅動電路66除第3圖所示之第1實施例之驅動電路10之構造外，更包含可藉對高通增強電路22之輸出訊號乘以預定之修正值，而調整高通增強電路22之輸出訊號之振幅之乘法電路68。
本實施例之驅動電路66之乘法電路68一如第7圖所示，可接受高通增強電路22之輸出訊號之輸入作為輸入訊 號，並輸出已藉乘以預定之修正值而調整輸入訊號之振幅後之訊號作為輸出訊號。
加法電路24則可接受主驅動器18之輸出訊號及乘法電路68之輸出訊號之輸入，並輸出相加主驅動器18之輸出訊號與乘法電路68之輸出訊號而成之訊號作為輸出訊號。
如上所述，本實施例之驅動電路66可藉對主驅動器18之輸出訊號加上已藉乘法電路68而調整振幅之高通增強電路22之輸出訊號，而生成模擬已受到傳輸損失之訊號之模擬訊號。此時，可藉於乘法電路68改變用以調整高通增強電路22之輸出訊號之振幅之修正值，而改變模擬已受到傳輸損失之訊號之模擬訊號之損失量。
本實施例之驅動電路66之模擬訊號之損失量之改變可參照第8及第9圖加以說明。第8及第9圖係顯示第7圖所示之電路構造之A點~D點、F點、G點之訊號波形之波形圖。
首先，第8圖係顯示已藉乘法電路68將高通增強電路22之輸出訊號之振幅調整為1/2倍之情形者。第8(a)圖顯示訊號生成部16所生成之訊號(A點之訊號)及主驅動器18之輸出訊號(B點之訊號)之波形。第8(b)圖顯示副驅動器20之輸出訊號(C點之訊號)之波形。第8(c)圖顯示高通增強電路22之輸出訊號(D點之訊號)之波形。第8(d)圖顯示乘法電路68之輸出訊號(F點之訊號)之波形。第8(e)圖顯示加法電路之輸出訊號(G點之訊號)之波形。
訊號生成部16所生成之訊號、主驅動器18之輸出訊號、副驅動器20之輸出訊號及高通增強電路22之輸出訊號 分別如第8(a)圖乃至第8(c)圖所示，係與第1實施例之驅動電路相同之波形之訊號。
乘法電路68之輸出訊號則如第8(d)圖所示，係將第8(c)圖所示之高通增強電路22之輸出訊號之振幅調為1/2倍後之波形之訊號。
加法電路24之輸出訊號則如第8(e)圖所示，係對第8(a)圖所示之主驅動器之輸出訊號加上第8(d)圖所示之振幅已調為1/2倍之高通增強電路22之輸出訊號後之波形之訊號。如上所述，本實施例之驅動電路66可藉相加已藉乘法電路68調整振幅後之高通增強電路22之輸出訊號與主驅動器18之輸出訊號，而生成已增強主驅動器18之輸出訊號之上昇及上降之邊緣並不明顯之波形之低通之訊號，即，生成模擬已受到傳輸損失而使高頻成分劣化後之訊號之模擬訊號。
如第8圖所示，已藉乘法電路68而將用以與主驅動器18之輸出訊號相加之高通增強電路22之輸出訊號之振幅調為1/2倍。因此，此時，與未修正振幅而直接相加高通增強電路22之輸出訊號與主驅動器18之輸出訊號之情形相較，模擬訊號之損失量較小。
又，第9圖係顯示已藉乘法電路68將高通增強電路22之輸出訊號之振幅調為0之情形者。第9(a)圖顯示訊號生成部16所生成之訊號(A點之訊號)及主驅動器18之輸出訊號(B點之訊號)之波形。第9(b)圖顯示副驅動器20之輸出訊號(C點之訊號)之波形。第9(c)圖顯示高通增強電路22之輸出 訊號(D點之訊號)之波形。第9(d)圖顯示乘法電路68之輸出訊號(F點之訊號)之波形。第9(e)圖則顯示加法電路之輸出訊號(G點之訊號)之波形。
訊號生成部16所生成之訊號、主驅動器18之輸出訊號、副驅動器20之輸出訊號及高通增強電路22之輸出訊號分別如第9(a)圖乃至第9(c)圖所示，係與第1實施例之驅動電路相同之波形之訊號。
乘法電路68之輸出訊號則如第9(d)圖所示，係已使第9(c)圖所示之高通增強電路22之輸出訊號之振幅為0之波形之訊號。
加法電路24之輸出訊號則如第9(e)圖所示，係對第9(a)圖所示之主驅動器18之輸出訊號加上第9(d)圖所示之振幅已調為0之高通增強電路22之輸出訊號後之波形之訊號，即，與主驅動器18之輸出訊號相同波形之訊號。如上所述，本實施例之驅動電路66亦可藉乘法電路68將高通增強電路22之輸出訊號之振幅調為0，而輸出並未模擬傳輸損失之訊號。
如上所述，本實施例之驅動電路66藉乘法電路68調整用以與主驅動器18之輸出訊號相加之高通增強電路22之輸出訊號之振幅，即可改變模擬已受到傳輸損失之訊號之模擬訊號之損失量。
另，以上雖就將高通增強電路22之輸出訊號之振幅調為1/2倍、0倍之情形進行說明，但振幅之調整量可配合應生成之模擬訊號之損失量而適當進行變更。
其次，就本實施例之驅動電路66之具體電路構造，參照第10圖加以說明。
主驅動器18之電路構造與第5圖所示之第1實施例相同。
副驅動器20包含有2個電晶體42、44；與晶44之集極連接有射極之電晶體48；分別與2個電晶體42、44之射極連接之定電流電路50、52。
高通增強電路22之電路構造則與第5圖所示之第1實施例相同。
乘法電路68包含有與電晶體42之集極連接有射極之2個電晶體70、72。
主驅動器18與第1實施例相同，可對一方之電晶體28之基極輸入訊號生成部16所生成之訊號PAT，並可自與另一方之電晶體30之集極連接之電晶體34之集極，輸出與已輸入一方之電晶體28之基極之訊號相同相位之訊號。本訊號則作為主驅動器18之輸出訊號而輸出。
副驅動器20亦與第1實施例相同，對一方之電晶體42之基極輸入訊號生成部16所生成之訊號PAT，並對與電晶體44之集極連接之乘法電路68輸入已增強反轉已輸入電晶體42之基極之訊號後之波形之訊號之高通之訊號。
乘法電路68則可對一方之電晶體70輸入具有預定之電壓Vmag1 之訊號。對另一方之電晶體72則可輸入具有預定之參考電壓Vref2 之訊號。藉此，即可自一方之電晶體70之集極輸出已調整輸入於乘法電路68之訊號之振幅後之訊號作 為乘法電路68之輸出訊號。
乘法電路68之輸出訊號則可藉加法電路24而與主驅動器18之輸出訊號相加。
如此，藉對主驅動器18之輸出訊號加上乘法電路68之輸出訊號，即可生成模擬已受到傳輸損失之訊號之模擬訊號，而加輸出作為驅動電路66之輸出訊號Vout 。本實施例之驅動電路66可藉於乘法電路68改變用以對電晶體70之基極輸入之訊號之電壓Vmag1 ，而改變模擬訊號之損失量。
如上所述，依據本實施例，無須複雜之電路構造，即可生成模擬已受到傳輸損失之訊號之模擬訊號，並改變模擬訊號之損失量。
[第4實施例]
以下，參照第11及第12圖說明本發明第4實施例之驅動電路。第11圖係顯示本實施例之驅動電路之構造之功能區圖，第12係顯示本實施例之驅動電路之具體電路構造之電路圖。另，與第1乃至第3實施例之驅動電路相同之構成要素則附一相同標號並省略或簡化其說明。
本實施例之驅動電路74在生成模擬已受到傳輸損失之訊號之模擬訊號時，可改變模擬訊號之損失量，並可將模擬訊號整形成任意波形。
本實施例之驅動電路74一如第11圖所示，包含有主驅動器18；複數副驅動器20－1、…、20－n(n為2以上之整數)；分別對應複數副驅動器20－1、…、20－n而設之複數高通增強電路22－1、…、22－n；分別對應複數高通增強電路22－1、…、 22－n而設之複數乘法電路68－1、…、68－n；加法部76。
主驅動器18可接受訊號生成部16所生成之訊號之輸入作為輸入訊號，並輸出與輸入訊號相同波形之訊號作為輸出訊號。
複數副驅動器20－1、…、20－n可接受訊號生成部16所生成之訊號作為輸入訊號，並輸出反轉輸入訊號後之波形之反轉訊號作為輸出訊號。
複數高通增強電路22－1、…、22－n可接受分別對應之副驅動器20－1、…、20－n之輸出訊號作之輸入作為輸入訊號，並提取輸入訊號之高頻成分而輸出已增強輸入訊號之高通之訊號作為輸出訊號。各高通增強電路22－1、…、22－n係由高通濾波器所構成，具體而言，係由RC微分電路所構成，而可輸出副驅動器20－1、…、20－n之輸出訊號經微分而成之微分訊號。複數高通增強電路22－1、…、22－n並具有互異之時間常數。
複數加法電路24－1、…、24－n可接受分別對應之高通增強電路22－1、…、22－n之輸出訊號之輸入作為輸入訊號，並輸出已對輸入訊號乘以預定之修正值而調整輸入訊號之振幅後之訊號作為輸出訊號。
加法部76則包含分別對應複數乘法電路68－1、…、68－n而設之複數加法電路24－1、…、24－n。
複數加法電路24－1、…、24－n可接受分別對應之乘法電路68－1、…、68－n之輸出訊號之輸入，並對主驅動器18之輸出訊號加上分別對應之乘法電路68－1、…、68－n之輸出訊 號。藉此，加法部76即可輸出相加複數乘法電路68－1、…、68－n之輸出訊號與主驅動器18之輸出訊號而成之輸出訊號。
加法部76之輸出訊號則經無損失傳輸線路26而送入DUT12。
如此，對DUT12送入模擬業經預定損失量之傳輸損失之訊號之模擬訊號，即可進行設於DUT12內部之高通增強電路14之測試。
如上所述，本實施例之驅動電路74包含有時間常數互異之複數高通增強電路22－1、…、22－n、用以調整複數高通增強電路22－1、…、22－n之輸出訊號之振幅之複數乘法電路68－1、…、68－n，而可將已藉複數乘法電路68－1、…、68－n調整時間常數互異之複數高通增強電路22－1、…、22－n之輸出訊號之振幅後之訊號，與主驅動器18之輸出訊號相加，以生成模擬已受到傳輸損失之訊號之模擬訊號。
複數高通增強電路22－1、…、22－n之時間常數互異，故可輸出波形互異之高通增強訊號。如上所述，複數高通增強電路22－1、…、22－n所輸出之波形互異之輸出訊號可於經乘法電路68－1、…、68－n調整振幅後，再與主驅動器18之輸出訊號相加。
因此，本實施例之驅動電路74可於複數乘法電路68－1、…、68－n中，適當設定用以調整時間常數互異之複數高通增強電路22－1、…、22－n之輸出訊號之振幅之修正值，而改變模擬已受到傳輸損失之訊號之模擬訊號之損失量， 並將模擬訊號之波形整形成任意波形。
其次，參照第12圖說明本實施例之驅動電路74之具體電路構造。
主驅動器18之電路構造與第5圖所示之第1實施例相同。
各副驅動器20－1、…、20－n與第10圖所示之第3實施例之副驅動器20相同，包含有：2個電晶體42、44；與電晶體44之集極連接有射極之電晶體48；分別與2個電晶體42、44之射極分別連接之定電流電路50、52。
各高通增強電路22－1、…、22－n係構成作為於對應之副驅動器20－1、…、20－n之電晶體42之射極側與電晶體44之射極側之間串聯連接之電阻54及電容器56所構成之微分電路。但，構成高通增強電路22－1、…、22－n之電阻54及電容器56係被選出以使高通增強電路22－1、…、22－n之時間常數互異者。
各乘法電路68－1、…、68－n則與第10圖所示之第3實施例之乘法電路68相同，包含與對應之副驅動器20－1、…、20－n之電晶體42之集極連接有射極之2個電晶體70、72。
主驅動器18則與第1實施例相同，可對一方之電晶體28之基極輸入訊號生成部16所生成之訊號PAT，並可自與另一方之電晶體30之集極連接之電晶體34之集極，輸出與已輸入一方之電晶體28之基極之訊號相同相位之訊號。本訊號則作為主驅動器18之輸出訊號而輸出。
副驅動器20－1、…、20－n則對一方之電晶體42之基極輸 入訊號生成部16所生成之訊號PAT，並對與一方之電晶體44之集極連接之對應之乘法電路68－1、…、68－n輸入已增強反轉已輸入電晶體42之基極之訊號後之波形之訊號之高通之訊號。在此，分別對應副驅動器20－1、…、20－n而設之高通增強電路22－1、…、22－n具有互異之時間常數。因此，輸入副驅動器20－1、…、20－n之乘法電路68－1、…、68－n之訊號係波形互異之高通增強訊號。於輸入來源設有副驅動器20－1、…、20－n之高通增強電路22－1、…、22－n所輸出之訊號則將輸入對應之乘法電路68－1、…、68－n。
乘法電路68－1、…、68－n則可對一方之電晶體70輸入具有預定之電壓Vmag1 、…、Vmagn 之訊號。對另一方之電晶體72則可輸入具有預定之參考電壓Vref2 之訊號。藉此，即可自一方之電晶體70之集極輸出已調整對應之高通增強電路22－1、…、22－n所輸出之訊號之振幅後之訊號。
乘法電路68－1、…、68－n之輸出訊號則可藉對應之加法電路24－1、…、24－n而與主驅動器18之輸出訊號相加。
如此，藉對主驅動器18之輸出訊號加上乘法電路68－1、…、68－n之輸出訊號，即可生成模擬已受到傳輸損失之訊號之模擬訊號，而加輸出作為驅動電路74之輸出訊號Vout 。本實施例之驅動電路74可藉於乘法電路68－1、…、68－n改變用以對電晶體70之基極輸入之訊號之電壓Vmag1 、…、Vmagn ，而改變模擬訊號之損失量，並將其波形整形成任意波形。
如上所述，依據本實施例，無須複雜之電路構造，即 可生成模擬已受到傳輸損失之訊號之模擬訊號，並改變模擬訊號之損失量，且將其波形整形成任意波形。
[第5實施例]
以下，參照第13及至第15圖說明本發明第5實施例之驅動電路。第13圖係顯示本實施例之驅動電路之構造之功能區圖，第14圖係顯示本實施例之驅動電路之具體電路構造之電路圖，第15圖係顯示本實施例之驅動電路之具體電路構造之各點之訊號波形之波形圖。另，與第1乃至第4實施例之驅動電路相同之構成要素則附一相同標號並省略或簡化其說明。
本實施例之驅動電路78一如第13圖所示，包含有主驅動器18、副驅動器80、高通增強電路82、高通增強電路84、分別對應高通增強電路82及高通增強電路84而設之2個乘法電路86、88、加法部90。
主驅動器18可接受訊號生成部16所生成之訊號輸入作為輸入訊號，並輸出與輸入訊號相同相位之訊號作為輸出訊號。
副驅動器80係由差動驅動器所構，而可接受訊號生成部16所生成之訊號輸入作為輸入訊號，並輸出與輸入訊號相同波形之非反轉訊號與反轉輸入訊號後之波形之反轉訊號所構成之差動訊號作為輸出訊號。
高通增強電路82可於生成已增強高通之高通增強訊號作為驅動電路78之輸出訊號時，生成用以對主驅動器18之輸出訊號相加之已增強非反轉訊號之高通之訊號。即，高 通增強電路82可接受副驅動器80所輸出之差動訊號中之非反轉訊號輸入作為輸入訊號，並提取輸入訊號之高頻成分而輸出已增強輸入訊號之高通之訊號作為輸出訊號。高通增強電路82係由高通濾波器所構成，具體而言，係由RC微分電路所構成，而可輸出副驅動器80所輸出之非反轉訊號經微分而成之微分訊號。
高通增強電路84可於生成已增強低通之低通增強訊號作為驅動電路78之輸出訊號時，生成用以對主驅動器18之輸出訊號相加之已增強反轉訊號之高通之訊號。即，高通增強電路82可接受副驅動器80所輸出之差動訊號中之反轉訊號輸入作為輸入訊號，並提取輸入訊號之高頻成分而輸出已增強輸入訊號之高通之訊號作為輸出訊號。高通增強電路84係由高通濾波器所構成，具體而言，係由RC微分電路所構成，而可輸出副驅動器80所輸出之反轉訊號經微分而成之微分訊號。
乘法電路86可接受對應之高通增強電路82之輸出訊號輸入作為輸入訊號，並輸出已對輸入訊號乘以預定之修正值而調整輸入訊號之振幅後之訊號作為輸出訊號。
乘法電路88則可接受對應之高通增強電路84之輸出訊號輸入作為輸入訊號，並輸出已對輸入訊號乘以預定之修正值而調整輸入訊號之振幅後之訊號作為輸出訊號。
加法部90則包含分別對應2個乘法電路86、88而設之2個加法電路92、94。
加法電路92可於高通增強動作時，接受主驅動器18之 輸出訊號及對應之乘法電路86之輸出訊號，並輸出業經乘法電路86調整振幅之高通增強電路82之輸出訊號與主驅動器18之輸出訊號相加而成之訊號作為輸出訊號。
加法電路94則可於低通增強動作時，接受主驅動器18之輸出訊號及對應之乘法電路88之輸出訊號，並輸出業經乘法電路88調整振幅之高通增強電路84之輸出訊號與主驅動器18之輸出訊號相加而成之訊號作為輸出訊號。
如此，加法部90即可輸出加法電路92之輸出訊號作為高通增強動作時之輸出訊號，並輸出加法電路94之輸出訊號作為低通增強動作時之輸出訊號。
加法部90之輸出訊號將經無損失傳輸線路26而送入DUT12，而進行設於DUT12內部之高通增強電路14等之測試。
本實施例之驅動電路78可擇一進行輸出增強高通之高通增強訊號作為輸出訊號之高通增強動作，以及輸出增強低通之低通增強訊號作為輸出訊號之低通增強動作。其次，可於高通增強動作時，輸出已對主驅動器18之輸出訊號加上已藉乘法電路86調整振幅之高通增強電路82之輸出訊號所得之高通增強訊號作為輸出訊號。且，可於低通增強動作時，輸出已對主驅動器18之輸出訊號加上已藉乘法電路88調整振幅之高通增強電路84之輸出訊號所得之低通增強訊號作為輸出訊號。另，本實施例之驅動電路78可於低通增強動作時，與第3實施例之驅動電路相同地生成增強低通之訊號，即，生成模擬已受到傳輸損失之訊號之模擬 訊號。
一如後述，本實施例之驅動電路78可就構成高通增強電路82之電阻及電容器，以及構成高通增強電路84之電阻及電容器使用共通之電阻及電容器，而僅對第10圖所示之第3實施例之驅動電路之具體電路構造追加電路而構成。因此，本實施例之驅動電路78無須複雜之電路構造即可構成高通增強電路82與高通增強電路84，而實現訊號之低通增強與高通增強。
另，美國專利申請第11/262,507號說明書中，已揭露一種相當於可實現包含有高通增強電路82之高通增強之電路部分之高通增強電路。可實現低通增強與高通增強之本實施例之驅動電路78可對上述高通增強電路僅追加電路而構成。
其次，參照第14及第15圖說明本實施例之驅動電路78之具體電路構造。
主驅動器18之電路構造與第5圖所示之第1實施例相同。
副驅動器80包含有2個電晶體96、98、與2個電晶體96、98之射極分別連接之定電流電路100、102。
高通增強電路82與高通增強電路84構成作為串聯連接於副驅動器80之電晶體96之射極側與電晶體98之射極側之間之電阻104及電容器106所構成之共通之微分電路。
乘法電路86則包含與副驅動器80之電晶體98之集極連接有射極之2個電晶體108、110。乘法電路88則包含與副驅 動器80之電晶體96之集極連接有射極之2個電晶體112、114。
上述之本實施例之驅動電路78之電路構造中，副驅動器80之電晶體96、98分別對應第10圖所示之第3實施例之驅動電路66之電晶體42、44。又，副驅動器80之定電流電路100、102則分別對應第10圖所示之第3實施例之驅動電路66之定電流電路50、52。又，構成高通增強電路82及高通增強電路84之電阻104、電晶體106則分別對應構成第10圖所示之第3實施例之驅動電路66之高通增強電路22之電阻54、電容器56。且，乘法電路88之電晶體112、114則分別對應構成第10圖所示之第3實施例之驅動電路66之乘法電路68之電晶體70、72。因此，本實施例之驅動電路78可對第10圖所示之第3實施例之驅動電路66僅追加乘法電路86而構成。
主驅動器18中，可對一方之電晶體28之基極輸入訊號生成部16所生成之訊號PAT。第15(a)圖顯示訊號生成部16所輸入之訊號(電壓)PAT之波形。對另一方之電晶體30之基極則輸入具有預定之參考電壓Vref1 (PATB)之訊號。藉此，即可自與另一方之電晶體30之集極連接之電晶體34之集極輸出與輸入於一方之電晶體28之基極之訊號相同相位之訊號。第15(b)圖則顯示此時自電晶體34之射極側朝電晶體30之集極側傳輸之訊號(電流)i1 之波形。電晶體30之集極所輸出之訊號則經電晶體34而輸出作為主驅動器18之輸出訊號。
副驅動器80中，則對一方之電晶體96之基極，與主驅動器18同樣地輸入訊號生成部16所生成之訊號PAT。對另一方之電晶體98之基極則輸入具有預定之參考電壓Vref1 (PATB)之訊號。
藉此，即可對與一方之電晶體96之集極連接之乘法電路88輸入反轉已輸入於電晶體96之基極之訊號後之波形之訊號。在此，電晶體96之集極所輸出之訊號係藉構成作為由電阻104及電晶體106所構成之微分電路之高通增強電路84而增強高通，並僅輸出該等元件常數所決定之截止頻率以上之高頻成分者。第15(c)圖則顯示此時自電晶體112之射極側朝電晶體96之集極側傳輸之訊號(電流)i2 之波形。
電晶體96之集極所輸出之訊號將輸入乘法電路88。
又，自另一方之電晶體98之集極將輸出與已輸入於另一方之電晶體96之基極之訊號相同波形之訊號。在此，電晶體98之集極所輸出之訊號藉構成作為由電阻104及電晶體106所構成之微分電路之高通增強電路82而增強高通，並僅輸出該等元件常數所決定之截止頻率以上之高頻成分者。第15(d)圖則顯示此時自電晶體108之射極側朝電晶體98之集極側傳輸之訊號(電流)i3 之波形。
電晶體98之集極所輸出之訊號將輸入乘法電路86。
乘法電路86中，電晶體98之集極所輸出之訊號將朝電晶體108及電晶體110之射極側輸入。在此，將對一方之電晶體108之基極輸入具有預定之電壓Vmag1 之訊號。對另一方之電晶體110之基極則輸入具有預定之參考電壓Vref2 之訊 號。藉此，即可自一方之電晶體108之集極輸出已調整電晶體98之集極所輸出之訊號之振幅後之訊號。
乘法電路86之電晶體108之集極所輸出之訊號可藉加法電路92而與主驅動器18之輸出訊號相加。
乘法電路88中，電晶體96之集極所輸出之訊號將朝電晶體112及電晶體114之射極側輸入。在此，將對一方之電晶體112之基極輸入具有預定之電壓Vmag2 之訊號。對另一方之電晶體114之基極則輸入具有預定之參考電壓Vref2 之訊號。藉此，即可自一方之電晶體112之集極輸出已調整電晶體96之集極所輸出之訊號之振幅後之訊號。
乘法電路88之電晶體112之集極所輸出之訊號可藉加法電路94而與主驅動器18之輸出訊號相加。
進行輸出高通增強訊號作為驅動電路78之輸出訊號之高通增強動作時，將藉乘法電路88而使電晶體96之射極所輸出之訊號為0，而僅對主驅動器18之輸出訊號加上乘法電路86之輸出訊號。第15(e)圖即顯示驅動電路78之輸出訊號(電壓)Vout 之波形。如圖所示，乘法電路86中，藉改變輸入電晶體108之基極之訊號之電壓Vmag1 ，即可改變高通增強訊號之增強量。
又，進行輸出低通增強訊號作為驅動電路78之輸出訊號之低通增強動作時，將藉乘法電路86而使電晶體98之射極所輸出之訊號為0，而僅對主驅動器18之輸出訊號加上乘法電路88之輸出訊號。如第15(e)圖所示，乘法電路88中，藉改變輸入電晶體112之基極之訊號之電壓Vmag2 ，即可改變 低通增強訊號之增強量。
如上所述，依據本實施例，無須複雜之電路構造，即可實現增強量可變之高通增強電路及低通增強電路。
[第6實施例]
以下，參照第16及第17圖說明本發明第6實施例之驅動電路。第16圖係顯示本實施例之驅動電路之構造之功能區圖，第17圖係顯示本實施例之驅動電路之各點之訊號波形之波形圖。另，與第1乃至第5實施例之驅動電路相同之構成要素則附一相同標號並省略或簡化其說明。
本實施例之驅動電路116除第7圖所示之第3實施例之驅動電路66之構造外，更包含用以調整輸入驅動電路66之訊號之相位之相位調整電路118，而可配合其損失量而調整模擬已受到傳輸損失之訊號之用以送入DUT12之模擬訊號之相位。另，本實施例中與驅動電路66組合之相位調整電路118已詳細說明於本案申請人所另提之專利申請2005－160832號說明書中。
如第16圖所示，驅動電路66之輸入端設有用以輸出已調整訊號生成部16所生成之訊號之相位後之訊號之相位調整電路118。
相位調整電路118則包含驅動器120、122、低通濾波器(LPF)124、乘法電路126、加法電路128及比較器130。
驅動器120可接受訊號生成部16所生成之訊號輸入作為輸入訊號，並輸出與輸入訊號相同波形之訊號作為輸出訊號。又，驅動器122與驅動器120相同，可接受訊號生成 部16所生成之訊號輸入作為輸入訊號，並輸出與輸入訊號相同波形之訊號作為輸出訊號。
LPF124則可接受驅動器120、122之輸出訊號輸入作為輸入訊號，並輸出輸入訊號之低頻成分作為輸出訊號。
乘法電路126可接受LPF124之輸出訊號輸入作為輸入訊號，並輸出已乘以預定之修正值而調整輸入訊號之振幅後之訊號作為輸出訊號。
加法電路128可接受乘法電路126之輸出訊號與具有預定電壓VBB 之訊號輸入，並輸出乘法電路126之輸出訊號與具有預定電壓VBB 之訊號相加而成之訊號作為輸出訊號。電壓VBB 則可為諸如輸入訊號之低位準與高位準之平均電壓(50%之電壓)。
比較器130可朝正輸入端子輸入驅動器120之輸出訊號作為輸入訊號，並朝負輸入端子輸入加法電路128之輸出訊號作為參照訊號，且對應輸入訊號之頻率而輸出已調整輸入訊號之相位後之訊號作為輸出訊號。
如此，已藉相位調整電路118調整相位之訊號，可對驅動電路66之主驅動器18及副驅動器20輸入作為輸入訊號，並可與第3實施例相同，生成模擬已受到傳輸損失之訊號之模擬訊號。
如上所述，本實施例之相位調整電路118可調整用以輸入驅動電路66之主驅動器18及副驅動器20之輸入訊號之相位，故可對應其損失量而調整已模擬傳輸損失之模擬訊號之相位。
藉此，舉例言之，如第17圖所示，可使送入DUT12之模擬訊號之波形之升降之振幅50%之時序，與訊號生成部16所生成之訊號之波形之升降之振幅50%之時序一致。
第17圖係顯示第16圖所示構造之A點~E點之訊號波形之波形圖。第17(a)圖顯示訊號生成部16所生成之訊號(A點之訊號)之波形、驅動器120之輸出訊號(B點之訊號)之波形及加法電路128之輸出訊號(C點之訊號)之波形。第17(b)圖顯示比較器130之輸出訊號，即，對主驅動器18及副驅動器20輸入之訊號(D點之訊號)之波形。第17(c)圖顯示送入DUT12之訊號(E點之訊號)之波形。另，第17(c)圖則以實線代表業經相位調整之訊號，而以虛線代表未經相位調整之訊號之波形。
驅動器120之輸出訊號一如第17(a)圖所示，係與訊號生成部16所生成之訊號相同波形之訊號。
加法電路128之輸出訊號則如第17(a)圖所示，係已藉乘法電路126調整振幅後之LPF124之輸出訊號與具有預定之電壓值VBB 之訊號相加後波形之訊號。
比較器130之輸出訊號一如第17(b)圖所示，係已對訊號生成部16所生成之訊號調整相位使其延遲後之訊號。在此，適當改變用以調整乘法電路126之LPF124之輸出訊號之振幅之修正值，即可改變相位之調整量。
送入DUT12之訊號，即，驅動電路66之輸出訊號則如第17(c)圖所示，係模擬已受到傳輸損失之訊號之訊號。本實施例之驅動電路116中，為生成模擬已受到傳輸損失之訊 號之模擬訊號而藉相位調整電路118調整朝主驅動器18及副驅動器20輸入之訊號相位，故可使模擬訊號之升降之振幅50%之時序，與訊號生成部16所生成之訊號之升降之振幅50%之時序一致。
如上所述，依據本實施例，由於設有用以調整朝主驅動器18及副驅動器20輸入之訊號相位之相位調整電路118，故可對應其損失量而調整模擬已受到傳輸損失之訊號之用以送入DUT12之模擬訊號之相位。
[第7實施例]
以下，參照第18及19圖說明本發明第7實施例之驅動電路。第18圖係顯示本實施例之驅動電路構造之功能區圖，第19圖係顯示本實施例之驅動電路之各點之訊號波形之波形圖。另，與第1乃至第6實施例之驅動電路相同之構成要素則附一相同標號並省略或簡化其說明。
本實施例之驅動電路132可藉組合複數可變延遲電路134－1、134－2、134－3…、複數副驅動器136－1、136－2、136－3…，而生成增強低通之低通增強訊號，即，數位地生成模擬已受到傳輸損失之訊號之模擬訊號。
本實施例之驅動電路一如第18圖所示，包含有主驅動器18、複數可變延遲電路134－1、134－2、134－3…、分別對應複數可變延遲電路134－1、134－2、134－3…而設之複數副驅動器136－1、136－2、136－3…、加法部138。
本實施例之驅動電路132可接受訊號生成部(未圖示)所生成之訊號輸入。
主驅動器18可接受訊號生成部所生成之訊號輸入作為輸入訊號，並輸出與輸入訊號相同波形之訊號作為輸出訊號。
複數可變延遲電路134－1、134－2、134－3…可接受訊號生成部所生成之訊號輸入作為輸入訊號，並使輸入訊號依次延遲延遲時間td之長度。第n個(n為正整數)可變延遲電路134－n則以已延遲延遲時間n×td程度之輸入訊號作為輸出訊號而加以輸出。
複數副驅動器136－1、136－2、136－3…可接受分別對應之複數可變延遲電路134－1、134－2、134－3…之輸出訊號輸入作為輸入訊號，並輸出已調整輸入訊號之振幅後之訊號作為輸出訊號。第n個(n為正整數)副驅動器136－n則以已延遲延遲時間n×td程度之訊號之振幅經調整後之訊號作為輸出訊號而加以輸出。
加法部138則包含分別對應複數副驅動器136－1、136－2、136－3…而設之複數加法電路140－1、140－2、140－3…。
複數加法電路140－1、140－2、140－3…可對主驅動器18之輸出訊號加上分別對應之複數副驅動器136－1、136－2、136－3…之輸出訊號。藉此，加法部138即可輸出複數副驅動器136－1、136－2、136－3…之輸出訊號與主驅動器18之輸出訊號相加而成之訊號作為輸出訊號。
如此，本實施例之驅動電路132即可輸出複數副驅動器136－1、136－2、136－3…之輸出訊號與主驅動器18之輸出訊號相加而成之訊號作為輸出訊號。
第19圖係顯示第18圖所示構造之各點之訊號波形之波形圖。另，第19圖中，可變延遲電路、副驅動器及加法電路皆分別設有3個。第19(a)圖顯示對本實施例之驅動電路132輸入之輸入訊號之波形。第19(b)圖顯示副驅動器136－1之輸出訊號V1 之波形。第19(c)圖顯示副驅動器136－2之輸出訊號V2 之波形。第19(d)圖顯示副驅動器136－3之輸出訊號V3 之波形。第19(e)則圖顯示本實施例之驅動電路132之輸出訊號Vout 之波形。
第19(a)圖所示之輸入訊號將送入主驅動器18及複數副驅動器136－1、136－2、136－3。
主驅動器18之輸出訊號則係與第19(a)圖所示之之輸入訊號相同波形之訊號。
副驅動器136－1之輸出訊號V1 一如第19(b)圖所示，係對第19(a)圖所示之輸入訊號使其延遲延遲時間td程度，並調整振幅後之波形之訊號。
副驅動器136－2之輸出訊號V2 一如第19(c)圖所示，係對第19(a)圖所示之輸入訊號使其延遲延遲時間2×td程度，並調整振幅後之波形之訊號。
副驅動器136－3之輸出訊號V3 則如第19(d)圖所示，係對第19(a)圖所示之輸入訊號使其延遲延遲時間3×td程度，並調整振幅後之波形之訊號。
本實施例之驅動電路132之輸出訊號Vout 一如第19(e)圖所示，係對主驅動器18之輸出訊號加上複數副驅動器136－1、136－2、136－3之輸出訊號V1 、V2 、V3 後之波形之訊 號。
如第19(e)圖所示，延遲延遲時間td程度之V1 、延遲延遲時間2×td程度之V2 、延遲延遲時間3×td程度之V3 ，可藉與主驅動器18之輸出訊號相加，而生成增強低通之低通增強訊號Vout ，即，數位地生成模擬已受到傳輸損失之訊號之模擬訊號Vout 。
如上所述，本實施例之驅動電路132可對主驅動器18之輸出訊號加上已藉複數可變延遲電路134－1、134－2、134－3…依序延遲之複數訊號，故可數位地生成低通增強訊號。
又，本實施例之驅動電路132藉適當改變複數可變延遲電路134－1、134－2、134－3…之延遲時間td，並適當改變複數副驅動器136－1、136－2、136－3…之振幅調整量，即可改變數位地生成之低通增強訊號之低通增強量，且，可將其波形整形成任意波形。
另，設置複數可變延遲電路134－1、134－2、134－3…、複數副驅動器136－1、136－2、136－3…、複數加法電路140－1、140－2、140－3…之數量，可配合輸出訊號所需之解析度等條件，而進行適當之設定。
[第8實施例]
以下參照第20及至第24圖說明本發明之第8實施例之驅動電路。第20圖係顯示本實施例之驅動電路之構造之功能區圖，第21及22圖係顯示本實施例之驅動電路之各點之訊號波形之波形圖，第23圖係顯示本實施例之驅動電路之 具體電路構造之電路圖，第24圖係顯示本實施例之驅動電路之具體電路構造之各點之訊號波形之波形圖。另，與第7實施例之驅動電路相同之構成要素則附一相同標號並省略或簡化其說明。
本實施例之驅動電路142藉組合複數可變延遲電路134－1、134－2、134－3…，複數副驅動器(差動驅動器)144－1、144－2、144－3…，即可於低通增強動作時，生成增強低通之低通增強訊號，即，數位地生成模擬已受到傳輸損失之訊號之模擬訊號，且，可於高通增強動作時，數位地生成增強高通之高通增強訊號。
本實施例之驅動電路142一如第20圖所示，包含有主驅動器18、分別對應複數可變延遲電路134－1、134－2、134－3…而設之複數副驅動器144－1、144－2、144－3…、分別對應複數副驅動器144－1、144－2、144－3…而設之複數選擇開關146－1、146－2、146－3…、加法部148。
本實施例之驅動電路142可接受訊號生成部(未圖示)所生成之訊號輸入。
主驅動器18可接受訊號生成部所生成之訊號輸入作為輸入訊號，並輸出與輸入訊號相同波形之訊號作為輸出訊號。
複數可變延遲電路134－1、134－2、134－3…與第7實施例相同，可接受訊號生成部所生成之訊號輸入作為輸入訊號，並使輸入訊號依次延遲延遲時間td之長度。第n個(n為正整數)可變延遲電路134－n則以已延遲延遲時間n×td程度 之輸入訊號作為輸出訊號而加以輸出。
複數副驅動器144－1、144－2、144－3…係由差動驅動器所構成，而可接受分別對應之複數可變延遲電路134－1、134－2、134－3…之輸出訊號輸入作為輸入訊號，並輸出已調整與輸入訊號相同波形之訊號之振幅後之非反轉訊號與已調整已反轉輸入訊號後之皮形之訊號振幅之反轉訊號所構成之差動訊號作為輸出訊號。第n個(n為正整數)副驅動器136－N則以已延遲延遲時間n×td程度之訊號之振幅經調整後之非反轉訊號及反轉訊號作為輸出訊號而加以輸出。
複數選擇開關146－1、146－2、146－3…可依據用以切換低通增強動作與高通增強動作之選擇訊號Se1，而切換連接，以使分別對應之複數副驅動器144－1、144－2、144－3…所輸出之差動訊號之一訊號輸入加法部148。
即，低通增強動作時，複數選擇開關146－1、146－2、146－3…將切換連接，以使分別對應之複數副驅動器144－1、144－2、144－3…所輸出之差動訊號中之非反轉訊號輸入加法部148。
又，高通增強動作時，則複數選擇開關146－1、146－2、146－3…將切換連接，而使分別對應之複數副驅動器144－1、144－2、144－3…所輸出之差動訊號中之反轉訊號輸入加法部148。
加法部148則包含分別對應複數副驅動器144－1、144－2、144－3…而設之複數加法電路150－1、150－2、150－3…。
複數加法電路150－1、150－2、150－3…可就分別對應之 複數副驅動器144－1、144－2、144－3…所輸出之差動訊號中，將經複數選擇開關146－1、146－2、146－3…而輸入加法部148之一訊號，與主驅動器18之輸出訊號相加。
即，低通增強動作時，複數加法電路150－1、150－2、150－3…可將分別對應之複數副驅動器144－1、144－2、144－3…所輸出之差動訊號中之非反轉訊號與主驅動器18之輸出訊號相加。藉此，加法部148即可輸出複數副驅動器144－1、144－2、144－3…所輸出之非反轉訊號與主驅動器18之輸出訊號相加而成之訊號作為輸出訊號。
又，高通增強動作時，複數加法電路150－1、150－2、150－3…則可將分別對應之複數副驅動器144－1、144－2、144－3…所輸出之差動訊號中之反轉訊號與主驅動器18之輸出訊號相加。藉此，加法部148即可輸出複數副驅動器144－1、144－2、144－3…所輸出之反轉訊號與主驅動器18之輸出訊號相加而成之訊號作為輸出訊號。
如此，本實施例之驅動電路142即可低通增強動作時，輸出複數副驅動器144－1、144－2、144－3…所輸出之差動訊號中之非反轉訊號與主驅動器18之輸出訊號相加後之訊號作為輸出訊號。
又，本實施例之驅動電路142並可於高通增強動作時，輸出複數副驅動器144－1、144－2、144－3…所輸出之差動訊號中之反轉訊號與主驅動器18之輸出訊號相加後之訊號作為輸出訊號。
第21圖係顯示低通增強動作時之第20圖所示構造之各 點之訊號波形之波形圖。另，第21圖中，可變延遲電路、副驅動器及加法電路皆分別設有3個。第21(a)圖顯示對本實施例之驅動電路142輸入之輸入訊號之波形。第21(b)圖顯示副驅動器144－1所輸出之非反轉訊號V1 之波形。第21(c)圖顯示副驅動器144－2所輸出之非反轉訊號V2 之波形。第21(d)圖顯示副驅動器144－3所輸出之非反轉訊號V3 波形。第21(e)則圖顯示本實施例之驅動電路142之輸出訊號之波形。
第21(a)圖所示之輸入訊號將送入主驅動器18及複數可變延遲電路134－1、134－2、134－3。
主驅動器18之輸出訊號則係與第21(a)圖所示之之輸入訊號相同波形之訊號。
副驅動器144－1所輸出之非反轉訊號V1 一如第21(b)圖所示，係對第21(a)圖所示之輸入訊號使其延遲延遲時間td程度，並調整振幅後之波形之訊號。
副驅動器144－2所輸出之非反轉訊號V2 一如第21(c)圖所示，係對第21(a)圖所示之輸入訊號使其延遲延遲時間2×td程度，並調整振幅後之波形之訊號。
副驅動器144－3所輸出之非反轉訊號V3 如第21(d)圖所示，係對第21(a)圖所示之輸入訊號使其延遲延遲時間3×td程度，並調整振幅後之波形之訊號。
本實施例之驅動電路142之輸出訊號Vout 一如第21(e)圖所示，係對主驅動器18之輸出訊號加上複數副驅動器144－1、144－2、144－3所輸出之非反轉訊號V1 、V2 、V3 後之波形之訊號。
低通增強動作時，如第21(e)圖所示，延遲延遲時間td程度之非反轉訊號V1 、延遲延遲時間2×td程度之非反轉訊號V2 、延遲延遲時間3×td程度之非反轉訊號V3 ，可藉與主驅動器18之輸出訊號相加，而生成增強低通之低通增強訊號Vout ，即，數位地生成模擬已受到傳輸損失之訊號之模擬訊號Vout 。
如上所述，本實施例之驅動電路142可於低通增強動作時，對主驅動器18之輸出訊號加上已藉複數可變延遲電路134－1、134－2、134－3…依序延遲之複數非反轉訊號，故可數位地生成低通增強訊號。
又，本實施例之驅動電路142藉適當改變複數可變延遲電路134－1、134－2、134－3…之延遲時間td，並適當改變複數副驅動器144－1、144－2、144－3…之振幅調整量，即可改變低通增強訊號之低通增強量，且，可將其波形整形成任意波形。
第22圖係顯示高通增強動作時之第20圖所示構造之各點之訊號波形之波形圖。另，第22圖中，可變延遲電路、副驅動器及加法電路亦分別設有3個。第22(a)圖顯示對本實施例之驅動電路142輸入之輸入訊號之波形。第22(b)圖顯示副驅動器144－1所輸出之反轉訊號V1B 之波形。第22(c)圖顯示副驅動器144－2所輸出之反轉訊號V2B 之波形。第22(d)圖顯示副驅動器144－3所輸出之反轉訊號V3B 波形。第23e則圖顯示本實施例之驅動電路142之輸出訊號之波形。
第22(a)圖所示之輸入訊號將送入主驅動器18及複數可 變延遲電路134－1、134－2、134－3。
主驅動器18之輸出訊號則係與第22(a)圖所示之之輸入訊號相同波形之訊號。
副驅動器144－1所輸出之反轉訊號V1B 一如第22(b)圖所示，係對第22(a)圖所示之輸入訊號使其延遲延遲時間td程度，並調整振幅後之波形之訊號。
副驅動器144－2所輸出之反轉訊號V2B 一如第22(c)圖所示，係對第22(a)圖所示之輸入訊號使其延遲延遲時間2×td程度，並調整振幅後之波形之訊號。
副驅動器144－3所輸出之反轉訊號V3B 如第22(d)圖所示，係對第22(a)圖所示之輸入訊號使其延遲延遲時間3×td程度，並調整振幅後之波形之訊號。
本實施例之驅動電路142之輸出訊號Vout 一如第22(e)圖所示，係對主驅動器18之輸出訊號加上複數副驅動器144－1、144－2、144－3所輸出之反轉訊號V1B 、V2B 、V3B 後之波形之訊號。
高通增強動作時，如第22(e)圖所示，延遲延遲時間td程度之反轉訊號V1B 、延遲延遲時間2×td程度之反轉訊號V2B 、延遲延遲時間3×td程度之反轉訊號V3B ，可藉與主驅動器18之輸出訊號相加，而數位地生成增強高通之高通增強訊號Vout 。
如上所述，本實施例之驅動電路142可於高通增強動作時，對主驅動器18之輸出訊號加上已藉複數可變延遲電路134－1、134－2、134－3…依序延遲之複數反轉訊號，故可數 位地生成高通增強訊號。
又，本實施例之驅動電路142藉適當改變複數可變延遲電路134－1、134－2、134－3…之延遲時間td，並適當改變複數副驅動器144－1、144－2、144－3…之振幅調整量，即可改變高通增強訊號之高通增強量，且，可將其波形整形成任意波形。
其次，參照第23及第24圖說明本實施例之驅動電路142之具體電路構造。另，第23圖所示之電路圖中，僅就可變延遲電路、副驅動器、選擇開關及加法電路顯示可變延遲電路134－1、134－2、副驅動器144－1、選擇開關146－1、加法電路150－1。
主驅動器18之電路構造與第5圖所示之第1實施例相同。
副驅動器144－1包含有2個電晶體152、154、與2個電晶體152、154之射極共通連接之可變定電流電路156。可變延遲電路134之基極則連接有對應之可變延遲電路134－1。另，其它副驅動器144－2、144－2、144－3…亦具有相同之電路構造。
選擇開關146－1色含有與副驅動器144－1之電晶體152之.集極連接有射極之電晶體158、160、與副驅動器144－1之電晶體154之集極連接有射極之電晶體162、164。另，其它選擇開關146－2、146－3…亦具有相同之電路構造。
主驅動器18中，可對一方之電晶體28之基極輸入訊號生成部所生成之訊號PAT。第24(a)圖顯示訊號生成部所輸 入之訊號(電壓)PAT之波形。對另一方之電晶體30之基極則輸入具有預定之參考電壓Vref1 (PATB)之訊號。藉此，即可自另一方之電晶體30之集極輸出與輸入於一方之電晶體28之基極之訊號相同波形之訊號。第24(b)圖則顯示此時自電晶體34之射極側朝電晶體30之集極側傳輸之訊號(電流)i1 之波形。電晶體30之集極所輸出之訊號則經電晶體34而輸出作為主驅動器18之輸出訊號。
副驅動器144－1中，可對一方之電晶體152之基極經可變延遲電路134－1輸入訊號生成部所生成之訊號PAT。輸入電晶體152之基極之訊號則可藉可變延遲電路134－1而相對訊號PAT延遲延遲時間td程度。對另一方之電晶體154之基極則輸入具有預定之參考電壓Vref1 (PATB)之訊號。
藉此，即可自一方之電晶體152之集極輸出已反轉輸入於電晶體152之基極之訊號後之波形之反轉訊號。在此，藉改變流向可變定電流電路156之電流，即可調整電晶體152之集極所輸出之反轉訊號之振幅。第23c圖即顯示此時自電晶體158之射極側朝電晶體152之集極側傳輸之訊號(電流)i2 之波形。
電晶體152之集極所輸出之訊號將輸入選擇開關146－1。。
又，另一方之電晶體154之集極則將輸出與輸入於一方之電晶體152之基極之訊號相同波形之訊號。在此，藉改變流向可變定電流電路156之電流，即可調整電晶體154之集極所輸出之非反轉訊號之振幅。第24(d)圖即顯示此時自電 晶體160之射極側朝電晶體154之集極側傳輸之訊號(電流)i3 之波形。
電晶體154之集極所輸出之訊號將輸入選擇開關146－1。。
選擇開關146－1中，電晶體152之集極所輸出之訊號將輸入電晶體158及電晶體160之射極側。又，電晶體154之集極所輸出之訊號則將輸入電晶體162及電晶體164之射極側。在此，將對電晶體160、162之基極輸入具有預定之參考電壓Vref2 之訊號，對電晶體158、164之基極之任一則將輸入選擇訊號Se1。
首先，高通增強動作時，將對電晶體158之基極輸入選擇訊號Se1。藉此，即可自電晶體158之集極輸出副驅動器144－1之電晶體152之基極所輸出之反轉訊號。
電晶體158之集極所輸出之反轉訊號則可藉加法電路150－1而與主驅動器18之輸出訊號相加。
其它副驅動器、選擇開關及加法電路亦可藉複數可變延遲電路而對已階段性延遲預定之延遲時間程度之訊號進行相同之動作。
如此，高通增強動作時，即可數位地生成增強高通之高通增強訊號作為驅動電路142之輸出訊號Vout 。第24e圖即顯示高通增強動作時之驅動電路142之輸出訊號(電壓)Vout 之波形。
又，低通增強動作時，則對電晶體164之基極輸入選擇訊號Se1。藉此，即可自電晶體162之集極輸出副驅動器 144－1之電晶體154之基極所輸出之非反轉訊號。
低通增強動作時，電晶體162之集極所輸出之非反轉訊號可藉加法電路150－1而與主驅動器18之輸出訊號相加。
其它副驅動器、選擇開關及加法電路亦可藉複數可變延遲電路而對已延遲預定之延遲時間程度之訊號進行相同之動作。
如此，[低通增強動作時，即可數位地生成增強低通之低通增強訊號作為驅動電路142之輸出訊號Vout 。第24(f)圖即顯示低通增強動作時之驅動電路142之輸出訊號(電壓)Vout 之波形。
如上所述，本實施例之驅動電路142可對主驅動器18之輸出訊號加上已藉複數可變延遲電路134－1、134－2、134－3…而依次延遲之複數反轉訊號或非反轉訊號，故可數位地生成高通增強訊號或低通增強訊號。
又，本實施例之驅動電路142藉適當改變複數可變延遲電路134－1、134－2、134－3…之延遲時間td，並適當改變複數副驅動器144－1、144－2、144－3…之振幅調整量，即可改變高通增強訊號或低通增強訊號之高通或低通之增強量，且，可將其波形整形成任意波形。
另，設置複數可變延遲電路134－1、134－2、134－3…、複數副驅動器144－1、144－2、144－3…、複數加法電路150－1、150－2、150－3…之數量，可配合輸出訊號所需之解析度等條件，而進行適當之設定。
[變形例]
本發明並不限於上述實施例，而可進行各種變形實施。
舉例言之，上述實施例中，雖就對驅動電路自訊號生成部16送入方形波狀之脈衝訊號進行說明，但由訊號生成部16送入驅動電路之訊號，可採用三角波狀之脈衝訊號等各種訊號。
又，上述實施例中，雖就主驅動器18輸出與輸入訊號相同波形之輸出訊號加以說明，但主驅動器18亦可輸出具有對應輸入訊號之預定波形之非反轉訊號作為輸出訊號。
又，上述實施例中，雖就副驅動器20－1、…、20－n輸出反轉輸入訊號後之波形之輸出訊號加以說明，但副驅動器20－1、…、20－n亦可輸出具有對應輸入訊號之預定波形之反轉訊號作為輸出訊號。
又，上述第5實施例中，雖就副驅動器80輸出與輸入訊號相同波形之非反轉訊號與反轉輸入訊號後之波形之反轉訊號所構成之差動訊號加以說明，但副驅動器80亦可輸出由具有對應輸入訊號之預定波形之非反轉訊號與反轉訊號所構成之差動訊號。
又，上述實施例中，雖就高通增強電路22、22－1、…、22－n、82、84採用微分電路而進行說明，但該等高通增強電路可採用各種高通濾波器。又，不限於濾波器等被動電路，亦可藉主動生成高通增強訊號之主動電路構成之。
又，上述第2實施例中，雖就對第1實施例之驅動電路之構造進而設置放大電路64加以說明，但亦可就其它實施例之驅動電路同樣設置放大電路64。
又，上述第6實施例中，雖就對第3實施例之驅動電路之構造進而設置相位調整電路118加以說明，但亦可就其它實施例之驅動電路同樣設置相位調整電路118。
又，上述實施例中，雖就半導體測試裝置內採用本發明之驅動電路作為可生成用以測試DUT之訊號之驅動電路加以說明，但本發明並不限於半導體測試裝置之驅動電路，而可廣泛應用於對連接對象之電路送入訊號之驅動電路。
10‧‧‧驅動電路
12‧‧‧DUT
14‧‧‧高通增強電路
16‧‧‧訊號生成部
18‧‧‧主驅動器
20‧‧‧副驅動器
20－1~20－n‧‧‧副驅動器
22‧‧‧高通增強電路
22－1~22－n‧‧‧高通增強電路
24‧‧‧加法電路
24－1~24－n‧‧‧加法電路
26‧‧‧無損失傳輸線路
28、30、32、34‧‧‧電晶體
36、38‧‧‧電阻
40‧‧‧定電流電路
42、44、46、48‧‧‧電晶體
50、52‧‧‧定電流電路
54‧‧‧電阻
56‧‧‧電容器
58、60‧‧‧驅動電源
62‧‧‧驅動電路
64‧‧‧放大電路
66‧‧‧驅動電路
68‧‧‧乘法電路
68－1~68－n‧‧‧乘法電路
70、72‧‧‧電晶體
74‧‧‧驅動電路
76‧‧‧加法部
78‧‧‧驅動電路
80‧‧‧副驅動器
82‧‧‧高通增強電路
84‧‧‧高通增強電路
86、88‧‧‧乘法電路
90‧‧‧加法部
92、94‧‧‧加法電路
96、98‧‧‧電晶體
100、102‧‧‧定電流電路
104‧‧‧電阻
106‧‧‧電晶體
108、110、112、114‧‧‧電晶體
116‧‧‧驅動電路
118‧‧‧相位調整電路
120、122‧‧‧驅動器
124‧‧‧低通濾波器
126‧‧‧乘法電路
128‧‧‧加法電路
130‧‧‧比較器
132‧‧‧驅動電路
134－1~134－3‧‧‧可變延遲電路
136－1~136－3‧‧‧副驅動器
138‧‧‧加法部
140－1~140－3‧‧‧加法電路
142‧‧‧驅動電路
144－1~144－3‧‧‧副驅動器
146－1~146－3‧‧‧選擇開關
148‧‧‧加法部
150－1~150－3‧‧‧加法電路
152、154‧‧‧電晶體
156‧‧‧可變定電流電路
158、160、162、164‧‧‧電晶體
200‧‧‧DUT
202‧‧‧高通增強電路
204‧‧‧驅動器
206‧‧‧損失量選擇電路
208‧‧‧無損失傳輸媒介
210‧‧‧傳輸媒介
210－1~210－n‧‧‧傳輸媒介
212‧‧‧無損失傳輸線路
214‧‧‧相位調整電路
216‧‧‧訊號生成部
ABCDE‧‧‧訊號波形
第1圖係顯示使用損失量選擇電路之傳輸損失模擬電路之構造之功能區圖。
第2(a)~2(c)圖係顯示使用損失量選擇電路之傳輸損失模擬電路所生成之模擬訊號之波形之波形者。
第3圖係顯示本發明第1實施例之驅動電路之構造之功能區圖。
第4(a)~4(d)圖係顯示本發明第1實施例之驅動電路之各點之訊號波形之波形圖。
第5圖係顯示本發明第1實施例之驅動電路之具體電路構造之電路圖。
第6圖係顯示本發明第2實施例之驅動電路之構造之功能區圖。
第7圖係顯示本發明第3實施例之驅動電路之構造之功能區圖。
第8(a)~8(e)圖係顯示本發明第3實施例之驅動電路之 各點之訊號波形之波形圖(其1)。
第9(a)~9(e)圖係顯示本發明第3實施例之驅動電路之各點之訊號波形之波形圖(其2)。
第10圖係顯示本發明第3實施例之驅動電路之具體電路構造之電路圖。
第11圖係顯示本發明第4實施例之驅動電路之構造之功能區圖。
第12圖係顯示本發明第4實施例之驅動電路之具體電路構造之電路圖。
第13圖係顯示本發明第5實施例之驅動電路之構造之功能區圖。
第14圖係顯示本發明第5實施例之驅動電路之具體電路構造之電路圖。
第15(a)~15(e)圖係顯示本發明第5實施例之驅動電路之具體電路構造之各點之訊號波形之波形圖。
第16圖係顯示本發明第6實施例之驅動電路之構造之功能區圖。
第17(a)~17(c)圖係顯示本發明第6實施例之驅動電路之各點之訊號波形之波形圖。
第18圖係顯示本發明第7實施例之驅動電路之構造之功能區圖。
第19(a)~19(e)圖係顯示本發明第7實施例之驅動電路之各點之訊號波形之波形圖。
第20圖係顯示本發明第8實施例之驅動電路之構造之 功能區圖。
第21(a)~21(e)圖係顯示本發明第8實施例之驅動電路之各點之訊號波形之波形圖(其1)。
第22(a)~22(e)圖係顯示本發明第8實施例之驅動電路之各點之訊號波形之波形圖(其2)。
第23圖係顯示本發明第8實施例之驅動電路之具體電路構造之電路圖。
第24(a)~24(f)圖係顯示本發明第8實施例之驅動電路之具體電路構造之各點之訊號波形之波形圖。
10‧‧‧驅動電路
12‧‧‧DUT
14‧‧‧高通增強電路
16‧‧‧訊號生成部
18‧‧‧主驅動器
20‧‧‧副驅動器
22‧‧‧高通增強電路
24‧‧‧加法電路
26‧‧‧無損失傳輸線路
ABCDE‧‧‧訊號波形

Claims (7)

  1. 一種驅動電路，係因應輸入訊號而輸出模擬已受到傳輸損失之訊號之模擬訊號者，包含有：主驅動器，係供前述輸入訊號輸入，並輸出因應前述輸入訊號之第1訊號；副驅動器，係供前述輸入訊號輸入，並輸出反轉前述輸入訊號之第2訊號與因應前述輸入訊號之第4訊號；高通增強電路，係供前述第2訊號輸入，並輸出已增強前述第2訊號之高通之第3訊號；加法部，係輸出前述第1訊號與前述第3訊號相加而成之前述模擬訊號；及其它高通增強電路，係供前述第4訊號輸入，並輸出已增強前述第4訊號之高通之第5訊號，且，前述加法部係輸出前述模擬訊號或前述第1訊號與前述第5訊號相加而成之訊號。
  2. 如申請專利範圍第1項之驅動電路，其中前述高通增強電路係輸出已微分前述第2訊號之前述第3訊號的微分電路。
  3. 如申請專利範圍第1項之驅動電路，其更包含放大電路，該放大電路係供前述模擬訊號輸入，並放大前述模擬訊號。
  4. 如申請專利範圍第1項之驅動電路，其更包含乘法電路，該乘法電路係供前述第3訊號輸入，並調整前述第3訊號之振幅， 前述加法部輸出前述第1訊號與業經前述乘法電路調整振幅之前述第3訊號相加而成之前述模擬訊號。
  5. 如申請專利範圍第1項之驅動電路，其中輸出前述第3訊號之前述高通增強電路，及輸出前述第5訊號之前述其它高通增強電路係由共通之微分電路所構成。
  6. 如申請專利範圍第1至5項中任一項之驅動電路，其更包含相位調整電路，該相位調整電路調整輸入前述主驅動器及前述副驅動器之前述輸入訊號之相位。
  7. 一種驅動電路，係因應輸入訊號而輸出模擬已受到傳輸損失之訊號之模擬訊號者，包含有：主驅動器，係供前述輸入訊號輸入，並輸出因應前述輸入訊號之第1訊號；複數副驅動器，係供前述輸入訊號輸入，並輸出反轉前述輸入訊號而成之第2訊號；複數高通增強電路，具有互相相異之時間常數，且分別供複數前述副驅動器輸出之複數前述第2訊號輸入，並輸出已增強所輸入之前述第2訊號之高通的第3訊號；複數乘法電路，係分別供複數前述高通增強電路輸出之複數前述第3訊號輸入，並調整所輸入之前述第3訊號之振幅；及加法部，係輸出前述第1訊號與業經複數前述乘法電路調整振幅之複數前述第3訊號相加而成的前述模擬 訊號。
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