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TWI399836B - 晶圓級晶片尺寸封裝及製造方法 - Google Patents

晶圓級晶片尺寸封裝及製造方法 Download PDF

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TWI399836B
TWI399836B TW097150806A TW97150806A TWI399836B TW I399836 B TWI399836 B TW I399836B TW 097150806 A TW097150806 A TW 097150806A TW 97150806 A TW97150806 A TW 97150806A TW I399836 B TWI399836 B TW I399836B
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semiconductor
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馮濤
赫伯特 法蘭克斯
孫明
何約瑟
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萬國半導體股份有限公司
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Description

晶圓級晶片尺寸封裝及製造方法
本發明係有關一種半導體封裝結構，特別是指一種低成本的晶圓級晶片尺寸封裝(wafer level chip scale package；WKCSP)之製程。
半導體裝置通常具備低的封裝阻抗與良好的熱效能。特殊的例子為金氧半場效電晶體(metal oxide semiconductor field effect transistor；MOSFET)裝置，尤其垂直式傳導功率金氧半場效電晶體(MOSFET)裝置，其具有閘極與源極於半導體晶片的一個表面，並在該表面的對面具有汲極。而半導體裝置的封裝製程，一般期望能夠利用簡單、快速與有效率的方法。因此，已經有許多的封裝構想與方法陸續被發展出來。
在過去十年，矽製程技術已經大幅演進，而有數十年之久的一樣的封裝技術及主要的封裝手段卻一直延續到現在。利用封膠或焊錫所進行的晶粒貼附以及用鋁或金來打線接合到導線框架，仍然為目前主流的半導體封裝方法。然而，半導體製程技術的演進，將會使得寄生效應(Parasitics)(譬如電阻、電容及電感)伴隨著具有許多效能限制因素的傳統封裝技術而產生。由傳統覆晶技術的例子來說，其中一項缺點是不容易電性連接至晶粒的背側。這些限制在譬如為功率切換裝置的高電流應用上會變得相當明顯。
美國專利第6,767,820號揭露一種半導體金氧半閘控(MOS-gated)裝置之晶圓級晶片尺寸封裝。金氧半閘控(MOS-gated)裝置晶片的源極側是由鈍化層所覆蓋，鈍化層的選擇可選自光敏性液態樹脂(photosensitive liquid epoxy)、或氮化矽(silicon nitride)薄膜之類等等為較佳。然後，將鈍化層材料乾燥，而披覆有鈍化層的晶片是使用標準的光微影技術進行曝光，將晶片顯影並在鈍化層上產生開孔，使得下方的源極金屬產生複數個露出的表面區域以及相似的開孔，並露出在晶片上每一個晶粒的下方之閘極。鈍化層的開孔之製作通常是穿過習知鈍化層下方之可焊接的金屬，譬如為鈦(titanium)、鎢(tungsten)、鎳(nickel)、或銀(silver)。在開孔形成之後，晶片就會接著進行切割或者用不同方法來分開為個別的晶粒。然後，晶粒上可焊的汲極側就會連接到U型或杯型汲極夾片(clip)，使用導電封膠或焊錫或類似的元件，以接合晶粒的底部汲極至汲極夾片。
美國公開第2003/0052405號揭露一種垂直式功率金氧半場效電晶體(MOSFET)裝置，其具有汲極形成於矽基板的底表面並連接至汲極上方的導線框架，而閘極與源極則露出於此裝置的底部。此金氧半場效電晶體(MOSFET)裝置是以合成樹脂(seal)進行封合，樹脂譬如為環氧樹脂(epoxy)或矽利康(silicone)，使得金氧半場效電晶體(MOSFET)裝置與導線框架的內部被覆蓋住。在金氧半場效電晶體(MOSFET)裝置的底表面，合成樹脂的表面概略和導線框架及閘極/源極的表面齊平。也就是說，在半導體裝置的底表面上，導線框架的外導線部份之底表面以及閘極/源極之底表面是露出來的，以連接至封裝基板的一個導電部位(封裝表面)。然後，這些閘極/源極的周圍會由合成樹脂所覆蓋。
美國專利第6,133,634號揭露一種具有功率金氧半場效電晶體(MOSFET)裝置之覆晶封裝，其包含有一汲極端、一源極端與一閘極端。汲極端連接至導電載體與焊接錫球之外部陣列，源極端與閘極端則連接至焊接錫球之內部陣列。導電載體與焊接錫球之外部陣列提供了印刷電路板和汲極端之間的電性連接。
美國專利第6,469,384號揭露一種半導體裝置之封裝方法，半導體裝置譬如為金氧半場效電晶體(MOSFET)裝置，它並不需要成型機構。金氧半場效電晶體(MOSFET)裝置是耦接至基板，使得晶粒的源極區域與閘極區域可以耦接至基板。金氧半場效電晶體(MOSFET)裝置安裝於印刷電路板(PCB)上，且晶粒的表面是使用了錫膠或合適的電性傳導內連接物質來直接耦接至印刷電路板(PCB)，並作為汲極的連接。晶粒的表面耦接至基板，基板包含有晶粒的閘極區域與源極區域。因此，在基板之閘極區域上的焊接錫球是用來將晶粒的閘極區域耦合至印刷電路板(PCB)，同時，持續將焊接錫球經由基板耦合晶粒之源極區域至印刷電路板(PCB)。
前面所提及之先前技術對於垂直式功率金氧半場效電晶體(MOSFET)裝置的封裝設計，可以提供給個別的金氧半場效電晶體(MOSFET)的源極、閘極與汲極之電性內連接。然而，在晶圓被分開為個別的晶粒之後，將需要額外的安裝步驟。此外，用來提供給從晶粒的背側至前側的汲極接觸之金屬夾片的使用，會縮小在印刷電路板(PCB)上的晶粒的可用空間。所以期望發展一種封裝設計與製造它的程序，可以讓晶圓級製程具有較低成本並縮短每個部份的步驟。
請參見本發明之實施例所揭露的內容，即實現了以上先前技術中所期望的封裝設計及製造程序。
本發明之其他目的與優點，係可以藉由閱讀接下來所詳細描述之內容與配合圖式之說明將變得更為清楚。
以下詳細說明係為本發明之最佳實施例，且以下說明並非用以限制本發明之申請專利範圍，僅為配合圖式說明闡述本發明之中心思想，而主張之權利範圍為定義於接續的申請專利範圍中。
請參閱第1A圖～第1B圖，其繪示根據本發明之一個較佳實施例之半導體裝置100的前側和背側之示意圖。本實施例中，半導體裝置100可以為垂直式功率金氧半場效電晶體(MOSFET)。如第1A圖所示，源極(S)108與閘極(G)110是設置於半導體裝置100的前側，並透過在鈍化層102上的開口視窗來連接至源極(S)108與閘極(G)110下方的源極連接墊與閘極連接墊，而鈍化層102是沉積在由半導體材料(譬如，矽)所製成的半導體基板112上。源極連接墊與閘極連接墊連接至位在垂直式功率金氧半場效電晶體(MOSFET)之前側上方的源極區域與閘極區域，且垂直式功率金氧半場效電晶體(MOSFET)具有汲極區域，而汲極區域通常位在此半導體裝置100的背側。在如第1A圖所繪示之例子中，汲極(D)107可以設置在半導體裝置100之前側的修整邊緣(trimmed corner)106。如第1A圖～第1B圖所繪示，藉由在半導體基板112背側上方以及半導體基板112的側壁105上方之修整邊緣106處的電性傳導層104，汲極(D)107係電性連接至鄰近半導體裝置100背側之汲極區域。傳導層104可以使用譬如為銅(Cu)之金屬，利用選擇性電鍍方法來鍍於半導體裝置100的多個部位上，或者，使用譬如為鎳/金(Ni/Au)之金屬組合物，利用無電鍍方法來鍍在所選擇的半導體裝置100部位上。鎳/金包含一層鎳，以及包含一層相當薄的金在鎳上面用來防止氧化。汲極107之安裝可以延伸過被鈍化層所覆蓋之半導體裝置前側的部份主動元件區域114，這樣的安裝方法可使得主動元件區域的損失最小化，也可以形成較大的源極108與閘極110的區域，並且獲得較小的阻抗。在一些實施例中，汲極107可以予以省略，且可以透過修整邊緣(trimmed corner)106側壁上的傳導層104來電性連接到汲極區域，見第1C圖。
請參閱第2A圖～第2P圖，其繪示根據第1A圖～第1B圖中所描述的類型之半導體裝置(例如，垂直式功率金氧半場效電晶體(MOSFET))的晶圓級晶片封裝製程的一個實施例之示意圖。如第2A圖所繪示，其步驟一開始為在一基板206上方製作複數個元件構造。根據本實施例，基板206可以是半導體晶片，譬如矽晶片，其包含有複數半導體晶粒。鈍化層(圖中未示)可以沉積在基板206之上，且閘極連接墊(G)202與源極連接墊(S)204是透過在半導體晶片上表面之鈍化層上的視窗開口而露出來。金屬種子層208沉積在基板206上表面的多個選擇的部位，並覆蓋住閘極區域(G)202與源極區域(S)204，如第2B圖。種子層208可以是一層薄的金屬或是金屬合金層，用來和之後會沉積在種子層208上方的金屬材料相匹配。根據本發明之實施例，金屬材料為銅(Cu)的情況，是使用在電極材料，種子層208可以由一層鈦銅所形成，且其厚度少於4微米(μm)。多個孔洞210是透過一罩幕及利用蝕刻方法來形成在種子層208上，如第2C圖所繪示。接著，如第2D圖所繪示，光阻罩幕212是設置於種子層208之上。光阻層212可以藉由在閘極連接墊202與源極連接墊204上方之多個開口而被圖案化。厚的金屬層214可以鍍在種子層208上，以形成閘極213與源極215，如第2E圖所繪示。根據本發明之實施例，銅(Cu)可以電鍍於種子層208上方，並具有少於1微米(μm)的厚度，而在光阻層212之開口處的銅鍍層厚度最好大於10微米(μm)。基板206可以背研(back-grind)至預期的厚度，如第2f圖所繪示，並以少於400微米(μm)為較佳。
在背研(back-grind)之後，一個或更多的穿孔211可以透過基板206來蝕刻形成，如第2G圖所繪示，譬如，使用光阻層212與厚金屬層214(譬如，罩幕)。第2N圖是在第2G途中所描述的具有穿孔211之晶片之頂視或底視圖。然後，基板206可以進行等向性蝕刻，例如，在氧化物蝕刻(濕式操作)之後接著等向性矽蝕刻，去形成具有圓形邊緣209的穿孔211於基板206的背側，如第2H圖所繪示。這會將在後續步驟中在穿孔211之被表面和內壁上所形成的傳導層，增加其機械強度並改善不均勻度。另外，金屬種子層216形成於基板216的背面與穿孔211的側壁，如第2I圖所繪示。
一層厚的金屬層218，譬如，銅可以被鍍在種子層216之上方，如第2J圖所繪示。然後，光阻層212會在蝕刻種子層208之後被移除掉，如第2K圖～第2L圖所繪示，以形成分離的閘極217與源極219，其分別位於閘極連接墊202與源極連接墊204上方。請參閱第2O圖～第2P圖，為如第2L圖中所描述之晶片的頂視圖與底視圖。如第2。圖中所繪示，汲極214是位於每個金氧半場效電晶體(MOSFET)結構的角落處，並且部分覆蓋住半導體裝置的一些主動區域215。汲極214是藉由披覆於穿孔211之背側與側壁之金屬層218，而電性連接至汲極區域並鄰近於半導體基板206的背側。
然後，如第2M圖中所繪示，會將晶片切割成個別的半導體裝置。切割的過程中是將穿孔211切開，但保留了穿孔211的側壁部位以及鍍在側壁之金屬層218的對應部位，而提供了背側汲極區域與汲極214之間的電性內連接。
穿孔211並不會限定為圓形樣式。譬如，第2Q圖會是一種本發明之可替代實施例，其中穿孔211具有非圓形樣式，但替代的是加號(plus-sign)形狀。穿孔211的其它樣式皆在本發明之實施例所保護的範圍內。
請參閱第3A圖～第3I圖，其繪示一種製造半導體裝置之功率晶圓級晶片尺寸封裝的可替代程序的示意圖。如第3A圖所繪示，晶片包含複數半導體裝置結構(譬如，垂直式功率金氧半場效電晶體(MOSFETs))，半導體裝置結構則包含半導體基板306。鈍化層(圖中未示)可以沉積於矽基板306之上，且閘極連接墊(G)302與源極連接墊(S)304經由在晶片上表面的鈍化層上的開口視窗而露出。
光阻罩幕308沉積於晶片之上表面，並覆蓋住閘極區域(G)302與源極區域(S)304以及位於兩個或更多的結構之間的交叉點的孔洞310，如第3B圖所繪示。然後，基板306可以背研(back-grind)至預期的厚度，如第3C圖所繪示。
基板306是透過孔洞310來蝕刻，以形成穿孔311，如第3D圖所繪示。然後，將矽基板306進行等向性蝕刻，譬如，在氧化物蝕刻(濕式操作)之後接著使用矽蝕刻，去形成圓形邊緣309的穿孔311在基板306的背側，如第3E圖所繪示。第一金屬層312會形成於基板306的背側以及穿孔311，且第一金屬層312鍍在穿孔311的側壁，如第3F圖所繪示。根據本發明之實施例，第一金屬層312可以為任何適合用來無電鍍鎳之披覆作業的金屬，譬如為鋁(Al)或鋁合金沉積於鈦(Ti)層的上面。第一金屬層312之總厚度可以大於1微米(μm)，並以大於3微米(μm)為較佳。在形成第一金屬層312之後，光阻罩幕308接著會被移除掉，如第3G圖所繪示。第二金屬層314，譬如為無電鍍鎳/金(Ni/Au)，無電鍍於第一金屬層312上方，如第3H圖所繪示。根據本發明之實施例，鎳的厚度可以在1～10微米(μm)之間，且金的厚度可以小於1微米(μm)，並具有總厚度小於11微米(μm)。形成第二金屬層314的步驟可以僅為一個，將金屬成長在閘極連接墊302、源極連接墊304上方並覆蓋住金屬層312，來形成閘極313、源極315與汲極317。最後，將晶片分割以形成個別的垂直式功率金氧半場效電晶體(MOSFET)316，如第3I圖所繪示。
對照於習知製程，包含有閘極、源極之前側通常與後側分隔開來，因此，於前側金屬沈積時，後側需要被保護，且前側與後側使用不同的金屬沈積。前側通常使用鋁-矽-銅合金，而後側使用鋁，導致於在固定於電路板時難以焊接。對照於前述實施例中，源極、閘極與汲極使用相同金屬來連接，使得製程被簡化並且降低成本。
請參照第4A圖～第4B圖，其繪示本發明將在第1C圖中之垂直式功率金氧半場效電晶體(MOSFET)之晶圓級晶片尺寸封裝安裝至印刷電路板的可替代程序的示意圖。
如第4A圖所示，在第1C圖中描繪的晶圓級晶片尺寸封裝(WLCSP)400具有前側閘極402、源極404以及側壁汲極406，而可安裝結合至電路板401，藉由覆晶方式將裝置設置於電路板401之後，錫膠408可以沈積於電路板401的電極410。接著，錫膠408迴焊而形成閘極402、源極404、汲極406以及電路板401之相對應電極410之間的電性內連接，如第4B圖。迴焊後，錫膠408也可以在側壁之修整邊緣上溼潤汲極金屬電極406，來形成小的阻抗。
本發明所提出之上述實施例，避免使用金屬接觸墊，譬如金屬帽或是其他結構，或是貼片切割製造程序來提供半導體裝置晶片之前側、後側之間的連接墊。且本發明實施例，於晶圓尚未被切割為個別裝置晶片時，允許半導體裝置的前側、背側形成電性接點。本發明提供之實施例使得半導體裝置之晶圓等級晶片封裝更加簡化、有效率且成本降低。
儘管上述實施方式所闡述為垂直功率金氧半場效電晶體(MOSFET)裝置，但是本發明同樣也可以應用於其他各種的垂直半導體裝置，譬如為絕緣柵雙極電晶體(Insulated Gate Bipolar Transistor，IGBT)、或是底部源極的金氧半場效電晶體(MOSFET)裝置、雙極功率電晶體等。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。
100．．．半導體裝置
102．．．鈍化層
104．．．傳導層
105．．．側壁
106．．．修整邊緣
107．．．汲極
108．．．源極
110．．．閘極
112．．．半導體基板
114．．．主動元件區域
202．．．閘極連接墊
204．．．源極連接墊
206．．．基板
208．．．種子層
209．．．圓形邊緣
210．．．孔洞
211．．．穿孔
212．．．光阻罩幕
214．．．金屬層
215．．．主動區域
216．．．種子層
217．．．閘極
218．．．金屬層
219．．．源極
302．．．閘極連接墊
304．．．源極連接墊
306．．．半導體基板
308．．．光阻罩幕
309．．．圓形邊緣
310．．．孔洞
311．．．穿孔
312．．．第一金屬層
313．．．閘極
314．．．第二金屬層
315．．．源極
316．．．垂直式功率金氧半場效電晶體
317．．．汲極
400．．．晶圓級晶片尺寸封裝
401．．．電路板
402．．．閘極
404．．．源極
406．．．汲極
408．．．錫膠
410．．．電極
第1A圖係繪示根據本發明之一個實施例之半導體裝置的前側(源極與閘極側)的示意圖；
第1B圖係繪示根據本發明第1A圖之半導體裝置的背側(汲極側)的示意圖；
第1C圖係繪示根據本發明之一個實施例之半導體裝置的前側之可替代結構的示意圖；
第2A圖～第2Q圖係繪示根據本發明之一個實施例之製造第1A圖～第1B圖之垂直式功率金氧半場效電晶體(MOSFET)之晶圓級晶片尺寸封裝的程序的示意圖；
第3A圖～第3I圖係繪示根據本發明之另一個實施例之製造第1C圖之垂直式功率金氧半場效電晶體(MOSFET)之晶圓級晶片尺寸封裝的可替代程序的示意圖；以及
第4A圖～第4B圖係繪示本發明將在第1C圖中之垂直式功率金氧半場效電晶體(MOSFET)之晶圓級晶片尺寸封裝安裝至印刷電路板的可替代程序的示意圖。
100．．．半導體裝置
102．．．鈍化層
104．．．傳導層
105．．．側壁
106．．．修整邊緣
107．．．汲極
108．．．源極
110．．．閘極
112．．．半導體基板
114．．．主動元件區域

Claims (22)

  1. 一種半導體裝置，其包含：一半導體基板，具有一第一連接墊與一第二連接墊，該第一連接墊與該第二連接墊分別電性連接至位於該半導體基板之一前側上的一第一區域與一第二區域；一第一電極，電性連接至該第一連接墊；一第二電極，電性連接至該第二連接墊；以及一第三電極，包含一傳導層，該傳導層位於一修整邊緣(trimmed corner)之一側壁並延伸至該半導體基板之一背側以及該前側的一部分，其中該傳導層係電性連接至位於該半導體基板之該背側之一第三區域。
  2. 如申請專利範圍第1項所述之半導體裝置，更包含一垂直式功率金氧半場效電晶體(vertical power MOSFET)。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該第一區域包含一源極區域，該第二區域包含一閘極區域，且該第三區域包含一汲極區域。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該源極區域與該閘極區域係位於鄰近該半導體基板之該前側，該汲極區域係位於鄰近該半導體基板之該背側。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第一電極、該第二電極與該第三電極係由相同導電材料所製成。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該第一電極、該第二電極與該第三電極係由選自銅或無電鍍鎳/金層之群組組合的導電材料所製成。
  7. 如申請專利範圍第1項所述之半導體裝置，其中該第三電極之設置係使得該傳導層延伸覆蓋於該半導體基板之該前側上的一主動區域的一部分。
  8. 如申請專利範圍第1項所述之半導體裝置，其中該半體裝置之設置係安裝於一印刷電路板上，並使得該第一電極、第二電極與該第三電極藉由相對及電性接觸該印刷電路板上的對應連接處，來造成該印刷電路板至該第一電極、第二電極與該第三電極之間的電性連接。
  9. 一種製造複數半導體裝置之方法，其步驟包含：a)提供一晶片，該晶片包含複數半導體晶粒，其中每一半導體晶粒包含一第一連接墊與一第二連接墊，該第一連接墊電性連接至一第一區域，該第二連接墊電性連接至位於該晶片之一前表面之一第二區域與位於該晶片之一背表面之一第三區域；b)形成複數穿孔，該些穿孔係穿過該晶片並位於該些半導體晶粒之間的複數交叉點(corner intersections)；以及c)利用一罩幕，沉積一傳導層，於該晶片之該背表面與該些穿孔之複數側壁上並延伸至覆蓋於該晶片之該前表面。
  10. 如申請專利範圍第9項所述之製造複數半導體裝置之方法，其中該步驟b)包含有：沉積一光阻罩幕，覆蓋於該晶片之該前表面，其中該光阻罩幕包含複數孔洞，其中每一孔洞係位於該些半導體晶粒之間的該些交叉點；以及透過該光阻罩幕上之該些孔洞去蝕刻該晶片，以形成該些穿孔穿過該晶片。
  11. 如申請專利範圍第10項所述之製造複數半導體裝置之方法，更包含移除該光阻罩幕。
  12. 如申請專利範圍第9項所述之製造複數半導體裝置之方法，更包含研磨該晶片之該背表面至一預定厚度。
  13. 如申請專利範圍第9項所述之製造複數半導體裝置之方法，更包含在步驟b)之後，等向性蝕刻該晶片，以在該晶片之該背表面形成具 有圓角的該些穿孔。
  14. 如申請專利範圍第9項所述之製造複數半導體裝置之方法，更包含無電鍍一第二傳導層於該第一連接墊與該第二連接墊上以及該第一傳導層上。
  15. 如申請專利範圍第14項所述之製造複數半導體裝置之方法，其中該第二傳導層包含複數無電鍍鎳/金(Ni/Au)層。
  16. 如申請專利範圍第9項所述之製造複數半導體裝置之方法，更包含在步驟c)之後，切割該晶片以形成複數個別的半導體裝置。
  17. 如申請專利範圍第9項所述之製造複數半導體裝置之方法，更包含有：在步驟b)之前沉積一種子層於該晶片之該前表面上；以及形成複數孔洞於該種子層上，其中每一孔洞係位於該些半導體裝置結構之間的交叉點。
  18. 如申請專利範圍第17項所述之製造複數半導體裝置之方法，更包含電鍍銅於該種子層。
  19. 如申請專利範圍第18項所述之製造複數半導體裝置之方法，更包含背向蝕刻該種子層。
  20. 如申請專利範圍第9項所述之製造複數半導體裝置之方法，其中該傳導層包含電鍍銅。
  21. 如申請專利範圍第9項所述之製造複數半導體裝置之方法，更包含在步驟b)之後，沉積一種子層在該晶片之該背表面與該些穿孔之該些側壁上。
  22. 如申請專利範圍第9項所述之製造複數半導體裝置之方法，其中步驟c)更包含在無電鍍鎳/金之後接著沉積一鋁合金覆蓋於一鈦薄層上。
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