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TWI398852B - 可降低時脈偶合效應之移位暫存器及移位暫存器單元 - Google Patents

可降低時脈偶合效應之移位暫存器及移位暫存器單元 Download PDF

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TWI398852B
TWI398852B TW097121312A TW97121312A TWI398852B TW I398852 B TWI398852 B TW I398852B TW 097121312 A TW097121312 A TW 097121312A TW 97121312 A TW97121312 A TW 97121312A TW I398852 B TWI398852 B TW I398852B
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shift register
pull
transistor
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TW097121312A
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TW200951937A (en
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Tsung Ting Tsai
Ming Sheng Lai
Yung Chih Chen
Po Yuan Liu
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Au Optronics Corp
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  • Liquid Crystal Display Device Control (AREA)
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Description

可降低時脈偶合效應之移位暫存器及移位暫存器單元
本發明係關於一種移位暫存器及移位暫存器單元，特別是關於一種可降低時脈偶合效應之移位暫存器及移位暫存器單元。
習知液晶顯示器(LCD)是利用驅動模組(Driving Circuit)來控制該液晶顯示器之面板上複數個像素(Pixel)的灰階訊號。該驅動模組包括一閘極驅動器(Gate Driver)電性連接數條掃瞄線(或稱閘極線)以分別輸出閘極脈衝訊號(Gate Pulse Signal)至每一對應像素，以及一源極驅動器(Source Driver)電性連接數條資料線(或稱源極線)以分別傳送資料訊號(Data Signal)至每一對應像素，且每一條掃瞄線與每一條資料線的交會處還分別連接一對應像素的主動元件之兩極性端(如薄膜電晶體(TFT)之閘極與源極)。當該閘極驅動器依序輸出閘極脈衝訊號以逐一開啟每一條掃瞄線上的電晶體時，該源極驅動器會同時輸出對應的資料訊號以對該等資料線上的電晶體之電容充電至所需的電壓準位，藉以顯示不同的灰階。
為了降低閘極驅動器的晶片成本，一些習知液晶顯示器(LCD)面板如低溫多晶矽(Low Temperature Poly-Silicon,LTPS)製程面板採用一種整合驅動模組的設計，即將原本位在閘極驅動器晶片內的移位暫存器(Shift Register)改作在玻璃基板上，形成多級串接的移位暫存器(Shift Register Stages)模組以實現GOA(Gate on Array)，且其功能等同於原本閘極驅動器的移位暫存器。因為目前低溫多晶矽(LTPS)製程大多採用多晶矽，使其擁有的電晶體載子遷移率(Mobility)可較非晶矽製程高出兩百倍以上。然而，為了降低面板的製作成本，擁有較低載子遷移率(Mobility)之非晶矽製程也逐漸將模組設計製作於玻璃上。
惟，目前整合驅動模組之移位暫存器設計中多設有一下拉模組(Pull-down Module)或類似的裝置來避免該移位暫存器輸出的閘極脈衝訊號波形被其他訊號提昇(Pull up)而失真，但是驅動該等下拉模組之訊號多半是採用一種時脈訊號(如CK)或是一反相時脈訊號(如XCK)。如第1A圖所示，為美國專利公告第7310402 B2號所揭的第N級移位暫存器210之電路圖，係包含一提昇電晶體Q2與下拉模組1及2皆採用一第一時脈訊號(CK1)如圖所示的理想第一時脈訊號(CK1-ideal)波形，但實際上在運作時，易受該提昇電晶體Q2之洩極(Drain)及閘極(Gate)之間形成的一電容(Cgd)偶合效應(Coupling Effect)影響，造成如第1B圖所示之實際第一時脈訊號(CK1-real)的波形上昇速度較慢(如曲線邊緣E1)，導致閘極脈衝訊號的輸出波形(Out)出現數個週期性向上的突昇點B1；同時，因為第1A圖之下拉模組1及2也受到第一時脈訊號(CK1)的延遲驅動，連帶造成提升模組之輸出節點或輸入節點(如P2)的位準未被及時下拉，以致下拉效果不佳。此外，雖然該下拉模組2使用理想上的第二時脈訊號(CK2-ideal)，但實際上的第二時脈訊號(CK2-real)也有可能出現與第一時脈訊號相同的偶合效應問題，故如第1B圖所示之閘極脈衝訊號輸出波形(Out)亦出現數個周期性的向下突昇點B2。
本發明之目的在於提供一種可降低時脈偶合效應之移位暫存器及移位暫存器單元，係利用其他週期訊號來驅動下拉模組(Pull-down Module)，且該週期訊號與時脈訊號之間維持一小於180度之相位差(Phase shift)，藉此當時該時脈訊號之偶合效應出現時，該下拉模組本身即具有足夠的能力抵抗，進而改善移位暫存器之輸出波形。
為達成本發明目的，本發明提供一種移位暫存器，具有複數個奇數級與偶數級移位暫存單元，其中每一級移位暫存器單元包 括：至少一提升驅動模組、一提升模組、至少一下拉模組及至少一下拉驅動模組。
該提升驅動模組，係依據一脈衝訊號，提供一驅動訊號。該提升模組，其受該驅動訊號觸發而導通時，基於一第一訊號與一第二訊號兩者其中之一，輸出一輸出訊號。該下拉模組，係提供一第一電源電壓至提升模組。該下拉驅動模組，在該第一訊號波形或第二訊號波形形成上升邊緣時，該下拉驅動模組已先依據第三訊號，導通下拉模組一段特定時間，及/或在該第一訊號波形或第二訊號波形形成下降邊緣時，該下拉驅動模組已先依據第四訊號，關閉下拉模組的導通一段特定時間。
在本實施例中，奇數級移位暫存器單元的第一訊號為一第一時脈訊號、第二訊號為一第二時脈訊號並與該第一時脈訊號互為反相、第三訊號為一第一週期訊號，以及第四訊號為一第二週期訊號並與該第一週期訊號互為反相，且奇數級移位暫存器單元之提升驅動模組依據前一個奇數級移位暫存器單元產生之設定訊號或一初始設定訊號以導通該提升模組，使該提升模組產生一脈衝訊號予下一個奇數級移位暫存器單元之提升驅動模組，並依據下一個奇數級移位暫存器單元產生之設定訊號，提供第一電源電壓以關閉提升模組的導通。而偶數級移位暫存器單元之第一訊號為前述第一週期訊號、第二訊號為前述第二週期訊號、第三訊號為前述第一時脈訊號，以及第四訊號為前述第二時脈訊號；且偶數級移位暫存器單元之提升驅動模組依據前一個偶數級移位暫存器單元產生之設定訊號或另一初始設定訊號，提供該驅動訊號以導通該提升模組，使該提升模組產生一脈衝訊號予下一個偶數級移位暫存器單元之提升驅動模組，並依據下一個偶數級移位暫存器 單元產生之設定訊號，提供第一電源電壓以關閉提升模組。
在本實施例中，第一週期訊號波形維持領先第一時脈訊號波形約一小於180度之相差，以及該第二週期訊號波形維持落後第一時脈訊號波形約一小於180度之相差。在其他實施例中，該第一週期訊號波形之波峰寬度小於該第二週期訊號波形之波谷寬度，以及該第一時脈訊號波形之波峰寬度小於該第二時脈訊號波形之波谷寬度，或者是第一週期訊號、第二週期訊號、第一時脈訊號及第二時脈訊號之每一訊號波形的波峰寬度皆小於波谷寬度。
在其他實施例中，移位暫存器單元之各下拉驅動模組改接至一第二電源電壓，以利用該第二電源電壓之位準低於第一電源電壓，及時關閉各下拉模組的導通。
在其他實施例中，當第一時脈訊號由低位準狀態變成高位準狀態之前，利用電容使第二週期訊號預先維持一高位準狀態以導通下拉模組，藉此抵抗電容偶合效應。
以下將就圖示詳細說明本發明之技術內容。
請先參閱第2圖，為一種根據本發明之第一較佳實施例之移位暫存器200，包括複數個串接的奇數級移位暫存器單元(GOA1、GOA3~GOAN)203a與複數個串接的偶數級移位暫存器單元(GOA1、GOA3~GOAN)203a，其中該等奇數級及偶數級移位暫存器單元203a皆經由數條閘極線或掃瞄線依序輸出閘極脈衝訊號(Out1~OutN+1)以分別觸發一液晶顯示器(LCD)面板中構成陣列像素(Pixel)220之各薄膜電晶體(TFT)之閘極(Gate)，以儲存相關資料線(未顯示)傳來的灰階資料。在該等串接之奇數級移位暫存器 單元(GOA1、GOA3~GOAN)203a中，除了第一級移位暫存器單元(GOA1)係依據一初始設定訊號STO以產生其閘極脈衝訊號(Out1)外，其餘奇數級移位暫存器單元(GOA3、GOA5~GOAN)皆是依據上一奇數級移位暫存器單元203a傳出之設定訊號以產生閘極脈衝訊號。例如第三級奇數級移位暫存器單元(GOA3)係接收第一級移位暫存器單元(GOA1)傳出之第一設定訊號(ST1)以產生其閘極脈衝訊號(Out3)。類似的，在該等串接之偶數級移位暫存器單元(GOA2、GOA4~GOAN)中，除了第二級移位暫存器單元(GOA2)係依據另一初始設定訊號STE以產生其閘極脈衝訊號(Out2)外，其餘偶數級移位暫存器單元(GOA4~GOAN+1)皆是依據其接收到的上一偶數級移位暫存器單元傳出之設定訊號以其產生閘極脈衝訊號。例如第四級奇數級移位暫存器單元(GOA4)係接收第二級移位暫存器單元(GOA2)傳出之第二設定訊號(ST2)以產生其閘極脈衝訊號(Out4)。
每一移位暫存器單元203a皆分別電性連接一第一時脈訊號(CKO)、一第二時脈訊號(XCKO)、一第一週期訊號(CKE)及一第二週期訊號(XCKE)，但依偶數級或偶數級的不同，訊號的連接方式也有所不同(待後詳述)，其中第一時脈訊號(CKO)與第二時脈訊號(XCKO)互為反相，且第一週期訊號(CKE)與第二週期訊號(XCKE)互為反相。
請進一步參考第2圖及第3A圖，係顯示前述之一級移位暫存器單元203a的電路圖，主要包括：一第一提升驅動模組300a、一第二提升驅動模組300b、一提升模組310、一第一下拉模組320a、一第二下拉模組320b、一第一下拉驅動模組330a及一第二下拉驅動模組330b。其中該第一提升驅動模組300a，包括一第 一電晶體T1，其洩極(Drain)與閘極(Gate)係共同連接初始設定訊號(如STO或STE)或由上一級移位暫存器單元203a傳來的設定訊號。舉例而言，一第三級移位暫存器單元203a之第一提升驅動模組300a係依據第一級移位暫存器單元203a產生之設定訊號(如ST1)或初始設定訊號STO，提供該驅動訊號以導通該提升模組310，使該提升模組310經由一輸出點產生一設定訊號STN予第五級移位暫存器單元之第一提升驅動模組300a，且第二提升驅動模組300b依據第五級移位暫存器單元回傳之設定訊號(如ST5)，提供第一電源電壓VSS1以關閉提升模組310的導通。反之，例如，第四級移位暫存器單元203a之第一提升驅動模組300a依據第二級移位暫存器單元產生之設定訊號(如ST2)或初始設定訊號STE，提供該驅動訊號以導通該提升模組310，使該提升模組310經由其輸出點產生一設定訊號ST4予第六級移位暫存器單元203a之第一提升驅動模組300a，且第四級移位暫存器單元203a之第二提升驅動模組300b依據第六級移位暫存器單元傳回之設定訊號(如ST6)，提供第一電源電壓VSS1以關閉提升模組310。
該提升模組310具有一第二電晶體T2、一第三電晶體T3、一輸入節點Q及一輸出節點OUT，其中第二電晶體T2之洩極用於連接一第一訊號(CK)或一第二訊號(XCK)兩者其中之一(於本實施例僅使用第一訊號(CK)作說明)，其閘極用於連接該提升模組310之輸入節點Q，以及源極用於連接該輸出節點OUT以產生閘極脈衝訊號(Out1~OutN+1)。而該第三電晶體T3之洩極連接第一訊號(CK)，其閘極連接該提升模組310之輸入節點Q，以及源極係連接該該級移位暫存器單元203a之設定訊號STN的輸出點。該輸入節點Q係連接至該第一提升驅動模組300a之第一電晶體T1 之源極，以連接該驅動訊號至第二電晶體T2之閘極與第三電晶體T3之閘極。該輸出節點OUT用於輸出前述閘極脈衝訊號。
是以，當該第一提升驅動模組300a之第一電晶體T1之洩極與閘極依據該設定訊號之位準而導通時，於其源極產生驅動訊號並經由該輸入節點Q觸發該提升模組310之第二電晶體T2之閘極與第三電晶體T3之閘極，使第二電晶體T2導通並基於第一訊號(CK)之位準，輸出閘極脈衝訊號(Out1~OutN+1)，以及使第三電晶體T3導通並基於第一訊號(CK)之位準於輸出點產生設定訊號STN予下一級移位暫存器單元203a。
該第一下拉驅動模組330a包含一第四電晶體T4及一第五電晶體T5，其中該第四電晶體T4之洩極與閘極係共同連接至一第三訊號(P_CK)，而該第五電晶體T5之洩極連接該第四電晶體T4之源極，且其閘極連接一第四訊號(P_XCK)，以及源極連接至一第一電源電壓VSS1。
該第一下拉模組320a，具有一第一輸入節點K、一第六電晶體T6、一第七電晶體T7、一第八電晶體T8。其中該第一輸入節點K連接第四電晶體T4之源極與該第五電晶體T5之洩極。而該第六電晶體T6之洩極連接至提升模組310之輸入節點Q，且其閘極連接至第一輸入節點K，以及源極連接第一電源電壓VSS1。該第七電晶體T7之洩極連接至該提升模組310之設定訊號STN的輸出點，且其閘極連接至第一輸入節點K，以及源極係連接至第一電源電壓VSS1。該第八電晶體T8之洩極連接該提升模組310之輸出節點OUT，且其閘極連接第一輸入節點K，以及源極連接至第一電源電壓VSS1。
藉此，當該第一下拉驅動模組330a之第四電晶體T4依據第 三訊號(P_CK)之高位準Vh而導通後，會經由第一輸入節點K分別觸發該第一下拉模組320a之第六電晶體T6、第七電晶體T7及第八電晶體T8而使其導通，以分別提供第一電源電壓VSS1至提升模組310之輸入節點Q、設定訊號STN之輸出點及輸出節點OUT，其中因為該第一電源電壓VSS1為低位準，故可下拉該提升模組310之輸入節點Q、設定訊號STN之輸出點及輸出節點OUT之訊號位準。反之，因為該第四訊號(P_XCK)是與第三訊號(P_CK)互為反相，故當該第一下拉驅動模組330a之第五電晶體T5依據第四訊號(P_XCK)之高位準而導通時，第四電晶體T4會因第三訊號(P_CK)為反相而不導通，且第五電晶體T5經由第一輸入節點K提供第一電源電壓VSS1予該第一下拉模組320a之第六電晶體T6、第七電晶體T7及第八電晶體T8之閘極而使三者皆不導通。
此外，該第二下拉驅動模組330b包含：一第九電晶體T9、一第十電晶體T10、一第十一電晶體T11及一第十二電晶體T12。該第九電晶體T9之洩極連接至第一下拉模組320a之第一輸入節點K，且其閘極連接該提升模組310之輸入節點Q，以及源極係連接至第一電源電壓VSS1。第十電晶體T10之閘極連接該提升模組310之輸入節點Q，以及源極係連接至第一電源電壓VSS1。該第十一電晶體T11之洩極與閘極係共同連接至第四訊號(P_XCK)。而第十二電晶體T12之洩極連接第十電晶體T10之洩極與該第十一電晶體T11之源極，且其閘極連接第三訊號(P_CK)，以及源極連接至第一電源電壓VSS1。
該第二下拉模組320b包含：一第二輸入節點P、一第十三電晶體T13、一第十四電晶體T14及一第十五電晶體T15。其中該 第二輸入節點P分別連接第十電晶體T10之洩極、第十一電晶體T11之源極及第十二電晶體T12之洩極。該第十三電晶體T13之洩極連接提升模組310之輸入節點Q，且其閘極分別連接第二輸入節點P、第二下拉驅動模組330b之第十二電晶體T12之洩極與第十一電晶體T11之源極，以及其源極連接第一電源電壓VSS1。該第十四電晶體T14之洩極連接至提升模組310之設定訊號STN的輸出點，進而連接至下一級移位暫存器單元203a，且其閘極連接第二輸入節點P，以及其源極連接第一電源電壓VSS1。該第十五電晶體T15之洩極連接該提升模組310之輸出節點OUT，且其閘極連接第二輸入節點P，以及源極連接第一電源電壓VSS1。
藉此，當該第二下拉驅動模組330b之第十一電晶體T11依據第四訊號(P_XCK)之高位準Vh而導通後，會經由第二輸入節點P分別觸發該第二下拉模組320b之第十三電晶體T13、第十四電晶體T14及第十五電晶體T15而使三者皆導通，以分別提供第一電源電壓VSS1至提升模組310之輸入節點Q、設定訊號STN之輸出點及輸出節點OUT，因該第一電源電壓VSS1為低位準，故可下拉該提升模組310之輸入節點Q、設定訊號STN之輸出點及輸出節點OUT之訊號位準。反之，當該第二下拉驅動模組330b之第十二電晶體T12依據第三訊號(P_CK)之位準而導通時，第十一電晶體T11會因第四訊號(P_XCK)為反相而不導通，且第十二電晶體T12經由第二輸入節點P提供第一電源電壓VSS1予該第二下拉模組320b之第十三電晶體T13、第十四電晶體T14及第十五電晶體T15之閘極而使三者皆不導通。當提升模組310之輸入節點Q的訊號達到一高位準Vh以觸發該第二下拉驅動模組330b之第九電晶體T9之閘極與第十一電晶體T11之閘極時，會將第一 電源電壓VSS1連接至第一及第二下拉模組320a及320b中之各電晶體的閘極，即可關閉第一及第二下拉模組320a及320b的導通，以避免下拉該提升模組310之輸入節點Q、設定訊號STN之輸出點及輸出節點OUT之訊號位準。
該第二提升驅動模組330b包括：一第十六電晶體T16及一第十七電晶體T17。該第十六電晶體T16之洩極分別連接該提升模組310之輸入節點Q、第二電晶體T2之閘極及第二電晶體T3之閘極，且其閘極連接一輸入點，該輸入點為下一級移位暫存器單元203a所產生之一設定訊號STN+1，以及源極連接第一電源電壓VSS1。該第十七電晶體T17之洩極連接至該提升模組310之輸出節點OUT，且其閘極連接該下一級移位暫存器單元203a之設定訊號STN+1的輸入點，以及源極連接第一電源電壓VSS1。
為了對抗時脈偶合效應(CK Coupling Effect)，確保該提昇模組310之輸出位準被及時下拉，以獲得較佳閘極脈衝訊號之輸出波形，不同於習知技術完全是以時脈訊號(CK及XCK)各佔50%的工作週期(Duty Cycle)來驅動其下拉驅動電路(Pull-down driving circuit)，本發明改採第三訊號(P_CK)及第四訊號(P_XCK)分佔不同比例(待後詳述)的工作週期(Duty Cycle)來分別驅動第一及第二下拉驅動模組330a及330b，且設定第三訊號(P_CK)之波形是維持領先該第一訊號(CK)或第二訊號(XCK)波形大約一小於180度之相位差，以及設定第四訊號(P_XCK)波形是維持落後該第一訊號(CK)或第二訊號(XCK)波形大約一小於180度之相位差，或者也可設定第四訊號(P_XCK)之波形維持領先該第一訊號(CK)或第二訊號(XCK)波形大約一小於180度之相位差，以及設定第三訊號(P_CK)波形維持落後該第一訊號(CK)或第二訊號(XCK)波形大約 一小於180度之相位差。
利用第三訊號(P_CK)及第四訊號(P_XCK)領先或落後該第一訊號(CK)或第二訊號(XCK)波形一特定相位差，即可解決習知技術中因時脈偶合而造成驅動下拉驅動電路之訊號能力不足的問題。例如，當該提升模組310連接的第一訊號(CK)波形(亦可使用第二訊號(XCK))在形成上升邊緣時(即由LOW變成HIGH時)，因為該第一下拉驅動模組330a之第四電晶體T4已先依據第三訊號(P_CK)之高位準Vh，觸發第一下拉模組320a之各電晶體T6,T7及T8之閘極，即已預先導通該第一下拉模組330a一段特定時間，故能確保該提升模組310之輸入節點Q、設定訊號STN之輸出點及輸出節點OUT之訊號波形處於下拉位準；同時，該第二下拉驅動模組330b之第十二電晶體T12也已先依據第三訊號(P_CK)之高位準Vh，連接第一電源電壓VSS1至第二下拉模組320b之各電晶體T13,T14及T15之閘極，故已關閉第二下拉模組320b的導通一段特定時間。反之，當該提升模組310連接的第一訊號(CK)波形(亦可使用第二訊號(XCK))在形成下降邊緣時(即由HIGH變成LOW時)，因為該第一下拉驅動模組330a之第五電晶體T5已先依據第四訊號(P_XCK)之高位準Vh，連接第一電源電壓VSS1至第一下拉模組320a之各電晶體T6,T7及T8之閘極，故已預先關閉第一下拉模組320a的導通一段特定時間；同時，該第二下拉驅動模組330b之第十一電晶體T11已先依據第四訊號(P_XCK)之高位準Vh，觸發第二下拉模組320b之各電晶體T13,T14及T15之閘極，即已預先導通該第二下拉模組320b一段特定時間，確保該提升模組310之輸入節點Q、設定訊號STN之輸出點及輸出節點OUT之訊號波形處於下拉位準。
但如第2圖所示，本發明係將移位暫存器200分成複數個奇數級移位暫存器單元(GOA1、GOA3~GOAN)與複數個偶數級移位暫存器單元(GOA2、GOA4~GOAN+1)並分別連接第一時脈訊號(CKO)、第一週期訊號(CKE)、第二時脈訊號(XCKO)及第二週期訊號(XCKE)進行驅動。對應於第3A圖所示之本實施例中，各奇數級移位暫存器單元203a的第一訊號(CK)可為第一時脈訊號(CKO)、第二訊號(XCK)可為第二時脈訊號(XCKO)、第三訊號(P_CK)可為第一週期訊號(CKE)以及第四訊號(P_XCK)可為第二週期訊號(XCKE)；反之，各偶數級移位暫存器單元203a的第一訊號(CK)為前述第一週期訊號(CKE)、第二訊號(XCK)為前述第二週期訊號(XCKE)、第三訊號(P_CK)為前述第一時脈訊號(CKO)，以及第四訊號(P_XCK)為前述第二時脈訊號(XCKO)。同時，第一時脈訊號(CKO)、第一週期訊號(CKE)、第二時脈訊號(XCKO)及第二週期訊號(XCKE)之間可設定固定之相位差，藉此消除時脈偶合以獲得較佳的輸出訊號OUT的波形。例如，如第4A圖所示，係設計該第二週期訊號(XCKE)波形維持領先第一時脈訊號(CKO)波形之上昇邊緣E1一大約小於180度之相位差(Phase shift)P1，而該第一週期訊號(CKE)波形維持落後第一時脈訊號(CKO)波形之下降邊緣E2一大約小於180度之相差P2。此外，為了使輸出波形OUT能自行下拉而更趨近完美，還可進一步設定該第一週期訊號(CKE)波形之波峰寬度小於該第二週期訊號(XCKE)波形之波谷寬度，以及該第一時脈訊號(CKO)波形之波峰寬度小於該第二時脈訊號(XCKO)波形之波谷寬度，或者設定第一週期訊號(CKE)、第二週期訊號(XCKE)、第一時脈訊號(CKO)及第二時脈訊號(XCKO)之每一訊號波形的波峰寬度W1皆小於其波谷寬度W2。例如，將第 一時脈訊號(CKO)、第一週期訊號(CKE)、第二時脈訊號(XCKO)、第二週期訊號(XCKE)之每一訊號的波峰與波谷(HIGH/LOW)在一工作週期(Duty Cycle)中所佔的時間比例設計成45比55，即可得到如第4B圖所示一代表各訊號的模擬波形座標圖，其中横軸為時間(S)，縱軸為電壓(V)，從該模擬波形座標圖中顯示在第二週期訊號(XCKE)波形維持領先第一時脈訊號(CKO)波形一大約小於180度之相位差的狀態下，一第三級移位暫存器單元產生較佳的第一輸入節點Q3的訊號波形，以及較佳的輸出波形OUT3的上昇邊緣與下降邊緣，故能成功消除時脈偶合。
惟，需注意的是，該第一及第二週期訊號(CKE及XCKE)並不限於必須是一種時脈訊號，只要能設計成能與該第一或第二時脈訊號(CKO或XCKO)保持一特定相位差之訊號源即可。
請先參閱第3B圖，為一種根據本發明之第二較佳實施例之移位暫存器單元203b，其同樣分成複數個串接的奇數級移位暫存器單元203b與複數個串接的偶數級移位暫存器單元203b，但不同於第一實施例之移位暫存器單元203a之處為：該第二較佳實施例之移位暫存器單元203b之第一下拉驅動模組330a之第五電晶體T5之源極改接至一第二電源電壓VSS2，以及該移位暫存器單元203b之第二下拉驅動模組330b之第九電晶體T9之源極、第十電晶體T10之源極及第十二電晶體T12之源極亦改接至第二電源電壓VSS2，其中利用該第二電源電壓VSS2(如-10V至-15V)之位準低於第一電源電壓VSS1(如-6V至0)，藉此可及時關閉第一下拉模組320a之各電晶體T6、T7及T8的導通與關閉第二下拉模組320b之各電晶體T13、T14及T15的導通。至於第二實施例之其餘各元件因為皆同於第一實施例，故在此不再述贅述。
請進一步參考第4B圖，係顯示依據本發明第二實施例之移位暫存器單元203b的第一時脈訊號(CKO)、第二時脈訊號(XCKO)、一設定訊號STN-1的輸入點、提升模組310之輸入節點Q等各訊號的最低位準相同於第一電源電壓VSS1，而該第一週期訊號(CKE)、第二週期訊號(XCKE)、第一下拉模組320a之第一輸入節點K及第一下拉模組320a之第二輸入節點P之最低位準相同於第二電源電壓VSS2。
請先參閱第3C圖，為一種根據本發明之第三較佳實施例之移位暫存器，其同樣分成複數個奇數級與偶數級移位暫存器單元203c分別連接第一訊號(CK)、第二訊號(XCK)及第四訊號(P_XCK)，其中每一移位暫存器單元203c具有第一提升驅動模組300a、第二提升驅動模組300b、提升模組310、下拉模組320及下拉驅動模組330。
該第一提升驅動模組300a具有第一電晶體T1經由前述輸入點受到上一級移位暫存器單元203b之設定訊號STN-1觸發而產生一驅動訊號。
該提升模組310包括：一輸入節點Q、一第二電晶體T2、一第一電容C1、第二電容C2、第三電晶體T3及一輸出節點OUT。其中第二電晶體T2之洩極係連接第一訊號(CK)，且其閘極連接輸入節點Q用於接收第一提升驅動模組300a產生之驅動訊號，以及源極係連接輸出節點OUT以產生該閘極脈衝訊號。該第一電容C1具有一極性端連接第一訊號(CK)(第二訊號(XCK)亦可)，以及另一極性端連接輸入節點Q及驅動訊號。該第二電容C2具有一極性端連接第一訊號(CK)，以及另一極性端連接該第二電晶體T2之源極。該第三電晶體T3之洩極連接第一訊號(CK)，且其閘極連接該提升模組310之輸入節點Q及該驅動訊號，以及源極係經由一輸出點產生設定訊號STN予下一級移位暫存器單元203c。
該下拉驅動模組330包括：一第三電容C3及一第四電晶體T4，其中該第三電容C3具有一極性端連接第四訊號(P_XCK)，以及另一極性端連接下拉模組320之第一輸入節點K。第四電晶體T4之洩極連接下拉模組320之第一輸入節點K，且其閘極連接上一級移位暫存器單元203c產生之輸入節點訊號(Q-1)，以及源極連接第一電源電壓VSS1。利用第三電容C3連接第四訊號(P_XCK)和第四電晶體T4組成下拉驅動模組330，能提高系統可靠度
該下拉模組320包括：一第五電晶體T5、一第六電晶體T6、一第七電晶體T7、一第八電晶體T8及一第九電晶體T9，其中第五電晶體T5之洩極連接提升模組310之輸入節點Q、閘極連接第一輸入節點K，以及源極連接第一電源電壓VSS1。該第六電晶體T6之洩極連接該提升模組310之設定訊號STN的輸出點、閘極連接第一輸入節點K，以及源極連接第一電源電壓VSS1。該第七電晶體T7之洩極連接至提升模組310之輸出節點OUT、閘極連接第一輸入節點K，以及源極連接第一電源電壓VSS1。該第八電晶體T8之洩極連接至提升模組310之輸出節點OUT、閘極連接第二訊號(XCK)，以及源極連接第一電源電壓VSS1。該第九電晶體T9之洩極連接至該提升模組310之設定訊號STN的輸出點、閘極連接第二訊號(XCK)，以及源極連接第一電源電壓VSS1。
該第二提升驅動模組300b包括：一第十電晶體T10、一第十一電晶體T11及一第十二電晶體T12。其中該第十電晶體T10之洩極連接第一提升驅動模組300a之第一電晶體T1之源極、閘極連接下一級移位暫存器單元203c產生之一設定訊號，以及源極連接第一電源電壓VSS1。該第十一電晶體T11之洩極連接至提升模組310之輸出節點OUT、閘極連接下一級移位暫存器單元203c 之設定訊號，以及源極連接第一電源電壓VSS1。該第十二電晶體T12之洩極連接至提升模組310之設定訊號STN的輸出點、閘極連接下一級移位暫存器單元203c之設定訊號，以及源極連接第一電源電壓VSS1。相同於第一實施例中，各奇數級移位暫存器單元203c的第一訊號(CK)可為第一時脈訊號(CKO)、第二訊號(XCK)可為第二時脈訊號(XCKO)、第三訊號(P_CK)可為第一週期訊號(CKE)及第四訊號(P_XCK)可為第二週期訊號(XCKE)；反之，各偶數級移位暫存器單元203c的第一訊號(CK)為前述第一週期訊號(CKE)、第二訊號(XCK)為前述第二週期訊號(XCKE)、第三訊號(P_CK)為前述第一時脈訊號(CKO)，以及第四訊號(P_XCK)為前述第二時脈訊號(XCKO)。
如第4C圖及第4D圖所示，當第四電晶體T4受到上一級移位暫存器單元203c產生之輸入節點訊號(Q-1)之高位準Vh而觸發並導通時，會連接第一電源電壓VSS1至下拉模組320之第一輸入節點K以下拉第一輸入節點K的訊號位準至VSS1，使下拉模組320不導通，藉以維持Q點的訊號位準上昇至高位準Vh。反之，當第一時脈訊號(CKO)由低位準VSS1狀態變成高位準Vh狀態時，利用第三電容C3使第二週期訊號(XCKE)已預先維持高位準Vh狀態以導通下拉模組320來下拉Q點的訊號位準至VSS1，藉此抵抗電容偶合效應；同時，利用第一及第二電容C1、C2及第一時脈訊號(CKO)本身的電容偶合效應亦將提升模組310之輸入節點Q點之訊號位準拉低至低位準VSS1，而不讓Q點之訊號位準高起，故可確保輸出波形OUT的穩定狀態。
第4E圖顯示第三實施例之移位暫存器單元203c的訊號模擬波形座標圖，其中第二週期訊號(XCKE)波形維持領先第一時脈訊號 (CKO)波形一大約小於180度之相位差的狀態下，第三級移位暫存器單元203c產生較佳的第一輸入節點Q3的訊號波形，以及較佳的輸出波形OUT3的上昇邊緣與下降邊緣以消除時脈偶合。
綜上所述，本發明符合發明專利要件，爰依法提出專利申請。惟以上所述者僅為本發明之較佳實施例，舉凡熟悉此項技藝之人士，在爰依本發明精神架構下所做之等效修飾或變化，皆應包含於以下之申請專利範圍內。
200‧‧‧移位暫存器
203a,203b,203c‧‧‧移位暫存器單元
221‧‧‧陣列像素
300a‧‧‧第一提升驅動模組
300b‧‧‧第二提升驅動模組
310‧‧‧提升模組
320‧‧‧下拉模組
320a‧‧‧第一下拉模組
320b‧‧‧第二下拉模組
330‧‧‧下拉驅動模組
330a‧‧‧第一下拉驅動模組
330b‧‧‧第二下拉驅動模組
Q,Q3‧‧‧提升模組之輸入節點
Q-1‧‧‧上一級移位暫存器單元之提升模組之輸入節點
K‧‧‧下拉模組之第一輸入節點
P‧‧‧下拉模組之第二輸入節點
OUT,OUT3‧‧‧提升模組之輸出節點
STN-1‧‧‧上一級移位暫存器單元之設定訊號
STN‧‧‧給下一級移位暫存器單元之設定訊號
STN+1‧‧‧下一級移位暫存器單元之設定訊號
GOA1~GOAN‧‧‧移位暫存器單元
STO,STE‧‧‧初始設定訊號
ST1~STN‧‧‧設定訊號
OUT1~OUTN‧‧‧閘極脈衝訊號
CKO‧‧‧第一時脈訊號
XCKO‧‧‧第二時脈訊號
CKE‧‧‧第一週期訊號
XCKE‧‧‧第二週期訊號
CK‧‧‧第一訊號
XCK‧‧‧第二訊號
P_CK‧‧‧第三訊號
P_XCK‧‧‧第四訊號
VSS1‧‧‧第一電源電壓
VSS2‧‧‧第二電源電壓
Vh‧‧‧高位準
E1‧‧‧上升邊緣
E2‧‧‧下降邊緣
P1,P2‧‧‧相位差
W1‧‧‧波峰寬度
W2‧‧‧波谷寬度
T1,T2,T3,T4,T5,T6,T7,T8,T9,T10,T11,T12,T13,T14,T15,T16,T17,T18‧‧‧電晶體
C1,C2,C3‧‧‧電容
第1A圖係顯示一習知移位暫存器單元之電路圖；第1B圖係顯示第1圖之習知移位暫存器單元中數個不同訊號的波形圖；第2圖係顯示一種根據本發明之第一較佳實施例之移位暫存器之功能方塊圖；第3A圖係顯示本發明之第一較佳實施例之移位暫存器中每一移位暫存器單元之電路圖；第3B圖係顯示本發明之第二較佳實施例之移位暫存器中每一移位暫存器單元之電路圖；第3C圖係顯示本發明之第三較佳實施例之移位暫存器中每一移位暫存器單元之電路圖；第4A圖係顯示本發明之第一較佳實施例之移位暫存器單元中數個不同訊號的波形圖；第4B圖係顯示本發明之第一較佳實施例之移位暫存器單元之訊號模擬示意圖；第4C圖係顯示本發明之第二較佳實施例之移位暫存器單元中數個不同訊號的波形圖；第4D圖係顯示本發明之第三較佳實施例之移位暫存器單元中數個不同訊號的波形圖；以及第4E圖係顯示本發明之第三較佳實施例之移位暫存器單元之訊號模擬示意圖。
203a‧‧‧移位暫存器單元
220‧‧‧陣列像素
300a‧‧‧第一提升驅動模組
300b‧‧‧第二提升驅動模組
310‧‧‧提升模組
320a‧‧‧第一下拉模組
320b‧‧‧第二下拉模組
330a‧‧‧第一下拉驅動模組
330b‧‧‧第二下拉驅動模組
Q‧‧‧提升模組之輸入節點
K‧‧‧下拉模組之第一輸入節點
P‧‧‧下拉模組之第二輸入節點
OUT‧‧‧提升模組之輸出節點
STN-1‧‧‧上一級移位暫存器單元之設定訊號
STN‧‧‧給下一級移位暫存器單元之設定訊號
STN+1‧‧‧下一級移位暫存器單元之設定訊號
CK‧‧‧第一訊號
XCK‧‧‧第二訊號
P_CK‧‧‧第三訊號
P_XCK‧‧‧第四訊號
VSS1‧‧‧第一電源電壓
T1,T2,T3,T4,T5,T6,T7,T8,T9,T10,T11,T12,T13,T14,T15,T16, T17,T18‧‧‧為電晶體

Claims (30)

  1. 一種移位暫存器，具有複數級移位暫存單元，其中每一級移位暫存器包括：至少一提升驅動模組，係依據一脈衝訊號，提供一驅動訊號；一提升模組，其受該驅動訊號觸發而導通時，基於一第一訊號與一第二訊號兩者其中之一，輸出一輸出訊號；至少一下拉模組，係提供一第一電源電壓至提升模組；以及至少一下拉驅動模組，在該第一訊號波形或第二訊號波形形成上升邊緣或下降邊緣兩者其中一時，已依據一第三訊號或一第四訊號，先觸發下拉模組一段特定時間。
  2. 如申請專利範圍第1項所述之移位暫存器，其中當該第一訊號波形或第二訊號波形形成上升邊緣時，該下拉驅動模組已先依據第三訊號，導通下拉模組一段特定時間，以及當該第一訊號波形或第二訊號波形形成下降邊緣時，該下拉驅動模組已先依據第四訊號，關閉下拉模組的導通一段特定時間。
  3. 如申請專利範圍第2項所述之移位暫存器，其中該複數級移位暫存器單元進一步包括：至少一奇數級移位暫存器單元，其提升驅動模組依據前一個奇數級移位暫存器單元產生之設定訊號或一初始設定訊號以導通該提升模組，使該提升模組產生一設定訊號予下一個奇數級移位暫存器單元之提升驅動模組，並依據下一個奇數級移位暫存器單元產生之設定訊號，提供第一電源電壓以關閉提升模組的導通；以及至少一偶數級移位暫存器單元，其提升驅動模組依據前一個偶數級移位暫存器單元產生之設定訊號或另一初始設定訊號，提 供該驅動訊號以導通該提升模組，使該提升模組產生一設定訊號予下一個偶數級移位暫存器單元之提升驅動模組，並依據下一個偶數級移位暫存器單元產生之設定訊號，提供第一電源電壓以關閉提升模組。
  4. 如申請專利範圍第3項所述之移位暫存器，其中該複數級移位暫存器單元進一步包括：每一奇數級移位暫存器單元之第一訊號為一第一時脈訊號、第二訊號為一第二時脈訊號並與該第一時脈訊號互為反相、第三訊號為一第一週期訊號，以及第四訊號為一第二週期訊號並與該第一週期訊號互為反相；以及每一偶數級移位暫存器單元之第一訊號為前述第一週期訊號、第二訊號為前述第二週期訊號、第三訊號為前述第一時脈訊號，以及第四訊號為前述第二時脈訊號。
  5. 如申請專利範圍第4項所述之移位暫存器，其中該第一週期訊號波形維持領先第一時脈訊號波形約一小於180度之相差，以及該第二週期訊號波形維持落後第一時脈訊號波形約一小於180度之相差。
  6. 如申請專利範圍第4項所述之移位暫存器，其中該第一週期訊號波形之波峰寬度小於該第二週期訊號波形之波谷寬度，以及該第一時脈訊號波形之波峰寬度小於該第二時脈訊號波形之波谷寬度。
  7. 如申請專利範圍第4項所述之移位暫存器，其中第一週期訊號、第二週期訊號、第一時脈訊號及第二時脈訊號之每一訊號波形的波峰寬度皆小於波谷寬度。
  8. 如申請專利範圍第4項所述之移位暫存器，其中該提升模 組具有一輸入節點連接該驅動訊號，以及一輸出節點用於輸出該輸出訊號；該下拉模組，具有一第一輸入節點並提供第一電源電壓至提升模組之輸出節點；以及一下拉驅動模組，連接下拉模組之第一輸入節點以導通下拉模組。
  9. 如申請專利範圍第8項所述之移位暫存器，其中該提升驅動模組包括一第一電晶體，其洩極與閘極係共同連接該脈衝訊號，以及源極係連接提升模組之輸入節點以提供驅動訊號。
  10. 如申請專利範圍第9項所述之移位暫存器，其中該提升模組進一步包括：一第二電晶體，其洩極係連接第一訊號與第二訊號兩者其中之一、閘極連接提升模組之輸入節點及該驅動訊號，以及源極係連接至輸出節點以產生該輸出訊號；以及一第三電晶體，其洩極連接第一訊號與第二訊號兩者其中之一、閘極連接提升模組之輸入節點及該驅動訊號，以及源極係產生設定訊號予下一級移位暫存器單元。
  11. 如申請專利範圍第10項所述之移位暫存器，其中該下拉驅動模組包含：一第四電晶體，其洩極與閘極係共同連接至第三訊號，以及源極連接至下拉模組之第一輸入節點；以及一第五電晶體，其洩極連接至下拉模組之第一輸入節點、閘極連接第四訊號，以及源極連接至第一電源電壓或一第二電源電壓，其中該第二電源電壓之位準高於第一電源電壓。
  12. 如申請專利範圍第11項所述之移位暫存器，其中該下拉模組包含：一第六電晶體，其洩極連接至提升模組之輸入節點、閘極連 接至下拉模組之第一輸入節點，以及源極連接第一電源電壓；一第七電晶體，其洩極連接至給下一級移位暫存器單元之設定訊號、閘極連接至下拉模組之第一輸入節點，以及源極係連接至第一電源電壓；以及一第八電晶體，其洩極連接輸出節點、閘極連接下拉模組之第一輸入節點，以及源極連接至第一電源電壓。
  13. 如申請專利範圍第12項所述之移位暫存器，其中該下拉驅動模組還包含：一第九電晶體，其洩極連接至下拉模組之第一輸入節點、閘極連接提升模組之輸入節點，以及源極係連接至第一電源電壓或第二電源電壓兩者其中之一；一第十電晶體，其洩極連接下拉模組之一第二輸入節點、閘極連接提升模組之輸入節點，以及源極係連接至第一電源電壓或第二電源電壓兩者其中之一；一第十一電晶體，其洩極與閘極係共同連接至第四訊號，以及源極連接下拉模組之第二輸入節點；以及一第十二電晶體，其洩極連接至下拉模組之第二輸入節點、閘極連接第三訊號，以及源極連接至第一電源電壓或第二電源電壓兩者其中之一。
  14. 如申請專利範圍第13項所述之移位暫存器，其中該下拉模組包含：一第十三電晶體，其洩極連接提升模組之輸入節點、閘極連接下拉模組之第二輸入節點，以及源極連接第一電源電壓；一第十四電晶體，其洩極連接至給下一級移位暫存器單元之設定訊號、閘極連接下拉模組之第二輸入節點，以及源極連接第 一電源電壓；以及一第十五電晶體，其洩極連接輸出節點、閘極連接下拉模組之第二輸入節點，以及源極連接第一電源電壓。
  15. 如申請專利範圍第14項所述之移位暫存器，其中該提升驅動模組包括：一第十六電晶體，其洩極連接提升模組之輸入節點、閘極連接下一級移位暫存器單元產生之一設定訊號，以及源極連接第一電源電壓；以及一第十七電晶體，其洩極連接至輸出節點、閘極連接下一級移位暫存器單元之設定訊號，以及源極連接第一電源電壓。
  16. 如申請專利範圍第9項所述之移位暫存器，其中該提升模組進一步包括：一第二電晶體，其洩極係連接第一訊號與第二訊號兩者其中之一、閘極連接提升模組之輸入節點及該驅動訊號，以及源極係連接輸出節點以產生該輸出訊號；一第一電容，具有一極性端連接第一訊號與第二訊號兩者其中之一，以及另一極性端連接提升模組之輸入節點及驅動訊號；一第二電容，具有一極性端連接第一訊號與第二訊號兩者其中之一，以及另一極性端連接該第二電晶體之源極；以及一第三電晶體，其洩極連接第一訊號與第二訊號兩者其中之一、閘極連接提升模組之輸入節點及該驅動訊號，以及源極係產生設定訊號予下一級移位暫存器單元。
  17. 如申請專利範圍第16項所述之移位暫存器，其中該下拉驅動模組包括：一第三電容，具有一極性端連接第四訊號，以及另一極性端 連接下拉模組之第一輸入節點；以及一第四電晶體，其洩極連接下拉模組之第一輸入節點、閘極連接上一級移位暫存器單元產生之輸出節點的訊號，以及源極連接第一電源電壓。
  18. 如申請專利範圍第17項所述之移位暫存器，其中該下拉模組包括：一第五電晶體，其洩極連接提升模組之輸入節點、閘極連接下拉模組之第一輸入節點，以及源極連接第一電源電壓；一第六電晶體，其洩極連接至給下一級移位暫存器單元之設定訊號、閘極連接下拉模組之第一輸入節點，以及源極連接第一電源電壓；一第七電晶體，其洩極連接至輸出節點、閘極連接下拉模組之第一輸入節點，以及源極連接第一電源電壓；一第八電晶體，其洩極連接至輸出節點、閘極連接第一訊號與第二訊號兩者其中之一，以及源極連接第一電源電壓；以及一第九電晶體，其洩極連接至給下一級移位暫存器單元之設定訊號、閘極連接第一訊號與第二訊號兩者其中之一，以及源極連接第一電源電壓。
  19. 如申請專利範圍第18項所述之移位暫存器，其中該提升驅動模組包括：一第十電晶體，其洩極連接第一電晶體之源極、閘極連接下一級移位暫存器單元產生之一設定訊號，以及源極連接第一電源電壓；一第十一電晶體，其洩極連接至輸出節點、閘極連接下一級移位暫存器單元產生之設定訊號，以及源極連接第一電源電壓； 以及一第十二電晶體，其洩極連接至提供給下一級移位暫存器單元之設定訊號、閘極連接下一級移位暫存器單元產生之設定訊號，以及源極連接第一電源電壓。
  20. 一種移位暫存器，具有複數級移位暫存器單元，其中每一級移位暫存器單元包括：一提升模組，依據一第一訊號與一第二訊號兩者其中之一，提供一輸出訊號；至少一提升驅動模組，響應上一級移位暫存器單元產生之輸出訊號或一初始訊號，導通提升模組，以及響應其下一級移位暫存器單元產生之輸出訊號，關閉提升模組的導通；至少一下拉模組，提供第一電源電壓至提升模組以拉低輸出訊號之位準；以及至少一下拉驅動模組，在該第一訊號波形或第二訊號波形形成上升邊緣時，已先依據一第三訊號，導通下拉模組一段特定時間，以及在該第一訊號波形或第二訊號波形形成下降邊緣時，已先依據一第四訊號，關閉下拉模組的導通一段特定時間。
  21. 如申請專利範圍第20項所述之移位暫存器，其中該複數級移位暫存器單元進一步包括：至少一奇數級移位暫存器單元，其提升驅動模組依據上一個奇數級移位暫存器單元產生之輸出訊號或初始訊號以導通該提升模組，使該提升模組產生一輸出訊號予下一個奇數級移位暫存器單元之提升驅動模組，並依據下一個奇數級移位暫存器單元產生之輸出訊號，提供第一電源電壓以關閉提升模組的導通；以及至少一偶數級移位暫存器單元，其提升驅動模組依據前一個 偶數級移位暫存器單元產生之輸出訊號或另一初始訊號以導通該提升模組，使該提升模組產生一輸出訊號予下一個偶數級移位暫存器單元之提升驅動模組，並依據下一個偶數級移位暫存器單元產生之輸出訊號，提供第一電源電壓以關閉提升模組的導通。
  22. 如申請專利範圍第21項所述之移位暫存器，其中該複數級移位暫存器單元進一步包括：每一奇數級移位暫存器單元之第一訊號為一第一時脈訊號、第二訊號為一第二時脈訊號並與該第一時脈訊號互為反相、第三訊號為一第一週期訊號，以及第四訊號為一第二週期訊號並與該第一週期訊號互為反相；以及每一偶數級移位暫存器單元之第一訊號為前述第一週期訊號、第二訊號為前述第二週期訊號、第三訊號為前述第一時脈訊號，以及第四訊號為前述第二時脈訊號。
  23. 如申請專利範圍第22項所述之移位暫存器，其中該第一週期訊號波形維持領先第一時脈訊號波形約一小於180度之相差，以及該第二週期訊號波形維持落後第一時脈訊號波形約一小於180度之相差。
  24. 如申請專利範圍第22項所述之移位暫存器，其中該第一週期訊號波形之波峰寬度小於該第二週期訊號波形之波谷寬度，以及該第一時脈訊號波形之波峰寬度小於該第二時脈訊號波形之波谷寬度。
  25. 如申請專利範圍第22項所述之移位暫存器，其中第一週期訊號、第二週期訊號、第一時脈訊號及第二時脈訊號之每一訊號波形的波峰寬度皆小於波谷寬度。
  26. 一種可降低時脈偶合效應之移位暫存器單元，包括： 一提升模組，基於一第一訊號與一第二訊號兩者其中之一，於該輸出節點輸出一輸出訊號；至少一提升驅動模組，係依據一脈衝訊號，導通提升模組；至少一下拉模組，提供第一電源電壓至提升模組以拉低輸出訊號之位準；以及至少一下拉驅動模組，在該第一訊號波形或第二訊號波形形成上升邊緣或下降邊緣兩者其中一時，該下拉驅動模組已依據一第三訊號或一第四訊號，先觸發下拉模組一段特定時間。
  27. 如申請專利範圍第26項所述之移位暫存器單元，其中當該第一訊號波形或第二訊號波形形成上升邊緣時，該下拉驅動模組已先依據第三訊號，導通下拉模組一段特定時間，以及當該第一訊號波形或第二訊號波形形成下降邊緣時，該下拉驅動模組已先依據第四訊號，關閉下拉模組的導通一段特定時間。
  28. 如申請專利範圍第27項所述之移位暫存器單元，其中該第三訊號波形維持領先第一訊號波形或第二訊號波形約一小於180度之相差，以及該第四訊號波形維持落後第一訊號波形或第二訊號波形約一小於180度之相差。
  29. 如申請專利範圍第27項所述之移位暫存器單元，其中該第一訊號波形之波峰寬度小於該第二訊號波形之波谷寬度，以及該第三訊號波形之波峰寬度小於該第四訊號波形之波谷寬度。
  30. 如申請專利範圍第27項所述之移位暫存器單元，其中第一訊號、第二訊號、第三訊號及第四訊號之每一訊號波形的波峰寬度皆小於波谷寬度。
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