[go: up one dir, main page]

TWI398751B - 時脈變換電路以及使用該電路的測試裝置 - Google Patents

時脈變換電路以及使用該電路的測試裝置 Download PDF

Info

Publication number
TWI398751B
TWI398751B TW098124884A TW98124884A TWI398751B TW I398751 B TWI398751 B TW I398751B TW 098124884 A TW098124884 A TW 098124884A TW 98124884 A TW98124884 A TW 98124884A TW I398751 B TWI398751 B TW I398751B
Authority
TW
Taiwan
Prior art keywords
clock
phase
conversion circuit
circuit
value
Prior art date
Application number
TW098124884A
Other languages
English (en)
Other versions
TW201007425A (en
Inventor
Tasuku Fujibe
Masakatsu Suda
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of TW201007425A publication Critical patent/TW201007425A/zh
Application granted granted Critical
Publication of TWI398751B publication Critical patent/TWI398751B/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Electronic Switches (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

時脈變換電路以及使用該電路的測試裝置
本發明是關於一種在不同的時脈域(clock domain)間的數據傳送技術。
為了對作為測試對象的半導體元件(以下稱作DUT)施加測試圖案，並檢查其動作以判定好壞，而使用測試裝置。圖1所示為測試裝置的構成的方塊圖。
在測試裝置100上搭載有：圖案產生器(PG)2，其產生施加到DUT200的測試圖案；以及時序產生器(TG)4，其規定對DUT200施加測試圖案時的時序。
時序產生器4是藉由邏輯電路12和高精度電路14的組合而安裝，但為了提高安裝密度，它們多數情況是積體化在同一半導體基板上。另一方面，因為邏輯電路12產生大的開關噪聲，所以對高精度電路14造成影響，結果，引起時序精度的惡化。為了抑制該影響，而將邏輯電路12和高精度電路14的電源1a、1b進行分割，而且，使標準時脈(以下只稱作時脈)LREFCK、HREFCK的分配路徑也各成一體。
邏輯電路12是與時脈LREFCK同步進行動作，並向高精度電路14提交與時脈LREFCK同步的數據。高精度電路14含有微小延遲電路(未圖示)，對與來自邏輯電路12的數據相稱的延遲量進行設定，並在用戶所指定的時序，對DUT200供給數據。
邏輯電路12以比較低速的例如286MHz的時脈LREFCK來動作，但在高精度電路14中，除此以外還使用高速的例如286MHz的8遞倍之2.28GHz的時脈HREFCK。圖2所示為邏輯電路12和高精度電路14的關係之方塊圖。在邏輯電路12和高精度電路14之間設置有多工器(multiplexer)16。藉由利用N遞倍(N為自然數)的時脈，可對一個高精度電路並列地連接多個邏輯電路，實現與邏輯電路12以本來的時脈LREFCK的N倍的頻率來動作時等價的動作。
2個時脈LREFCK及HREFCK是以從相同的振盪器所得到的時脈作為基準而生成，所以可保證週期的比一致，但相位未必一致。而且，當因過程(process)差異等而使2個時脈的相位關係產生變動時，如時脈高速化，則相位關係的變動幅度接近時脈的週期，所以不能保證正常的動作。因此，需要用於藉由高精度電路14而正確地接收邏輯電路12側所輸出的數據之調整裝置。
習知技術是在邏輯電路12和高精度電路14之間設置FIFO(First In First Out,先進先出)電路並形成對應，但隨著高精度電路14的動作頻率的增高，安裝FIFO那種複雜且大規模的邏輯電路變得困難。而且，在N遞倍電路以空轉(free run)時脈來動作的情況下，無法有意地設置FIFO的開始相位，所以不能確立正常的動作狀態。
本發明是鑒於上述課題而形成，其目的是提供一種在不同的時脈域間正確地進行數據傳送之技術。
本發明的形態之一是提供一種時脈變換電路。該電路包括：第1閂鎖部，其在第1時脈閂鎖輸入數據；第2閂鎖部，其在與第1時脈具有相同頻率的第3時脈閂鎖第1閂鎖部的輸出數據；以及第3閂鎖部，其在具有第1、第3時脈的N倍頻率之第2時脈，閂鎖第2閂鎖部的輸出數據。第2時脈和第3時脈為分頻遞倍關係。
所說的「分頻‧遞倍關係」，是指一方以另一方為基準而利用分頻所生成的關係，或者一方以另一方為基準而利用遞倍所生成的關係。
如利用該形態，則輸入數據是經過從第1時脈到第3時脈、從第3時脈到第2時脈這2個階段的交接而形成。第2時脈的相位和第3時脈的相位本質上是保持同步關係，所以只要第1時脈和第3時脈的各個相位滿足規定的關係，即可確實地變換時脈。
本發明的另一形態是提供一種時脈變換電路。該電路包括：第1閂鎖部，其在第1時脈閂鎖著輸入數據；分頻電路，其將具有第1時脈的N倍頻率之第2時脈進行1/N分頻，以生成第3時脈；第2閂鎖部，其在第3時脈閂鎖第1閂鎖部的輸出數據；以及第3閂鎖部，其在第2時脈閂鎖第2閂鎖部的輸出數據。
在該形態中，也是只要第1時脈和第3時脈滿足規定的關係，即可確實地變換時脈。本發明的一形態的時脈變換電路也可還包括遞倍電路，將第1時脈進行N遞倍(N為自然數)，以生成第2時脈。
對第2時脈進行分頻所得到的第3時脈的相位，可以第2時脈的週期為單位而進行調節。如利用該形態，則可對第3時脈的時序進行調節，以滿足第2閂鎖部的設置條件、保持條件。
本發明的一形態的時脈變換電路也可還包括計數器，對第3時脈的邊緣的時序和輸入數據的邊緣的時序之時間差，利用第2時脈來計數。
在這種情況下，計數器的計數值成為表示第3時脈對輸入數據的時序之指標，所以可根據計數值而使第3時脈的相位最佳化，以滿足設置條件、保持條件。
第3時脈的相位也可進行調整，以使計數器的計數值包含在規定的範圍中。
在本發明的一形態中，第3時脈的相位也可使第3時脈的相位進行掃頻，並經過以下的步驟而初始化。
1、在各相位中，作為輸入數據而施加規定的圖案。
2、讀出圖案施加後的計數器的計數值。
3、判定所讀出的計數值是否包含在規定的範圍中。
而且，在本發明的一形態中，第3時脈的相位也可利用以下的步驟而初始化。
1、將第3時脈的相位設定為規定的初始值。
2、在設定了的相位上，作為輸入數據而施加規定的圖案。
3、讀出圖案施加後的計數器的計數值。
4、在所讀出的計數值較規定範圍的上限值大時，將第3時脈的相位設定為規定的第1值。在計數值較規定範圍的下限值小時，將第3時脈的相位設定為規定的第2值。
如利用這些形態，則可將第3時脈的相位恰當地初始化。
本發明的另一形態提供一種測試裝置。該測試裝置包括：振盪器，其產生第1時脈；如上述的某個實施形態所述的時脈變換電路，其接收與第1時脈同步的輸入數據，並變換為第2時脈。
另外，以上構成要素的任意的組合，或者將本發明的構成要素或表現在方法、裝置等之間相互進行置換後的情況，作為本發明的形態也還是有效。
如利用本發明的某一形態，則可將與第1時脈同步的數據，正確地變換為與其呈遞倍關係的第2時脈。
以下，根據較佳的實施形態，參照圖示來對本發明進行說明。對各圖例所示的相同或同等的構成要素、構件、處理，付以相同的符號，並根據情況而省略重複的說明。而且，實施形態並不對發明進行限定而只是例示，且實施形態所記述之所有的特徵或其組合，也未必是發明的本質。
在本說明書中所說的「構件A連接在構件B上的狀態」，也包含構件A和構件B在物理上直接連接的情況，或構件A和構件B經由不對電氣連接狀態產生影響的其它構件而間接連接的情況。同樣，所說的「構件C設置於構件A和構件B之間的狀態」，除了構件A和構件C或者構件B和構件C直接連接的情況以外，還包括經由不對電氣連接狀態產生影響的其它構件而間接連接的情況。
圖3所示為搭載有實施形態的時脈變換電路20之時序產生器4的構成的電路圖。時序產生器4包括邏輯電路12、高精度電路14及時脈變換電路20，並在一個半導體基板上一體積體化而成。如圖1所說明的，邏輯電路12及高精度電路14接受不同的電源電壓Vdd1、Vdd2並進行動作。時脈產生器8例如為PLL電路，輸出第1頻率f1的第1時脈CK1。時序產生器4在分別不同的時脈終端P1、P2，接收該邏輯電路12所利用的時脈和在高精度電路14側所利用的時脈。第1時脈CK1被分支，其中的一第1時脈CK1L 經由時脈終端P1而被供給至邏輯電路12，另一第1時脈CK1H 經由時脈終端P2而被供給至高精度電路14。
邏輯電路12生成與從邏輯產生器8所輸出的第1頻率f1的第1時脈CK1L 同步之輸入數據DIN 。時脈變換電路20將與第1時脈CK1L 同步的輸入數據DIN ，變換為具有第1頻率f1的N倍頻率的第2頻率f2之第2時脈CK2。高精度電路14接收從時脈變換電路20所輸出的輸出數據DOUT ，並與第2時脈CK2同步地進行動作。以下，為了說明的簡潔化，對N=8的情況進行說明，但其值是任意的，並不特別地限定。
以上為時序產生器4的全體構成。接著，對時脈變換電路20的構成進行說明。
時脈變換電路20包括第1閂鎖部22、第2閂鎖部24、第3閂鎖部26、遞倍電路28及分頻電路30.
第1閂鎖部22在第1時脈CK1L 將輸入數據DIN 進行閂鎖。第2閂鎖部24在與第1時脈CK1L 具有相同的頻率之第3時脈CK3，將第1閂鎖部22的輸出數據(第1中間數據Dm1)進行閂鎖。
第3閂鎖部26在具有第1時脈CK1及第3時脈CK3的N倍(N為自然數)的頻率f2之第2時脈CK2，對第2閂鎖部24的輸出數據(第2中間數據Dm2)進行閂鎖。
第2時脈CK2和第3時脈CK3彼此為分頻、遞倍關係。例如，第2時脈CK2可使第3時脈CK3進行N遞倍而生成，相反地，第3時脈CK3可將第2時脈CK2進行1/N分頻而生成。在本實施形態中是採用後者的方式。
輸入數據DIN 經過從第1時脈CK1L 向第3時脈CK3、從第3時脈CK3向第2時脈CK2這2個階段的交接。處於分頻遞倍關係的第2時脈CK2和第3時脈CK3的各個相位本質上保持同步關係。因此，如利用圖3的時脈變換電路20，則只要第1時脈CK1L 和第3時脈CK3的相位差滿足規定的關係，第2閂鎖部24以後就進行同步動作，所以能夠確實地變換時脈。
接著，對圖3的各時脈的關係進行說明。
分頻電路30將具有第1時脈CK1的N倍的第2頻率f2之第2時脈CK2進行1/N分頻，以生成第3時脈CK3。遞倍電路28將第1時脈CK1H 進行N遞倍，以生成第2時脈CK2。
以上為時脈變換電路20的構成。圖4所示為圖3的時脈變換電路20的動作之時間圖(time chart)。
藉由不直接利用第1時脈CK1H 作為第3時脈CK3，而將第2時脈CK2進行分頻以生成第3時脈CK3，可以第2時脈CK2的週期(1/f2)作為單位，對第3時脈CK3的相位進行調節。這是因為，在對第2時脈CK2進行1/N分頻的情況下，可選擇N相φ0～φ7中的某一個。在將圖4的第2時脈CK2進行1/8分頻所得到的8相的第3時脈CK3(φ0～φ7)中，選擇與相位選擇訊號PHSEL(=0～7)相稱的一個，以供給到第2閂鎖部24。
接著，對第3時脈CK3的相位的最佳化方法及用於實現該方法的電路構成進行說明。
圖5所示為控制第3時脈CK3的相位φ之相位調節電路40的構成的電路路。相位調節電路40包括計數器42、及閘(AND gate)44和及閘46。
計數器42利用第2時脈CK2，對第3時脈CK3的邊緣的時序和來自第1閂鎖部22的第1中間數據Dm1的邊緣的時序之時間差進行計數。計數器42可測定第1中間數據Dm1的正邊緣和第3時脈CK3的邊緣之時間差，也可測定第1中間數據Dm1的負邊緣和第3時脈CK3的邊緣之時間差。圖5的相位調節電路40採用根據後者而使第3時脈CK3的相位最佳化之構成。
及閘44利用第1中間數據Dm1,來掩蔽(mask)第2時脈CK2。所掩蔽的時脈CK4被供給至計數器42，且計數器42對該時脈CK4進行計數。
及閘46生成來自第2閂鎖部24的第2中間數據Dm2和輸出數據Dout的反相之邏輯積。在計數器42中所保持的計數值COUNT，利用從及閘46所輸出的清空(clear)信號CLR而初始化。
圖6所示為圖5的相位調節電路40的動作之時間圖。在調節相位時，輸入規定的圖案而作為輸入數據DIN 。在圖6的時間圖中，輸入數據DIN 是按照低位準、高位準、低位準的順序而進行遷移之圖案。從第1閂鎖部22所輸出的第1中間數據Dm1也追隨輸入數據DIN ，而按照低位準、高位準、低位準的順序進行遷移。
當在時刻t1，第1中間數據Dm1形成高位準時，由及閘44所形成的對第2時脈CK2的遮斷被解除，第2時脈CK2被向計數器42輸出，而開始計數器42的計數動作。
當選擇第i個相位(0≦i＜N)作為第3時脈CK3時，在其正邊緣，第1中間數據Dm1被閂鎖而生成第2中間數據Dm2。當在時刻t2，第2中間數據Dm2形成高位準時，從及閘46所輸出的清空信號CLR被設成有效，且計數器42的計數值被歸零。然後，計數器42的計數值在時脈CK4的每一脈衝，計數值上升1位。另外，計數器42因為在清空後存在計數不能有效發揮機能的期間(死區DB(DeadBand))，所以在剛清空後的幾個脈衝並不被計數。在圖6的時間圖中，死區τd跨越2時脈的期間。
依據輸入數據DIN 的遷移，第1中間數據Dm1在時刻t3遷移到低位準。這樣一來，第2時脈CK2藉由及閘44而被遮斷，時脈CK4不被供給到計數器42，計數器42的計數動作停止。在計數器42處，只要施加新的輸入數據DIN 且清空信號CLR未被設成有效，計數值COUNT就被保持。亦即，如利用該構成，則計數值COUNT的值與第1時脈CK1L 、CK1H 的狀態無關，所以具有不必在相位最佳化的正中使各時脈停止之優點。
最終的計數器42的計數值COUNT，成為與第3時脈CK3的邊緣的時序(t2)到第1中間數據Dm1的負邊緣的時序(t3)為止之時間τ相對應的值。時間τ是利用第2時脈CK2的週期T2(=1/f2)，而由τ=τd＋COUNT×T2賦予。在利用死區可忽視之程度的短計數器42的情況下，計數值COUNT為τ=COUNT×T2。
計數值COUNT是第3時脈CK3的相位越向前越大，越滯後越小。因此，藉由選擇第3時脈CK3的相位以使該計數值COUNT在規定的範圍內，可使第3時脈CK3的邊緣的時序滿足第2閂鎖部24的設置條件、保持條件，具體地說是成為第1中間數據Dm1的單位區間(interval)的中心附近而最佳化。在圖6的時間圖中，計數值COUNT為2～4時最為恰當。
第3時脈CK3的相位的最佳化，可按照以下的程序來實行。
第1程序
圖7所示為相位調節電路40的相位最佳化之第1程序的流程圖。
最佳化處理是使變量PHSEL的值從0～7一個個地增加並實行以下的處理(S100)。
使變量PHSEL為i(O≦i＜N)，並將第3時脈CK3的相位設定為φi(S102)。繼而，施加規定的圖案作為輸入數據DIN (S103)，並讀出計數器42的計數值COUNT(S104)。當計數值COUNT包含在最佳範圍內時(S106的是(Y))，利用現在的變量PHSEL的值進行確定(S108)，並結束最佳化處理。
如計數值COUNT脫離最佳範圍(S106的否(N))，則使變量PHSEL增加並返回步驟S102，反復進行同樣的處理。
如利用圖7的流程圖，則可利用最大N次的反復而使第3時脈CK3的相位最佳化。而且，只要不新輸入圖案，則計數值COUNT就被保持，所以不需要進行標準時脈CK1的停止、再起動的控制，因此就不需要用於等待電路的穩定狀態的等待時間，可實現高速的初始化。
第2程序
圖8所示為相位調節電路40的相位最佳化之第2程序的流程圖。
首先，將變量PHSEL的值設定為某初始值INIT(=0)，並將第3時脈CK3的相位設定為φ0(S200)。初始值INIT也可不為0。
繼而，施加規定的圖案而作為輸入數據DIN (S202)，並讀出計數器42的計數值COUNT(S204)。在計數值COUNT較最佳範圍的上限值H(=4)低(S206的否(N))，且計數值COUNT較最佳範圍的下限值L(=2)小時(S210的否(N))，將變量PHSEL設定為初始值INIT，結束最佳化處理。
在步驟S206中，如計數值COUNT大於上限值H(=4)(S206的是(Y))，則意味著第3時脈CK3的邊緣的時序過早，所以設定為與初始值INIT不同的第1值X(=2)(S208)。第1值設定為較初始值只大規定值(例如2)的值。結果，第3時脈CK3的時序只向後位移2週期量，使第3時脈CK3的時序最佳化。
在步驟S210中，如計數值COUNT較下限值H(=2)小(S210的是(Y))，則意味著第3時脈CK3的邊緣的時序過遲。因此，為了使第3時脈CK3的時序向前位移，而將變量PHSEL的值設定為與初始值不同的第2值Y(=5)(S212)。結果，使第3時脈CK3跨越週期而向後位移，最終設定為較初始狀態向前的時序。
如利用第2程序，則只施加圖案1次，即可使第3時脈CK3的相位最佳化。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
 【產業上的可利用性】
如利用本發明的某一形態，則可將與第1時脈同步的數據，正確地變換為與其呈遞倍關係的第2時脈。
1a、1b．．．電源
2．．．圖案產生器
4．．．時序產生器
8．．．時脈產生器
12．．．邏輯電路
14．．．高精度電路
16‧‧‧多工器
20‧‧‧時脈變換電路
22‧‧‧第1閂鎖部
24‧‧‧第2閂鎖部
26‧‧‧第3閂鎖部
28‧‧‧遞倍電路
30‧‧‧分頻電路
40‧‧‧相位調節電路
42‧‧‧計數器
44、46‧‧‧及閘
CK1‧‧‧第1時脈
CK2‧‧‧第2時脈
CK3‧‧‧第3時脈
40‧‧‧相位調節電路
42‧‧‧計數器
44‧‧‧及閘
46‧‧‧及閘
100‧‧‧測試裝置
200‧‧‧半導體元件(DUT)
圖1所示為測試裝置的構成的方塊圖。
圖2所示為邏輯電路和高精度電路的關係之方塊圖。
圖3所示為搭載有實施形態的時脈變換電路之時序產生器的構成的電路圖。
圖4所示為圖3的時脈變換電路之動作的時間圖。
圖5所示為控制第3時脈CK的相位φ之相位調節電路的構成的電路圖。
圖6所示為圖5的相位調節電路之動作的時間圖。
圖7所示為相位調節電路的相位最佳化之第1程序的流程圖。
圖8所示為相位調節電路的相位最佳化之第2程序的流程圖。
1a、1b．．．電源
2．．．圖案產生器
4．．．時序產生器
8．．．時脈產生器
12．．．邏輯電路
14．．．高精度電路
100．．．測試裝置
200．．．半導體元件(DUT)

Claims (8)

  1. 一種時脈變換電路，包括：第1閂鎖部，在第1時脈閂鎖輸入數據；分頻電路，將具有前述第1時脈的N倍頻率之第2時脈進行1/N分頻，以生成第3時脈；第2閂鎖部，在前述第3時脈閂鎖前述第1閂鎖部的輸出數據；第3閂鎖部，在前述第2時脈閂鎖前述第2閂鎖部的輸出數據；以及遞倍電路，將前述第1時脈進行N遞倍(N為自然數)，並生成前述第2時脈。
  2. 如申請專利範圍第1項所記述的時脈變換電路，其中對前述第2時脈進行分頻所得到的前述第3時脈的相位，可以前述第2時脈的週期為單位而進行調節。
  3. 一種時脈變換電路，包括：第1閂鎖部，在第1時脈閂鎖輸入數據；分頻電路，將具有前述第1時脈的N倍頻率之第2時脈進行1/N分頻，以生成第3時脈；第2閂鎖部，在前述第3時脈閂鎖前述第1閂鎖部的輸出數據；第3閂鎖部，在前述第2時脈閂鎖前述第2閂鎖部的輸出數據；以及遞倍電路，將前述第1時脈進行N遞倍(N為自然數)，並生成前述第2時脈， 其中對前述第2時脈進行分頻所得到的前述第3時脈的相位，可以前述第2時脈的週期為單位而進行調節。
  4. 如申請專利範圍第3項所述的時脈變換電路，其中，還包括計數器，對前述第3時脈的邊緣的時序和前述第1閂鎖部的輸出數據的邊緣的時序之時間差，利用前述第2時脈來進行計數。
  5. 如申請專利範圍第4項所述的時脈變換電路，其中，對前述第3時脈的相位進行調整，以使前述計數器的計數值包含在規定的範圍中。
  6. 如申請專利範圍第5項所述的時脈變換電路，其中，前述第3時脈的相位可使前述第3時脈的相位進行掃頻，並藉由反復進行以下的步驟而初始化，包括：在各相位中，作為前述輸入數據而施加規定的圖案之步驟；讀出圖案施加後的前述計數器的計數值之步驟；判定所讀出的前述計數值是否包含在前述規定的範圍中之步驟。
  7. 如申請專利範圍第5項所述的時脈變換電路，其中，前述第3時脈的相位藉由進行以下的步驟而初始化，包括：將前述第3時脈的相位設定為規定的初始值之步驟；在設定了的相位上，作為前述輸入數據而施加規定的圖案之步驟；讀出圖案施加後的前述計數器的計數值之步驟； 在所讀出的前述計數值較前述規定範圍的上限值還大時，將前述第3時脈的相位設定為與前述初始值不同的第1值，在前述計數值較前述規定範圍的下限值還小時，將前述第3時脈的相位設定為與前述初始值不同的第2值之步驟。
  8. 一種測試裝置，包括：振盪器，產生第1時脈；如申請專利範圍第1項至第3項中任一項所述的時脈變換電路，接收與前述第1時脈同步的輸入數據，並變換為前述第2時脈。
TW098124884A 2008-07-25 2009-07-23 時脈變換電路以及使用該電路的測試裝置 TWI398751B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2008/001995 WO2010010603A1 (ja) 2008-07-25 2008-07-25 クロック乗せ換え回路およびそれを用いた試験装置

Publications (2)

Publication Number Publication Date
TW201007425A TW201007425A (en) 2010-02-16
TWI398751B true TWI398751B (zh) 2013-06-11

Family

ID=41570081

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098124884A TWI398751B (zh) 2008-07-25 2009-07-23 時脈變換電路以及使用該電路的測試裝置

Country Status (6)

Country Link
US (1) US8451034B2 (zh)
JP (1) JP4995325B2 (zh)
KR (1) KR101184137B1 (zh)
CN (1) CN102077505B (zh)
TW (1) TWI398751B (zh)
WO (1) WO2010010603A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7920906B2 (en) 2005-03-10 2011-04-05 Dexcom, Inc. System and methods for processing analyte sensor data for sensor calibration
US9247900B2 (en) 2004-07-13 2016-02-02 Dexcom, Inc. Analyte sensor
US8886272B2 (en) 2004-07-13 2014-11-11 Dexcom, Inc. Analyte sensor
US7654956B2 (en) 2004-07-13 2010-02-02 Dexcom, Inc. Transcutaneous analyte sensor
US8133178B2 (en) 2006-02-22 2012-03-13 Dexcom, Inc. Analyte sensor
US8423851B2 (en) * 2010-09-16 2013-04-16 Nanya Technology Corporation Measured device and test system utilizing the same
US10025343B2 (en) * 2011-12-28 2018-07-17 Intel Corporation Data transfer between asynchronous clock domains
WO2015056372A1 (ja) * 2013-10-18 2015-04-23 三菱電機株式会社 データ転送装置及びデータ転送方法
US9628059B2 (en) 2015-06-18 2017-04-18 International Business Machines Corporation Fine delay structure with programmable delay ranges
EP3203461A3 (en) * 2016-02-03 2017-08-23 Rohm Co., Ltd. Timing controller
KR102413192B1 (ko) * 2017-11-03 2022-06-24 삼성전자주식회사 Nbti 또는 pbit를 모니터링하는 테스트 회로
KR102278648B1 (ko) * 2020-02-13 2021-07-16 포스필 주식회사 피시험 디바이스를 테스트하기 위한 방법 및 장치
WO2021204388A1 (en) * 2020-04-09 2021-10-14 Advantest Corporation Circuit for transferring data from one clock domain to another

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748018A (en) * 1996-01-30 1998-05-05 Nec Corporation Data transfer system for an integrated circuit, capable of shortening a data transfer cycle
US5987081A (en) * 1997-06-27 1999-11-16 Sun Microsystems, Inc. Method and apparatus for a testable high frequency synchronizer
US6009131A (en) * 1996-08-29 1999-12-28 Matsushita Electric Industrial Co., Ltd. Synchronizer
TW561493B (en) * 2001-06-18 2003-11-11 Mitsubishi Electric Corp Semiconductor memory device
US6664827B2 (en) * 2001-03-02 2003-12-16 Adc Telecommunications, Inc. Direct digital synthesizer phase locked loop
TW200619901A (en) * 2004-05-10 2006-06-16 Sharp Kk A high-security semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0276332A (ja) 1988-09-13 1990-03-15 Nippon Telegr & Teleph Corp <Ntt> ビット位相同期回路
EP0683448B1 (en) * 1994-05-10 2002-01-09 Intel Corporation Method and apparatus for synchronous data transmission between digital devices operating at frequencies having a P/Q integer ratio
JPH0865173A (ja) * 1994-08-16 1996-03-08 Nec Eng Ltd パラレルシリアル変換回路
JPH0993232A (ja) 1995-09-25 1997-04-04 Fujitsu Ltd クロック乗換回路
US5923193A (en) * 1996-12-11 1999-07-13 Intel Corporation Method and apparatus for transferring signals between multiple clock timing domains
US5905391A (en) * 1997-07-14 1999-05-18 Intel Corporation Master-slave delay locked loop for accurate delay or non-periodic signals
JP3501732B2 (ja) * 2000-06-23 2004-03-02 日本電気通信システム株式会社 パラレルシリアル変換回路
JP4181908B2 (ja) 2003-03-28 2008-11-19 キヤノン株式会社 クロック乗換回路
US6987404B2 (en) * 2003-10-10 2006-01-17 Via Technologies, Inc. Synchronizer apparatus for synchronizing data from one clock domain to another clock domain
JP2008059193A (ja) * 2006-08-30 2008-03-13 Oki Electric Ind Co Ltd クロック切替回路
US8212594B2 (en) * 2010-08-11 2012-07-03 Integrated Device Technology, Inc. Methods and apparatuses for clock domain crossing

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748018A (en) * 1996-01-30 1998-05-05 Nec Corporation Data transfer system for an integrated circuit, capable of shortening a data transfer cycle
US6009131A (en) * 1996-08-29 1999-12-28 Matsushita Electric Industrial Co., Ltd. Synchronizer
US5987081A (en) * 1997-06-27 1999-11-16 Sun Microsystems, Inc. Method and apparatus for a testable high frequency synchronizer
US6664827B2 (en) * 2001-03-02 2003-12-16 Adc Telecommunications, Inc. Direct digital synthesizer phase locked loop
TW561493B (en) * 2001-06-18 2003-11-11 Mitsubishi Electric Corp Semiconductor memory device
TW200619901A (en) * 2004-05-10 2006-06-16 Sharp Kk A high-security semiconductor device

Also Published As

Publication number Publication date
WO2010010603A1 (ja) 2010-01-28
KR20110056492A (ko) 2011-05-30
US8451034B2 (en) 2013-05-28
CN102077505B (zh) 2014-01-15
JP4995325B2 (ja) 2012-08-08
TW201007425A (en) 2010-02-16
US20110128052A1 (en) 2011-06-02
KR101184137B1 (ko) 2012-09-18
CN102077505A (zh) 2011-05-25
JPWO2010010603A1 (ja) 2012-01-05

Similar Documents

Publication Publication Date Title
TWI398751B (zh) 時脈變換電路以及使用該電路的測試裝置
US7791330B2 (en) On-chip jitter measurement circuit
US7855607B2 (en) Ring oscillation circuit, delay time measuring circuit, testing circuit, clock generating circuit, image sensor, pulse generating circuit, semiconductor integrated circuit, and testing method thereof
KR100326131B1 (ko) 반도체 시험 장치
US6670800B2 (en) Timing variation measurements
US6756827B2 (en) Clock multiplier using masked control of clock pulses
CN112362928A (zh) 一种可同步测量的高精度可编程脉冲产生系统及方法
WO2020219651A1 (en) Parallel path delay line
TWI768384B (zh) 用於產生脈衝輸出的電路及方法
US5744992A (en) Digital phase shifter
US7516032B2 (en) Resolution in measuring the pulse width of digital signals
US5933035A (en) Digital clock frequency multiplication circuit and method
CN113884865B (zh) 一种d触发器的测试电路及其测试方法
JP2009159296A5 (zh)
JP2009159296A (ja) クロック信号生成装置及び方法
CN114679158A (zh) 周期信号发生装置、信号处理系统及其周期信号发生方法
JP2000249747A (ja) 半導体試験装置のタイミング信号発生回路
US6850123B1 (en) Circuits and methods for characterizing the speed performance of multi-input combinatorial logic
US12216488B2 (en) Systems and methods for asynchronous finite machines
CN112816858B (zh) 数字电路延时测试方法、测试电路和集成电路芯片
TW566002B (en) Self-calibrating clock generator for generating process and temperature independent clock signals
Liu et al. The matched delay technique: Theory and practical issues
CN119363098A (zh) 一种时间测量电路及时间测量方法
CN119324704A (zh) 时间测量电路及时间测量方法
Quirós-Olozábal et al. Accurate time-to-digital converter based on xilinx's digital clock managers