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TWI397170B - 非揮發性半導體儲存裝置及其製造方法 - Google Patents

非揮發性半導體儲存裝置及其製造方法 Download PDF

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TWI397170B
TWI397170B TW098141729A TW98141729A TWI397170B TW I397170 B TWI397170 B TW I397170B TW 098141729 A TW098141729 A TW 098141729A TW 98141729 A TW98141729 A TW 98141729A TW I397170 B TWI397170 B TW I397170B
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TW098141729A
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Ryota Katsumata
Hideaki Aochi
Masaru Kito
Hiroyasu Tanaka
Megumi Ishiduki
Yosuke Komori
Masaru Kidoh
Yoshiaki Fukuzumi
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Toshiba Kk
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Description

非揮發性半導體儲存裝置及其製造方法
本發明係關於一種電可重寫非揮發性半導體儲存裝置及一種其製造方法。
此申請案係基於並主張於2009年1月7日提出申請之先前日本專利申請案第2009-1420號之優先權之權益，該申請案以全文引用方式併入本文中。
照慣例，藉由將裝置整合於矽基板上之一兩維平面中形成LSI。儘管通常減小(改進)每一裝置之尺寸以增加記憶體儲存容量，但自成本及技術觀點來看，近年來在此改進中正面臨挑戰。此改進需要光微影技術之進一步改良。然而，微影製程之成本正日益增加。另外，若完成此改進，則假定將達成例如裝置之間的擊穿電壓之實體改良限制，除非可按比例調整驅動電壓。亦即，在裝置操作自身中將很可能遇到困難。
因此，最近已提出其中記憶體單元依一三維方式配置之此等半導體儲存裝置以達成記憶體裝置之經改良之整合(參見於專利文獻1：日本專利特許公開案第2007-266143號)。
其中記憶體單元依一三維方式配置之習用半導體儲存裝置中之一者使用具有一圓柱類結構之電晶體(參見專利文獻1)。向使用具有圓柱類結構之電晶體之彼等半導體儲存裝置提供對應於閘極電極及柱狀柱形半導體之多個導電層。每一柱形半導體用作一各別電晶體之一通道(本體)部分。在該等柱形半導體週圍提供記憶體閘極絕緣層。包括此等導電層、柱形半導體層，及記憶體閘極絕緣層之此一組態稱作一「記憶體串」。在此記憶體串中，該等柱形半導體層係在平行於基板之列及行方向上依一矩陣形式形成。該等導電層係依在列方向上延伸之一條帶圖案，且在行方向上以某一間距形成。
考量微影解析度限制(F)及導電層之寬度，柱形半導體層之中心之間的一距離需要在行方向上至少3F之一距離及在列方向上至少2F之一距離。然而，仍需要以比上文所提及之習用技術甚至更小之一佔據區域製造之非揮發性半導體儲存裝置。
本發明之一個態樣提供一種非揮發性半導體儲存裝置，其包含每一者具有串聯連接之複數個電可重寫記憶體單元之複數個記憶體串，該等記憶體串中之每一者包含：一第一半導體層，其具有以一與一基板垂直方向延伸之一對柱形部分及經形成以接合該對柱形部分之下端之一接合部分；一電荷累積層，其經形成以環繞該第一半導體層之一側表面；及一第一導電層，其經形成以環繞該電荷累積層之一側表面且用作該等記憶體單元中之一各別記憶體單元之一控制電極，該等柱形部分係在正交於該垂直方向之一第一方向上以一第一間距對準，且在正交於該垂直及第一方向之一第二方向上以一第二間距配置成一交錯圖案，該等第一導電層經組態以在該第一方向上以該第一間距配置，且延伸以沿該交錯圖案配置在該第二方向上以一波狀方式彎曲。
本發明之另一態樣提供一種非揮發性半導體儲存裝置，其包含每一者具有串聯連接之複數個電可重寫記憶體單元之複數個記憶體串，及連接至該等記憶體串中之一各別記憶體串之一個端且控制其導電性之一選擇電晶體，該等記憶體串中之每一者包含：一第一半導體層，其具有以一與一基板垂直方向延伸之一對柱形部分及經形成以接合該對柱形部分之下端之一接合部分；一電荷累積層，其經形成以環繞該第一半導體層之一側表面；及一第一導電層，其經形成以環繞該電荷累積層之一側表面且用作該等記憶體單元中之一各別記憶體單元之一控制電極，該選擇電晶體包含：一第二半導體層，其自該等柱形部分中之每一者之一頂表面以該垂直方向延伸；一絕緣層，其經形成環繞該第二半導體層之一側表面；及一第二導電層，其經形成以環繞該絕緣層之一側表面且用作該選擇電晶體之一控制電極，該等第二半導體層係在正交於該垂直方向之一第一方向上以一第一間距對準，且在正交於該垂直及第一方向之一第二方向上以一第二間距配置成一交錯圖案，該等第二導電層經組態以在該第一方向上以該第一間距配置，且延伸以沿該交錯圖案配置在該第二方向上以一波狀方式彎曲。
本發明之又一態樣提供一種製造一非揮發性半導體儲存裝置之方法，該非揮發性半導體儲存裝置具有每一者具有複數個串聯連接之電可重寫記憶體單元之複數個記憶體串，該方法包含：沈積夾在絕緣層之間的複數個導電層；當自平行於一基板之一方向觀察時，按U形狀形成一孔以穿透該複數個導電層及該等絕緣層；在該複數個導電層中之每一者之面向該孔之一側表面上形成一電荷累積層；形成一半導體層以填實該孔；及形成一溝槽以穿透該複數個導電層及該等絕緣層，該等孔經形成以在平行於該基板之一第一方向上以一第一間距對準，且在平行於該基板且正交於該第一方向之一第二方向上以一第二間距配置成一交錯圖案，該等溝槽經形成以在該第一方向上以該第一間距定位，且延伸以沿該交錯圖案配置在該第二方向上以一波狀方式彎曲。
現在下文將參照附圖闡述根據本發明之一非揮發性半導體儲存裝置之實施例。
(一實施例中之非揮發性半導體儲存裝置100之組態)
圖1示意性地圖解說明根據本發明之一實施例之一非揮發性半導體儲存裝置100。如圖1中所圖解說明，根據該實施例之非揮發性半導體儲存裝置100主要包含：一記憶體電晶體區域12、字線驅動電路13，源極側選擇閘極線(SGS)驅動電路14、汲極側選擇閘極線(SGD)驅動電路15、一感測放大器16、源極線驅動電路17，及一後閘極電晶體驅動電路18。記憶體電晶體區域12具有用於儲存資料之記憶體電晶體。字線驅動電路13控制施加至字線WL之電壓。源極側選擇閘極線(SGS)驅動電路14控制施加至源極側選擇閘極線SGS之電壓。汲極側選擇閘極線(SGD)驅動電路15控制施加至汲極側選擇閘極線SGD之電壓。感測放大器16放大自一記憶體電晶體讀取之一電位。源極線驅動電路17控制施加至源極線SL之電壓。後閘極電晶體驅動電路18控制施加至一後閘極線BG之電壓。除此之外，根據該實施例之非揮發性半導體儲存裝置100包含控制施加至位元線BL(未圖解說明)之電壓之位元線驅動電路。
現參照圖2，下文將闡述記憶體電晶體區域12之一電路組態。圖2係記憶體電晶體區域12之一電路圖。
如圖2中所圖解說明，記憶體電晶體區域12包括複數個記憶體區塊MB。每一記憶體區塊MB包含複數個記憶體串MS、源極側選擇電晶體SSTr，及汲極側選擇電晶體SDTr。每一記憶體串MS包括串聯連接之記憶體電晶體MTr1至MTr8及一後閘極電晶體BTr。包括一MONOS結構之記憶體電晶體MTr1至MTr8致使電荷累積於各別電荷累積層中以用於儲存資訊。每一後閘極電晶體BTr連接於一記憶體電晶體MTr4與一記憶體電晶體MTr5之間。每一汲極側選擇電晶體SDTr連接至一各別記憶體串MS之一個端(一記憶體電晶體MTr1)。每一源極側選擇電晶體SSTr連接至一各別記憶體串MS之另一端(一記憶體電晶體MTr8)。
如圖2中所圖解說明，在每一記憶體區塊MB中，在列方向上對準之記憶體電晶體MTr1之控制閘極通常連接至在列方向上延伸之一字線WL1。類似地，在列方向上對準之記憶體電晶體MTr2至MTr8之控制閘極通常連接至在列方向上延伸之字線WL2至WL8。另外，在列及行方向上依一矩陣形式配置之後閘極電晶體BTr之控制閘極通常連接至一後閘極線BG。
如圖2中所圖解說明，在每一記憶體區塊MB中，在列方向上對準之汲極側選擇電晶體SDTr之控制閘極通常連接至一汲極側選擇閘極線SGD。每一汲極側選擇閘極線SGD經形成以在列方向上延伸跨越複數個記憶體區塊MB。另外，在行方向上對準之汲極側選擇電晶體SDTr之其他端通常連接至一位元線BL。每一位元線BL經形成以在行方向上延伸跨越複數個記憶體區塊MB。
如圖2中所圖解說明，在每一記憶體區塊MB中，在列方向上對準之源極側選擇電晶體SSTr之控制閘極通常連接至一源極側選擇閘極線SGS。每一源極側選擇閘極線SGS經形成以在列方向上延伸跨越複數個記憶體區塊MB。另外，在行方向上配置之源極側選擇電晶體SSTr之其他端通常連接至一源極線SL。每一源極線SL經形成以在列方向上延伸跨越複數個記憶體區塊MB。
現參照圖3至圖4，下文將闡述達成圖2之電路組態之根據此實施例之非揮發性半導體儲存裝置100之一層壓結構。圖3係此實施例之非揮發性半導體儲存裝置100中之記憶體電晶體區域12之一透視圖，其中某些部分為清楚起見而省略；且圖4係記憶體電晶體區域12之一橫截面視圖。
如圖3及圖4中所圖解說明，記憶體電晶體區域12具有一後閘極電晶體層20、一記憶體電晶體層30、一選擇電晶體層40，及一佈線層50，該等層在一半導體基板Ba上在一層壓方向上依序形成。後閘極電晶體層20用作上文所提及之後閘極電晶體BTr。記憶體電晶體層30用作上文所提及之記憶體串MS(記憶體電晶體MTr1至MTr8)。選擇電晶體層40用作上文所提及之源極側選擇電晶體SSTr及汲極側選擇電晶體SDTr。
如圖3及圖4中所圖解說明，後閘極電晶體層20具有一後閘極絕緣層21及一後閘極導電層22，該等層依序層壓於半導體基板Ba上。後閘極絕緣層21及後閘極導電層22形成到達記憶體電晶體區域12之端從而在列及行方向上延伸。
後閘極導電層22經形成以覆蓋下文闡述之U形半導體層38之接合部分38b之底表面及側表面，且形成為與接合部分38b之頂表面一樣高。後閘極絕緣層21包含氧化矽(SiO2 )。後閘極導電層22包含多晶矽(p-Si)。
如圖3及圖4中所圖解說明，後閘極電晶體層20亦具有經形成以鑽入至後閘極導電層22中之後閘極孔23。後閘極孔23包括使其寬度方向在列方向上且使其縱向方向在行方向上之孔口。
如圖3及圖4中所圖解說明，記憶體電晶體層30具有第一至第五字線絕緣層31a至31e、第一至第四字線導電層32a至32d，及在後閘極電晶體層20上方之層間絕緣層33及34。
第一至第五字線絕緣層31a至31e以及第一至第四字線導電層32a至32d可交替地層壓於後閘極導電層22上。第一字線絕緣層31a形成到達記憶體電晶體區域12之端從而在列及行方向上延伸。第二至第五字線絕緣層31b至31e以及第一至第四字線導電層32a至32b依在列方向延伸之某一形狀，且在行方向上以某一間距形成。另外，在第一至第五字線絕緣層31a至31e以及第一至第四字線導電層32a至32d之列方向端處相對彼此以一逐步方式處理該等層。注意，下文將詳細論述第一至第四字線導電層32a至32d之格局及形狀。
層間絕緣層33形成於第五字線絕緣層31e之頂表面上。亦即，在列方向上延伸之溝槽35形成於第二至第五字線絕緣層31b至31e、第一至第四字線導電層32a至32d以及層間絕緣層33之各別側表面上。層間絕緣層34經形成以填實溝槽35。
第一至第五字線絕緣層31a至31e以及層間絕緣層33及34包含氧化矽(SiO2 )。第一至第四字線導電層32a至32d包含多晶矽(p-Si)。
如圖3及圖4中所圖解說明，記憶體電晶體層30亦具有經形成以穿透第一至第五字線絕緣層31a至31e以及第一至第四字線導電層32a至32d之記憶體孔36。
記憶體孔36形成於後閘極孔23在行方向上之兩端附近之各別位置處。
另外，後閘極電晶體層20及記憶體電晶體層30具有記憶體閘極絕緣層37及U形半導體層38。
如圖4中所圖解說明，記憶體閘極絕緣層37形成於記憶體孔36及後閘極孔23之各別側表面上。注意，下文將詳細論述記憶體閘極絕緣層37之組態。
如圖4中所圖解說明，當自列方向觀察時，每一U形半導體層38係依一U形狀形成。每一U形半導體層38形成為與一各別隧道絕緣層37c相接觸且填實各別後閘極孔23及記憶體孔36。當自列方向觀察時，每一U形半導體層38具有以一與半導體基板Ba垂直方向延伸之一對柱形部分38a及經形成以接合對柱形部分38a之下端之一接合部分38b。U形半導體層38包含多晶矽(p-Si)。期望每一U形半導體層38具有不小於原本將因資料讀取作業而導致遷移率之一顯著降格之2nm之一膜厚度。
在後閘極電晶體層20及記憶體電晶體層30之上文所提及之組態中，後閘極導電層22用作後閘極電晶體BTr之控制閘極電極。後閘極導電層22用作一後閘極線BG。第一至第四字線導電層32a至32d用作記憶體電晶體MTr1至MTr8之控制閘極電極。第一至第四字線導電層32a至32d亦用作字線WL1至WL8。
如圖3及圖4中所圖解說明，選擇電晶體層40具有沈積於記憶體電晶體層30上之汲極導電層41a、源極導電層41b，及層間絕緣層42及43。汲極側導電層41a、源極側導電層41b，及層間絕緣層42係依在列方向上延伸之一某一形狀，且在行方向上以某一間距形成。在列方向上延伸之溝槽44形成於汲極側導電層41a、源極側導電層41b，及層間絕緣層42之各別側表面上。層間絕緣層43經形成以填實溝槽44。注意，下文將詳細論述汲極側導電層41a及源極側導電層41b之格局及形狀。
汲極側導電層41a及源極側導電層41b包含多晶矽(p-Si)。層間絕緣層42及43包含氧化矽(SiO2 )。
此外，如圖3及圖4中所圖解說明，選擇電晶體層40具有汲極側孔45a、源極側孔45b及一源極線佈線溝槽45c。
源極側孔45a經形成以穿透一層間絕緣層42、一汲極側導電層41a，及一層間絕緣層33。源極側孔45b經形成以穿透一層間絕緣層42、一源極側導電層41b，及一層間絕緣層33。汲極側孔45a及源極側孔45b係形成於匹配記憶體孔36之位置處。
源極線佈線溝槽45c經形成以鑽入至一層間絕緣層42中以到達在行方向上毗鄰之源極側孔45b之上部部分。源極線佈線溝槽45c經形成以接合在行方向上毗鄰之源極側孔45b之上部部分且在列方向上延伸。
如圖3及圖4中所圖解說明，選擇電晶體層40亦具有汲極側閘極絕緣層46a、源極側閘極絕緣層46b、汲極側柱形半導體層47a、源極側柱形半導體層47b、插塞導電層48a及源極導電層48b。
每一汲極側閘極絕緣層46a形成於一汲極側孔45a之一側表面上。每一源極側閘極絕緣層46b形成於一源極側孔45b之一側表面上。汲極側閘極絕緣層46a及源極側閘極絕緣層46b包含氧化矽(SiO2 )。
每一汲極側柱形半導體層47a在一汲極側孔45a中形成至某一高度從而與汲極側閘極絕緣層46a相接觸。每一源極側柱形半導體層47b在一源極側孔45b中形成至某一高度從而與一源極側閘極絕緣層46b相接觸。汲極側柱形半導體層47a及源極側柱形半導體層47b包含多晶矽(p-Si)。
每一插塞導電層48a在汲極側孔45a中自某一高度至選擇電晶體層40之頂表面經形成以填實一汲極側孔45a。每一源極導電層48b在源極側孔45b中自某一高度至選擇電晶體層40之頂表面經形成以填實源極側孔45b及一源極線佈線溝槽45c。插塞導電層48a及源極導電層48包括鎢(W)/氮化鈦(TiN)/鈦(Ti)之一層壓結構。
在選擇電晶體層40之上文所提及之組態中，汲極側導電層41a用作汲極側選擇電晶體SDTr之控制閘極電極。汲極側導電層41a亦用作汲極側選擇線SGD。源極側導電層41b用作源極側選擇電晶體SSTr之控制閘極電極。源極側導電層41b亦用作源極側選擇線SGS。源極導電層48b用作源極線SL。
如下重述選擇電晶體層40之上文所提及之組態：汲極側閘極絕緣層46a經形成以環繞汲極側柱形半導體層47a之側表面。汲極側導電層41a經形成以環繞汲極側閘極絕緣層46a之側表面。源極側閘極絕緣層46b經形成以環繞源極側柱形半導體層47b之側表面。源極側導電層41b經形成以環繞源極側閘極絕緣層46b之側表面。
如圖3及圖4中所圖解說明，佈線層50具有一層間絕緣層51、孔51a、插入層51b，及位元線層52。
層間絕緣層51形成於選擇電晶體層40之頂表面上。孔51a經形成以在匹配汲極側孔45a之位置處穿透層間絕緣層51。插入層51b經形成以填實孔51a直到層間絕緣層51之頂表面。位元線層52係依在行方向上延伸之一條帶圖案，且在列方向上以某一間距形成，從而與插入層51b之頂表面相接觸。層間絕緣層51包含氧化矽(SiO2 )。插入層51b及位元線層52包括鎢(W)/氮化鈦(TiN)/鈦(Ti)之一層壓結構。
在佈線層50之上文所提及之組態中，位元線層52用作位元線BL。
現參照圖5，下文將詳細闡述記憶體閘極絕緣層37之組態。圖5係圖4之一局部放大圖。
如圖5中所圖解說明，每一記憶體閘極絕緣層37包括一區塊絕緣層37a、一電荷累積層37b，及一隧道絕緣層37c，該等層以所述之次序依序層壓於一記憶體孔36及一後閘極孔23之側表面上。每一區塊絕緣層37a及每一隧道絕緣層37c包含氧化矽(SiO2 )。每一電荷累積層37b包含氮化矽(SiN)。
期望每一區塊絕緣層37a具有一足夠膜厚度(例如，不小於10nm)以防止在資料擦除作業期間自任何閘極電極反向注入電子。亦期望每一電荷累積層37b具有(例如)至少1nm或更多之一膜厚度以獲得足夠陷獲效率來陷獲橫過一各別隧道絕緣層37c之此等電子。另外，期望每一隧道絕緣層37c具有至少4nm或更多之一薄膜厚度以最小化與資料讀取作業相關聯之錯誤寫入且確保資料保持。
如下重述記憶體電晶體層30之上文所提及之組態：每一隧道絕緣層37c經形成以環繞一各別柱形部分38a之側表面。每一電荷累積層37b經形成以環繞一各別隧道絕緣層37c之側表面。每一區塊絕緣層37a經形成以環繞一各別電荷累積層37b之側表面。第一至第四字線導電層32a至32d經形成以環繞一各別區塊絕緣層37a之側表面。
現參照圖6A，下文將闡述U形半導體層38以及第一至第四字線導電層32a至32d之各別佈局及形狀。圖6A係根據該實施例之後閘極電晶體層20及記憶體電晶體層30之一俯視平面圖，其中其某些部分為清楚起見而省略。
如圖6A中所圖解說明，U形半導體層38係在行方向上以一第一間距對準，且在列方向上以一第二間距配置成一交錯圖案。每一柱形部分38a具有一尺寸F。柱形部分38a係在行方向上以一第一間距3F對準，且在列方向上以第二間距配置成一交錯圖案。在此情形中，該第二間距係小於2F。注意，下文將論述該第二間距之具體長度。
如本文所使用，習語「配置成一交錯圖案」意指以下配置：在列方向上之第2n-1個(n係等於或大於1之一整數)柱形部分38a係在列方向對準，且在列方向上之第2n個柱形部分38a係在列方向上對準。另外，該配置使得當繪示依一Z字形圖案摺疊，沿列方向居中之一鋸齒狀線時，柱形部分38a係位於該線之隅角處。
在此情形中，一任意柱形部分38a係界定為一「第一柱形部分38a1」。在列方向上毗鄰於第一柱形部分38a1之一柱形部分38a係界定為一「第二柱形部分38a2」。在行方向上毗鄰於第一柱形部分38a1之一柱形部分38a係界定為一「第三柱形部分38a3」。另外，將一第一柱形部分38a1之中心連接至一第二柱形部分38a2之中心之一線段係界定為一「第一側D1」。將一第一柱形部分38a1之中心連接至一第三柱形部分38a3之中心之一線段係界定為一「第二側D2」。將一第二柱形部分38a2之中心連接至一第三柱形部分38a3之中心之一線段係界定為一「第三側D3」。另外，由此等第一至第三側D1至D3所形成之一三角形係界定為一「三角形T」。
三角形T係藉由連接各別三個柱形部分38a之中心所形成之三角形中具有三個側之最小和之一個三角形。舉例而言，圖6A中所圖解說明之一三角形Ta之三個側之和大於三角形T之三個側之和(D1+D2+D3)。
第一側D1相對於列方向傾斜一角度θ。第一側D1具有一長度「2F」。第二側D2具有一長度「3F」。第三側D3具有與第二側D2相同之長度，亦即「3F」。亦即，三角形T包括兩個相等的長度側，從而提供一等腰三角形。角度θ係使三角形T成為一等腰三角形(2:3:3)之一角度，且具體而言，其大致係19°。另外，第二間距係2Fcosθ，且具體而言，其大致係1.89F。
如下重述U形半導體層38之上文所提及之組態：如圖6A中所圖解說明，後閘極孔23係在行方向上以一間距6F對準，且在列方向上以一第二間距2Fcosθ配置成一交錯圖案。每一後閘極孔23在寬度方向上具有一長度F且在縱向方向上具有一長度4F。記憶體孔36在行方向上以第一間距3F對準，且在列方向上以第二間距2FcoSθ配置成一交錯圖案。每一記憶體孔36具有一尺寸F。
如圖6A中所圖解說明，第一至第四字線導電層32a至32d經組態以在行方向上以間距3F配置，且延伸以沿柱形部分38a之交錯圖案配置在列方向上以一波狀方式彎曲。第一至第四字線導電層32a至32d每一者在列方向上形成有一寬度2F。
現參照圖6B，下文將闡述汲極側柱形半導體層47a及源極側柱形半導體層47b之格局、汲極側導電層41a及源極側導電層41b之格局以及其形狀。圖6B係根據該實施例之選擇電晶體層40之一俯視平面圖，其中其某些部分為清楚起見而省略。
如圖6B中所圖解說明，汲極側柱形半導體層47a及源極側柱形半導體層47b在行方向上對準，且在列方向上以第二間距配置成一交錯圖案。每一汲極側柱形半導體層47a及每一源極側柱形半導體層47b分別具有一尺寸F。汲極側柱形半導體層47a及源極側柱形半導體層47b在行方向上以第一間距3F對準，且在列方向上以第二間距2Fcosθ配置成一交錯圖案。
如上文所提及之柱形部分38a，圖6B圖解說明藉由連接毗鄰三個層(一個汲極側柱形半導體層47a及兩個源極側柱形半導體層47b)之中心所形成之一三角形T。三角形T係藉由將一個(或兩個)汲極側柱形半導體層47a之中心與兩個(或一個)源極側柱形半導體層47b之中心連接在一起所形成之三角形中具有三個側之最小和之一個三角形。如上文闡述，三角形T提供一等腰三角形。注意，三角形T可藉由將毗鄰兩個汲極側柱形半導體47a之中心與一個源極側柱形半導體47b之中心連接在一起形成。
如下重述汲極側柱形半導體層47a及源極側柱形半導體層47b之上文所提及之組態：如圖6B中所圖解說明，汲極側孔45a及源極側孔45b在行方向上以第一間距3F對準，且在列方向上以第二間距2Fcosθ配置成一交錯圖案。
如圖6B中所圖解說明，汲極側導電層41a及源極側導電層41b經組態以在行方向上以第一間距3F配置，且延伸以沿汲極側柱形半導體層47a及源極側柱形半導體層47b之交錯圖案配置在列方向上以一波狀方式彎曲。每一汲極側導電層41a及每一源極側導電層41b在行方向上分別形成有一寬度2F。
(根據此實施例之非揮發性半導體儲存裝置100之製造方法)
現參照圖7至圖26，下文將闡述根據該實施例之非揮發性半導體儲存裝置100之一製造方法。圖7、8、10、12、13、15、16、18及19以及圖21至圖26係根據該實施例之非揮發性半導體儲存裝置100之一製造製程之橫截面視圖。圖9、11、14、17及20係根據該實施例之非揮發性半導體儲存裝置100之製造製程之俯視平面圖。
首先，如圖7中所圖解說明，將氧化矽(SiO2 )及多晶矽(p-Si)沈積於半導體基板Ba上以形成一後閘極絕緣層21及一後閘極導電層22。
然後，如圖8及圖9中所圖解說明，使用一微影或RIE(反應性離子蝕刻)方法鑽入至後閘極導電層22中，藉此形成後閘極孔23。
在此情形中，形成後閘極孔23以在行方向上對準，且沿列方向配置成一交錯圖案。後閘極孔23在寬度方向上形成有一長度3F且在縱方向上形成有一長度4F。在行方向上以某一間距6F形成後閘極孔23。
隨後，如圖10及圖11中所圖解說明，沈積氮化矽(SiN)以填實後閘極孔23，藉此形成犧牲層61。
然後，如圖12中個圖解說明，將氧化矽(SiO2 )及多晶矽(p-Si)交替地沈積於後閘極導電層22及犧牲層61上以形成一第一字線絕緣層31a、層31bA至31eA，及層32aA至32dA。
然後，如圖13及圖14圖解說明，形成記憶體孔36以穿透第一字線絕緣層31a、層31bA至31eA，及層32aA至32dA。形成記憶體孔36以到達在犧牲層61在行方向上之每一端處之頂表面。亦即，形成記憶體孔36以在行方向上以第一間距3F對準，且在列方向以第二間距2Fcosθ(小於2F)配置成一交錯圖案。每一記憶體36孔具有一尺寸F。
然後，如圖15中所圖解說明，執行一熱磷酸處理以經由記憶體孔36移除犧牲層61。
隨後，如圖16及圖17中所圖解說明，依序沈積氧化矽(SiO2 )、氮化矽(SiN)、氧化矽(SiO2 )及非晶矽(a-Si)以填實記憶體孔36及後閘極孔23。透過此步驟，將記憶體閘極絕緣層37及非晶矽層38A形成於記憶體孔36及後閘極孔23之各別側表面上。亦即，在非晶矽層38A中，形成按一柱形方式延伸之柱形部分以在行方向上以第一間距F對準，且在列方向上以第二間距2Fcosθ配置成一交錯圖案。
隨後，如圖18中所圖解說明，將氧化矽(SiO2 )沈積於層31eA之頂表面上以形成一層33A。
然後，如圖19及圖20中所圖解說明，形成溝槽35以穿透層33A，層31bA至31eA，及層32aA至32dA。將每一溝槽35形成於在行方向毗鄰之各別記憶體孔36中。組態溝槽35以在行方向上以第一間距3F對準，且延伸以沿記憶體孔36之交錯圖案配置在列方向上以一波狀方式彎曲。每一溝槽35形成有一寬度F。透過此步驟，層31bA至31eA提供第二至第五字線絕緣層31b至31e。層32aA至32dA提供第一至第四字線導電層32a至32d。層33A提供層間絕緣層33。
然後，如圖21中所圖解說明，沈積氧化矽(SiO2 )以填實溝槽35，藉此形成層間絕緣層34。
然後，如圖22中所圖解說明，將多晶矽(p-Si)及氧化矽(SiO2 )沈積於層間絕緣層33之頂表面上以形成層41A及42A。
然後，如圖23中所圖解說明，形成汲極側孔45a及源極側孔45b以穿透層42A、層41A，及層間絕緣層33。將汲極側孔45a及源極側孔45b形成於匹配記憶體孔36之各別位置處。亦即，形成汲極側孔45a及源極側孔45b以在行方向上以第一間距3F對準，且在列方向上以第二間距2Fcosθ配置成一交錯圖案。
然後，如圖24中所圖解說明，將氧化矽(SiO2 )及非晶矽(a-Si)依序沈積於汲極側孔45a及源極側孔45b之各別側壁上。透過此步驟，將汲極側閘極絕緣層46a形成於汲極側孔45a之側壁上。形成非晶矽層47aA以填實汲極側孔45a。另外，將源極側閘極絕緣層46b形成於源極側孔45b之側壁上。形成非晶矽層47bA以填實源極側孔45b。
然後，如圖25中所圖解說明，形成溝槽44以穿透層42A及層41A。組態溝槽44以在行方向上以第一間距3F對準，且延伸以沿汲極側孔45a及源極側孔45b之交錯圖案配置在列方向上以一波狀方式彎曲。每一溝槽44形成有一寬度F。透過此步驟，層41A提供汲極側導電層41a及源極側導電層41b。另外，層42A提供層間絕緣層42。
然後，如圖26中所圖解說明，沈積氧化矽(SiO2 )以填實溝槽44，藉此形成絕緣層43。另外，在600℃執行熱處理以將非晶矽層38A、47aA及47bA結晶成多晶矽。透過此步驟，非晶矽層38A提供U形半導體層38。非晶矽層47aA提供汲極側柱形半導體層47a。非晶矽層47bA提供源極側柱形半導體層47b。另外，在結晶之後，將離子注入至汲極側柱形半導體層47a及源極側柱形半導體層47b中以形成擴散層。在以下條件下執行離子注入：如40keV、3×1015 cm-2 。
然後，形成一源極線佈線溝槽45c、插塞導電層48a、一源極導電層48b，及一佈線層50。以此方式，如圖4中所圖解說明形成非揮發性半導體儲存裝置100。
(根據此實施例之非揮發性半導體儲存裝置100之優點)
下文將在與一比較實例相比較時闡述根據該實施例之非揮發性半導體儲存裝置100之優點。假定在比較實例中，柱形部分38a係在列及行方向上依一矩陣形式配置，且第一至第四字線導電層32a至32d係依在列方向上延伸之一條帶圖案，且在行方向上以某一間距3F形成。在此比較實例中，在行方向上定位柱形部分38a之間距係「2F」。
相反地，對於根據該實施例之非揮發性半導體儲存裝置100，柱形部分38a係在行方向上以第一間距3F對準且在列方向上以第二間距2Fcosθ配置成一交錯圖案。另外，第一至第四字線導電層32a至32d經組態以在行方向上以第一間距3F配置，且延伸以沿柱形部分38a之交錯圖案配置在列方向上以一波狀方式彎曲。
藉助此組態，與該比較實例相比較，根據該實施例之非揮發性半導體儲存裝置100可減小在行方向上藉由「2F(1-cosθ)」定位柱形部分38a之間距，同時維持柱形部分38a之間的某一距離(2F)。亦即，非揮發性半導體儲存裝置100可減小其佔據區域。
[其他實施例]
儘管已闡述了非揮發性半導體儲存裝置之實施例，但本發明並不意欲限於所揭示之實施例，且在不背離本發明之精神之情形下可對其作出各種其他改變、添加、取代或類似變化。
在上文所提及之實施例中，第一側D1具有一長度「2F」。第二側D2具有一長度「3F」。第三側D3具有一長度「3F」。然而，第一至第三側D1至D3之長度並非如此限制的。同樣，角度θ並不限於使三角形T成為一等腰三角形之角度，但可係大於0°之任何角度。當第三側D3變得大於3F時，若θ小於19°，則與該比較實例相比較佔據區域仍可減小。
此意指在根據本發明之非揮發性半導體儲存裝置100中，柱形部分38a僅需在行方向上以第一間距對準且在列方向上以第二間距配置成一交錯圖案。另外，第一至第四字線導電層32a至32d僅需在行方向上以第一間距對準且延伸以沿柱形部分38a之交錯圖案配置在列方向上以一波狀方式彎曲。與上文所提及之實施例不同，第一間距並不限於3F。同樣，第二間距並不限於2Fcosθ。
現參照圖27，與該比較實例相比較地圖解說明由根據本發明之非揮發性半導體儲存裝置所達成之減小速率。作為一實例，假定(D2/D3)=1.66(另一選擇係，1.57、1.48、1.40或1.31)且，則與該比較實例相比較之減小速率係如圖27中所圖解說明。
12．．．記憶體電晶體區域
13．．．字線驅動電路
14．．．源極側選擇閘極線驅動電路
15．．．汲極側選擇閘極線驅動電路
16．．．感測放大器
17．．．源極線驅動電路
18．．．後閘極電晶體驅動電路
20．．．後閘極電晶體層
21．．．後閘極絕緣層
22．．．後閘極導電層
23．．．後閘極孔
30．．．記憶體電晶體層
31a．．．字線絕緣層
31b．．．字線絕緣層
31Ba．．．層
31c．．．字線絕緣層
31Ca．．．層
31d．．．字線絕緣層
31Da．．．層
31e．．．字線絕緣層
31Ea．．．層
32a．．．字線導電層
32Aa．．．層
32b．．．字線導電層
32Ba．．．層
32c．．．字線導電層
32Ca．．．層
32d．．．字線導電層
32Da．．．層
33．．．層間絕緣層
33A．．．層
34．．．層間絕緣層
35．．．溝槽
36．．．記憶體孔
37．．．記憶體閘極絕緣層
37a．．．區塊絕緣層
37b．．．電荷累積層
37c．．．隧道絕緣層
38(38a)．．．半導體層(柱形部分)
38(38b)．．．半導體層(接合部分)
38a．．．柱形部分
38A．．．非晶矽層
38a(38)．．．柱形部分(半導體層)
38a1．．．第一柱形部分
38a2．．．第二柱形部分
38a3．．．第三柱形部分
38b．．．接合部分
38b(38)．．．接合部分(半導體層)
40．．．選擇電晶體層
41．．．導電層
41a．．．汲極導電層
41A．．．層
41b．．．源極導電層
42．．．層間絕緣層
42A．．．層
43．．．層間絕緣層
44．．．溝槽
45a．．．汲極側孔
45b．．．源極側孔
45c．．．源極線佈線溝槽
46a．．．汲極側閘極絕緣層
46b．．．源極側閘極絕緣層
47a．．．汲極側柱形半導體層
47Aa．．．非晶矽層
47b．．．源極側柱形半導體層
47Ba．．．非晶矽層
48a．．．插塞導電層
48b．．．源極導電層
50．．．佈線層
51．．．層間絕緣層
51a．．．孔
51b．．．插入層
52．．．位元線層
61．．．犧牲層
100．．．非揮發性半導體儲存裝置
BG．．．後閘極線
BL．．．位元線
BTr．．．後閘極電晶體
D1(2F)．．．第一側
D2(3F)．．．第二側
D3(3F)．．．第三側
F．．．尺寸
MB．．．記憶體區塊
MS．．．記憶體串
MTr1．．．記憶體電晶體
MTr2．．．記憶體電晶體
MTr3．．．記憶體電晶體
MTr4．．．記憶體電晶體
MTr5．．．記憶體電晶體
MTr6．．．記憶體電晶體
MTr7．．．記憶體電晶體
MTr8．．．記憶體電晶體
SGD．．．汲極側選擇線
SGS．．．源極側選擇線
SDTr．．．汲極側選擇電晶體
SL．．．源極線
SSTr．．．源極側選擇電晶體
T．．．三角形
Ta．．．三角形
WL1．．．字線
WL2．．．字線
WL3．．．字線
WL4．．．字線
WL5．．．字線
WL6．．．字線
WL7．．．字線
WL8．．．字線
圖1係圖解說明根據本發明之一實施例之一非揮發性半導體儲存裝置100之一組態之一示意圖；
圖2係根據該實施例之非揮發性半導體儲存裝置之一部分之一電路圖；
圖3係根據該實施例之非揮發性半導體儲存裝置100之一透視圖，其中其某些部分為清楚起見而省略；
圖4係根據該實施例之非揮發性半導體儲存裝置100之一橫截面視圖；
圖5係圖4之一局部放大圖；
圖6A係根據該實施例之一後閘極電晶體層20及一記憶體電晶體層30之一俯視平面圖，其中其某些部分為清楚起見而省略；
圖6B係根據該實施例之一選擇電晶體層40之一俯視平面圖，其中其某些部分為清楚起見而省略；
圖7係在根據該實施例之一製造製程中之非揮發性半導體儲存裝置100之一橫截面視圖；
圖8係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一橫截面視圖；
圖9係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一俯視平面圖；
圖10係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一橫截面視圖；
圖11係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一俯視平面圖；
圖12係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一橫截面視圖；
圖13係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一橫截面視圖；
圖14係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一俯視平面圖；
圖15係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一橫截面視圖；
圖16係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一橫截面視圖；
圖17係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一俯視平面圖；
圖18係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一橫截面視圖；
圖19係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一橫截面視圖；
圖20係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一俯視平面圖；
圖21係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一橫截面視圖；
圖22係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一橫截面視圖；
圖23係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一橫截面視圖；
圖24係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一橫截面視圖；
圖25係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一橫截面視圖；
圖26係在根據該實施例之製造製程中之非揮發性半導體儲存裝置100之一橫截面視圖；及
圖27圖解說明與一比較實例相比較對應於第一至第三側D1至D3之長度之減小速率。
20．．．後閘極電晶體層
23．．．後閘極孔
30．．．記憶體電晶體層
32a~32d．．．字線導電層
35．．．溝槽
36．．．記憶體孔
38a(38)．．．柱形部分(半導體導電層)
38a1．．．第一柱形部分
38a2．．．第二柱形部分
38a3．．．第三柱形部分
D1(2F)．．．第一側
D2(3F)．．．第二側
D3(3F)．．．第三側
F．．．尺寸
T．．．三角形
Ta．．．三角形

Claims (20)

  1. 一種非揮發性半導體儲存裝置，其包含每一者具有複數個串聯連接之電可重寫記憶體單元之複數個記憶體串，該等記憶體串中之每一者包含：一第一半導體層，其具有以一與一基板垂直方向延伸之一對柱形部分及經形成以接合該對柱形部分之下端之一接合部分；一電荷累積層，其經形成以環繞該第一半導體層之一側表面；及一第一導電層，其經形成以環繞該電荷累積層之一側表面且用作該等記憶體單元中之一各別記憶體單元之一控制電極；該等柱形部分係在正交於該垂直方向之一第一方向上以一第一間距對準，且在正交於該垂直及第一方向之一第二方向上以一第二間距配置成一交錯圖案，該等第一導電層經組態以在該第一方向上以該第一間距配置，且延伸以沿該交錯圖案配置在該第二方向上以一波狀方式彎曲。
  2. 如請求項1之非揮發性半導體儲存裝置，其中該等柱形部分係以使藉由連接該等柱形部分中之各別三個柱形部分之中心所形成之三角形中具有三個側之最小和之一個三角形變為一等腰三角形之此一方式配置。
  3. 如請求項1之非揮發性半導體儲存裝置，其中該第一間距係3F，且該第二間距係小於2F。
  4. 如請求項3之非揮發性半導體儲存裝置，其中假定θ表示由一第一線與一第二線所形成之一銳角，該第一線在連接該等柱形部分中之各別兩個柱形部分之彼等線中具有最小長度，該第二線平行於該第二方向延伸，該第二間距係2Fcosθ。
  5. 如請求項3之非揮發性半導體儲存裝置，其中該第二間距大致係1.89F。
  6. 如請求項1之非揮發性半導體儲存裝置，其包含連接至該等記憶體串中之一各別記憶體串之一個端且控制其導電性之一選擇電晶體，其中該選擇電晶體包含：一第二半導體層，其自該等柱形部分中之每一者之一頂表面以該垂直方向延伸；一絕緣層，其經形成以環繞該第二半導體層之一側表面；及一第二導電層，其經形成以環繞該絕緣層之一側表面且用作該選擇電晶體之一控制閘極。
  7. 如請求項6之非揮發性半導體儲存裝置，其中該等第二半導體層係在該第一方向上以該第一間距對準，且在該第二方向上以該第二間距配置成一交錯圖案，及該等第二導電層經組態以在該第一方向上以該第一間距配置，且延伸以沿該交錯圖案配置在該第二方向上以一波狀方式彎曲。
  8. 如請求項7之非揮發性半導體儲存裝置，其中該等第二半導體層係以使藉由連接該等第二半導體層中之各別三個第二半導體層之中心所形成之三角形中具有三個側之最小和之一個三角形變為一等腰三角形之此一方式配置。
  9. 如請求項7之非揮發性半導體儲存裝置，其中該第一間距係3F，且該第二間距係小於2F。
  10. 如請求項9之非揮發性半導體儲存裝置，其中假定θ表示由一第一線與一第二線所形成之一銳角，該第一線在連接該等第二半導體層中之各別兩個第二半導體層之彼等線中具有最小長度，該第二線平行於該第二方向延伸，該第二間距係2Fcosθ。
  11. 如請求項9之非揮發性半導體儲存裝置，其中該第二間距大致係1.89F。
  12. 一種非揮發性半導體儲存裝置，其包含每一者具有複數個串聯連接之電可重寫記憶體單元之複數個記憶體串，及連接至該等記憶體串中之一各別記憶體串之一個端且控制其導電性之一選擇電晶體，該等記憶體串中之每一者包含：一第一半導體層，其具有以一與一基板垂直方向延伸之一對柱形部分及經形成以接合該對柱形部分之下端之一接合部分；一電荷累積層，其經形成以環繞該第一半導體層之一側表面；及一第一導電層，其經形成以環繞該電荷累積層之一側表面且用作該等記憶體單元中之一各別記憶體單元之一控制電極，該選擇電晶體包含：一第二半導體層，其自該等柱形部分中之每一者之一頂表面以該垂直方向延伸；一絕緣層，其經形成以環繞該第二半導體層之一側表面；及一第二導電層，其經形成以環繞該絕緣層之一側表面且用作該選擇電晶體之一控制閘極，該等第二半導體層係在正交於該垂直方向之一第一方向上以一第一間距對準，且在正交於該垂直及第一方向之一第二方向上以一第二間距配置成一交錯圖案，該等第二導電層經組態以在該第一方向上以該第一間距配置，且延伸以沿該交錯圖案配置在該第二方向上以一波狀方式彎曲。
  13. 如請求項12之非揮發性半導體儲存裝置，其中該等第二半導體層係以使藉由連接該等第二半導體層中之各別三個第二半導體層之中心所形成之三角形中具有三個側之最小和之一個三角形變為一等腰三角形之此一方式配置。
  14. 如請求項12之非揮發性半導體儲存裝置，其中該第一間距係3F，且該第二間距係小於2F。
  15. 如請求項14之非揮發性半導體儲存裝置，其中假定θ表示由一第一線與一第二線所形成之一銳角，該第一線在連接該等第二半導體層中之各別兩個第二半導體層之彼等線中具有最小長度，該第二線平行於該第二方向延伸，該第二間距係2Fcosθ。
  16. 如請求項14之非揮發性半導體儲存裝置，其中該第二間距大致係1.89F。
  17. 一種製造一非揮發性半導體儲存裝置之方法，該非揮發性半導體儲存裝置具有每一者具有複數個串聯連接之電可重寫記憶體單元之複數個記憶體串，該方法包含：沈積夾在絕緣層之間的複數個導電層；當自平行於一基板之一方向觀察時，按U形狀形成一孔以穿透該複數個導電層及該等絕緣層；在該複數個導電層中之每一者之面向該孔之一側表面上形成一電荷累積層；形成一半導體層以填實該孔；及形成一溝槽以穿透該複數個導電層及該等絕緣層，該等孔經形成以在平行於該基板之一第一方向上以一第一間距對準，且在平行於該基板且正交於該第一方向之一第二方向上以一第二間距配置成一交錯圖案，該等溝槽經形成以在該第一方向上以該第一間距定位，且延伸以沿該交錯圖案配置在該第二方向上以一波狀方式彎曲。
  18. 如請求項17之製造該非揮發性半導體儲存裝置之方法，其中該等柱形部分係以使藉由連接該等柱形部分中之各別三個柱形部分之中心所形成之三角形中具有三個側之最小和之一個三角形變為一等腰三角形之此一方式配置。
  19. 如請求項17之製造該非揮發性半導體儲存裝置之方法，其中該第一間距係3F，且該第二間距係小於2F。
  20. 如請求項19之製造該非揮發性半導體儲存裝置之方法，其中假定θ表示由一第一線與一第二線所形成之一銳角，該第一線在連接該等柱形部分中之各別兩個柱形部分之彼等線中具有最小長度，該第二線平行於該第二方向延伸，該第二間距係2Fcosθ。
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