TWI397081B - 適應性１ｔ／２ｔ時序控制之記憶體控制器及其方法 - Google Patents

Description

適應性1T/2T時序控制之記憶體控制器及其方法 發明領域

大致上本發明係有關提高用於資料介面的資料速率，更特別係有關用於記憶體控制器介面的適應性1T/2T時序。

發明背景

最近數年來電腦系統的資料速率以激烈速度增高。特別處理器的速度已經忠實地遵循莫爾定律(Moore’s Law)或甚至超過莫爾定律。但記憶體介面的速度仍然未能趕上此種腳步，快速地變成電腦系統的瓶頸。

記憶體介面的資料速率未能以如此高速增加的一項理由為，記憶體介面信號必須驅動大量非於晶片上的電容負載，包括若干積體電路，而處理器只須驅動晶片上的信號。典型地，記憶體介面輸出單元驅動印刷電路板線跡、一個或多個容座以及一個或多個記憶體元件諸如雙排線記憶體元件(DIMM)。此等DIMM典型包括若干個別動態隨機存取記憶體(DRAM)元件，因而造成情況更加惡化。

此種結構形成有多個非匹配終端之分散式電容。當構成記憶體介面一部分的輸出電路驅動本負載時，結果產生的信號受到響鈴、反射、減慢的緣速率及其它降級所訛誤。

如此信號完整性的下降於較高資料速率時特別敗壞。於較緩慢資料速率之情況下，此等信號於反射或響鈴變遷後有較長時間來耗散與沉降。如此發展出可減慢記憶體介面信號之方法。

此種修改稱作為1T/2T時序。簡言之，當記憶體介面信號可以最高資料速度切換，不會喪失因信號完整性喪失造成的資料時，使用1T時序。當以此種速度傳送的資料可能由於信號完整性喪失而損失時，則使用2T時序。系統BIOS(基本輸入輸出系統)經常包括設定值來判定記憶體介面係使用1T時序或2T時序。

由於1T時序的資料速率為2T時序的資料速率的兩倍，希望儘可能以1T時序操作。如此需要有於可能時記憶體介面可於1T時序而非2T時序適應性操作的電路、’方法及裝置。

發明概要

如此，本發明之實施例提供用於記憶體控制器介面適應性控制1T及2T時序之電路、方法及裝置。本發明之實施例提供第一記憶體介面及額外或冗餘記憶體介面，其各自有多數位址線和控制線。該冗餘記憶體介面的位址線和控制線可個別讓其可運作以及不可運作。若於該額外介面之線變成可運作，則該線以及該線於第一介面的相應線驅動減低的電容負載，而可於較高1T資料速率操作。若於該額外介面之線變成不可運作，則該線以及該線於第一介面的相應線驅動較高的負載，而可於較慢的2T資料速率操作。

任一種情況下，也考慮介面的操作速度。若操作速度夠慢，則即使線負載高也可使用1T時序；但於高速時，即使於額外介面的線變成可運作，可能仍然需要使用2T時序。多個本發明之實施例可結合此處所述的一項或多項特色。

本發明之具體實施例提供積體電路。積體電路包括記憶體控制器介面。該記憶體控制器介面包括耦接至第一記憶體的第一多數位址線，耦接至第一記憶體的第一多數控制線，耦接至第二記憶體的第二多數位址線，及耦接至第二記憶體的第二多數控制線，其中第一多數控制線中之至少一者也係耦接至第二記憶體。

本發明之另一個具體實施例提供一種對記憶體介面所提供的記憶體介面信號，判定1T或2T時序之方法。該方法包括判定多個欲藉該介面信號所驅動的記憶體電路，以及判定該記憶體介面的操作頻率。若記憶體電路數目係於第一數目或低於第一數目，且記憶體介面的操作頻率係低於第一頻率，則使用1T時序於該記憶體介面信號。若該記憶體電路數目係高於第一數目，且該操作頻率係低於第二頻率，則使用1T時序於該記憶體介面信號。否則，使用2T時序於記憶體介面信號。

本發明之又一具體實施例提供積體電路。該積體電路包括第一記憶體介面包含第一多數位址線和第一多數控制線，第二記憶體介面包含第二多數位址線和第二多數控制線，以及控制電路其係建置來讓第一多數位址線和第一多數控制線個別無法運作，及其進一步建置來儲存欲藉各個第一多數位址線和各個第一多數控制線驅動的多個記憶體元件。

經由參考後文詳細說明和附圖將更加瞭解本發明之本質和優點。

圖式簡單說明

第1圖為經由結合本發明之實施例可獲益之改良式電腦系統100之方塊圖；第2圖為經由結合本發明之實施例可獲益之記憶體介面之方塊圖；第3圖為時序圖，顯示用於記憶體介面之1T時序和2T時序；第4圖為經由結合本發明之實施例可獲益之改良式電腦系統100之方塊圖；第5圖為根據本發明之實施例之記憶體介面之方塊圖；第6圖為根據本發明之實施例，判定信號於記憶體介面之時序之方法之流程圖；以及第7圖為表格，顯示根據本發明之實施例，信號於記憶體介面的時序選項。

較佳實施例之詳細說明

第1圖為經由結合本發明之實施例可獲益之改良式電腦系統100之方塊圖。改良式電腦系統100包括恩威利亞(NVIDIA)恩佛斯(nForce)2整合式圖形處理器(IGP)110、恩佛斯2媒體通訊處理器(MCP2)120、記憶體112和114、CPU 116、選擇性之圖形處理器118和圖框緩衝器140、監視器122、掃描器或攝影機134、滑鼠、鍵盤和印表機136、硬碟機138、軟數據機142、乙太網路或LAN 146、及音訊系統148。

環繞分散式處理平台，設計此種捲積系統架構，其可釋放出CPU來執行最適合的任務。特別，恩佛斯2 IGP 110包括圖形處理單元(GPU)(圖中未顯示)，其可執行先前留給CPU 116的繪圖運算。另外恩佛斯2 IGP 110可介接至執行此等運算的選擇性的GPU 118。此外，恩佛斯2 MCP2 120包括音訊處理單元(APU)，其可執行先前由CPU 116所執行的多項音訊運算。藉此方式，CPU可更有效來自由執行其任務。此外，經由結合諸如USB和乙太網路等網路技術和通訊技術套組，恩佛斯2 MCP2 120也可執行先前屬於CPU 116之工作的多項通訊任務。

於此種架構中，恩佛斯2 IGP 110透過匯流排113和115而與記憶體112和114通訊。恩佛斯2 IGP 110也透過先進AGP匯流排117而介接選擇性圖形處理器118。於多個運算系統中，選擇性圖形處理器118可被去除，監視器122可由恩佛斯2 IGP 110直接驅動。於其它系統中，有多於一個監視器122，部分或全部係直接耦接至選擇性圖形處理器118或恩佛斯2 IGP 110。恩佛斯2 IGP 110係透過超傳輸(HyperTransport)鏈路121而與恩佛斯2 MCP2 120通訊。選擇性圖形處理器118也可介接外部記憶體(未顯示於本實例)。

恩佛斯2 MCP2 120含有乙太網路連結146和軟數據機142的控制器。恩佛斯2 MCP2 120也包括滑鼠、鍵盤和印表機136用之介面，以及掃描器和攝影機134和硬碟機138用之USB埠。

本配置允許CPU 116、恩佛斯2 IGP 110和恩佛斯2 MCP2 120來分開、同時、或以並行方式執行處理。

本發明之實施例可用來於第1圖之系統以及類似的或其它電子系統或電腦系統的各個介面提高資料速率。舉例言之，本發明之實施例可用來於圖形處理器118和圖框緩衝器或繪圖記憶體140(若包括該等電路)間之介面改良資料速率，或於含括於恩佛斯2 IGP 110的圖形處理器與記憶體112和114間提高資料速率。

第2圖為經由結合本發明之實施例可獲益之記憶體介面之方塊圖。本方塊圖包括積體電路210和兩個記憶體電路220和230。於本特定實施例中，顯示兩個記憶體電路220和230，而於本發明之其它實施例中，可含括其它數目的記憶體電路。舉例言之，可含括三個或四個記憶體電路。本圖如同其它各圖僅供舉例說明之用，而非限制本發明之可能的實施例或申請專利範圍。

積體電路210可為圖形處理器，諸如第1圖的圖形處理器118、也於第1圖中含括於恩佛斯2 IGP 110的圖形處理器、或其它圖形處理器。積體電路包括有驅動器可用於多條位址線和控制線的記憶體介面。記憶體電路220和230可為由多個DRAM所形成的DIMM或其它記憶體電路。

於本實施例中，線242的位址線A[14：6]及控制信號諸如線244上的列位址選擇RAS、線246上的行位址選擇CAS、線248上的寫致能WE及線250上的晶片致能CE等控制信號係與於記憶體電路220和230共享。諸如於線252和254上的晶片選擇信號CS而於線240和242上的位址線SA[5：0]及A[5：0]的其它信號線為特定記憶體電路的個別信號線。

記憶體電路220和230各自典型係由多個積體電路共同置於印刷電路板基材上組成。典型地，印刷電路板基材被插入於電腦系統或繪圖卡母板作為子板。如此，積體電路210的記憶體介面的各個接腳驅動大量沿多個線段分散的電容負載。因此理由故，當於積體電路210的記憶體介面以高切換頻率而驅動信號至記憶體電路220和230發生問題。

特別，信號緣速率減慢，由於不匹配的終端造成反射，且出現響鈴及交插耦接。如此限制於積體電路210中的記憶體介面的接腳可能驅動記憶體電路220和230的速度。為求簡明，未顯示資料接腳作為積體電路210以及其它各圖之積體電路的記憶體介面之一部分，原因在於該等資料接腳典型驅動較少負載，因而不會出現此等問題。

再度修訂方法來用於記憶體介面，此處當於記憶體介面的操作頻率夠快，因而信號完整性可能受損時，位址接腳和控制接腳可以較低速率操作。俗稱為1T/2T時序。特別，可以全速操作的接腳係使用1T時序切換，而需要較長時間來讓響鈴和反射沉降的接腳則使用2T時序切換。

第3圖為時序圖，顯示用於記憶體介面之1T和2T時序。本圖中，位址和控制線310係於與T₁ 312相應的資料速率驅動，亦即1T時序。另一方面，位址和控制線330係於每個時間週期T₂ 332切換，且係與2T時序相應。

由本圖可知，希望於1T時序操作記憶體介面接腳來改良資料速率。再度並非於全部情況下皆屬可能，原因在於由於記憶體電路220和230的電容負載，造成反射和響鈴，因而導致信號強度的降級。典型地，若操作頻率係高於臨界值頻率，則利用2T時序，否則採用1T時序。

可改良第2圖所示介面之一項技術係對記憶體電路220和230各自含括分開的介面。藉此方式可選擇性操作的記憶體介面實例可參考共同申請中之美國專利申請案10/706,056，申請日2003年11月12日，名稱「記憶體位址和資料路徑多工化」，申請人Malachowsky等人，該案以引用方式併入此處。

第4圖為經由結合本發明之實施例可獲益之改良式電腦系統100之方塊圖。本方塊圖包括積體電路410和記憶體電路420和430。再度積體電路410可為第1圖之圖形處理器118或也係於第1圖之含括於恩佛斯2 IGP 110的圖形處理器或其它圖形處理器。再度記憶體電路420和430典型為DIMM。

於本特例中，位址線和控制線個別對記憶體電路420複製。如此可降低對各個介面電路的電容負載達約2之因數，雖然連接積體電路410以及記憶體電路420和430各自之線的線跡電容典型並未減少達因數2。

使用本技術出現的一項困難為於積體電路410之記憶體介面包括大量接腳。舉例言之，於特定實施例中，有580記憶體介面信號接腳。如此當嘗試安置此等線及路由此等線於印刷電路板上時構成邏輯夢魘。

印刷電路板典型有多層，例如四層、六層或更多層。印刷電路板的成本隨著層數的增加而增高。舉例言之，四層板成本可能為美金8元，而六層板成本可能為美金12元。因此高度希望限制於印刷電路上的層數。

但限制層數會造成於積體電路410中的記憶體介面有大量線路所引起的路由問題的惡化。如此，本發明之實施例允許使用者分開路由位址和控制線至不同的記憶體電路，而同時於記憶體電路420和430及其它記憶體電路(若含其它記憶體電路)間共享其它位址或控制線。

第5圖為根據本發明之實施例之記憶體介面之方塊圖。本方塊圖包括積體電路510和記憶體電路520和530。該積體電路進一步包括表格或多個記憶體位置或儲存位置540，以及可選擇性讓記憶體介面的接腳可運作、不可運作及控制時序之相關電路。

於本特例中，若干位址和控制線係個別路由至各個記憶體電路520和530。特別於線550上的位址A1[14：2]、及於線552上的RAS1信號、及於線554上的CAS1信號係個別路由至記憶體電路530；而於線556上的位址A2[14：2]、及於線560上的RAS2信號、及於線562上的CAS2信號係個別路由至記憶體電路520。其它位址和控制線係路由至記憶體電路520和530二者。特別，於線556上的位址A2[1：0]、及於線564上的控制線WE2、及於線566上的CE2係路由至記憶體電路520和530二者。

判定哪一條控制信號線係個別路由，以及哪一條係分開路由之決策處理程序典型係以個別案例為基準處理。此項決策處理程序的因素包括系統常見操作以及介面導線可用印刷電路板空間。舉例言之，若某些記憶體位置經常係順序定址，則某些位址線可個別路由，而另有些位址線可路由至記憶體電路520和530二者。

表格540及相關電路控制積體電路510的介面中的哪一根輸出接腳可運作，及其操作頻率。例如於本特例中，部分位址線及寫入致能WE1及晶片致能CE1線未被路由，故此等接腳為不可運作。此外，諸如線552上的RAS1及線554上的CAS1等若干接腳只驅動一條記憶體電路，而諸如於線566上的晶片致能CE2等其它接腳則驅動記憶體電路520和530二者。

如此，表540考慮個別接腳係可運作或不可運作，其驅動多少記憶體電路，及記憶體介面的操作頻率，然後判定該輸出驅動器係於1T時序或2T時序操作。

典型地，若未使用接腳，則接腳被去能。若使用接腳且於較低速率例如低於100 MHz之速率驅動二記憶體電路，則使用1T時序；但若使用接腳，且於較高速率例如高於100 MHz驅動二記憶體電路，則使用2T時序。同理，若使用接腳，且低於第二速率例如低於200 MHz只驅動一個記憶體電路，則使用1T時序；但若操作頻率係高於第二臨界值，則使用2T時序。

表540可於啟動時使用由系統BIOS所提供的資訊來產生。舉例言之，BIOS可判定含括的記憶體電路數目和記憶體介面的操作頻率。此等參數可進送至於與表540相關的電路，且用來判定各個接腳的1T/2T時序。

第6圖為根據本發明之實施例，判定信號於記憶體介面之時序之方法之流程圖。已經含括為冗餘記憶體介面之一部分的接腳始於動作610。於動作610，判定接腳是否可運作，換言之，接腳是否被路由。典型係於元件啟動時提供且儲存於表540。若此接腳尚未變成可運作，則接腳為不可運作。若接腳已經變成可運作，於動作620判定操作頻率是否高於第一臨界值F2MAX。若操作頻率係高於第一臨界值頻率，再度例如為200 MHz，則接腳係於2T時序操作，如於動作630所示。但若操作頻率係低於臨界值，則接腳可於1T時序操作，動作625。

非冗餘接腳係始於動作650。於動作650，判定於冗餘記憶體介面或額外記憶體介面的相應接腳是否為可運作。(另外，欲藉該接腳驅動的記憶體元件數目可為已知或直接測定)。若相應接腳已經變成可運作，則於動作655判定操作頻率是否高於第一臨界值F2MAX。是，則使用2T時序，如動作670所示；若否，則使用1T時序，動作665。此臨界值可為動作620使用的相同臨界值，且如此標示，但此臨界值也可為不同臨界值。

若相應接腳尚未能可運作，則已知本接腳可驅動全部含括的記憶體電路。另外，由本接腳所驅動的記憶體電路數目可為直接已知，例如可儲存於表540。此種情況下，判定操作頻率是否低於第二臨界值，第二臨界值典型係低於第一臨界值，動作660。若是則使用1T時序，如動作665所示；若否則使用2T時序，動作670。

第7圖為表格，顯示根據本發明之實施例，信號於記憶體介面的時序選項。本表包括欄位710顯示記憶體介面的接腳，欄位720於冗餘介面之相應接腳可運作時顯示1T/2T決策，以及欄位730於冗餘介面之相應接腳不可運作時顯示1T/2T決策。

再度，於本特例中，為求簡明頻率臨界值為100 MHz及200 MHz。也為求簡明，圈出於150 MHz操作時與第5圖之介面相應的表分錄。舉例言之，位址線A1[14：2]其相應接腳為可運作，且因操作頻率係低於200 MHz，故此等接腳可於1T操作，如分錄722所示。若操作頻率增高至高於200 MHz，則使用2T時序，如分錄724所示。若此等接腳變成不能運作，則不適用1T/2T時序，如分錄732所示。同理，寫入致能線WE2具有相應的接腳WE1變成不能運作，因操作頻率係高於100 MHz，故使用2T時序，如分錄738所示。

藉此方式，使用者可路由信號線來最佳化1T時序，同時縮短印刷電路板的佈局時間或單純讓其可路由全部記憶體介面線。此外，如對其負載之操作頻率為適當，各連接信號線可於2T時序或1T時序操作。

再度，於前述各個實例中，含括二記憶體電路。於本發明之其它實施例中，可含括其它數目的記憶體電路。此外於特定實施例中，可含括一組額外或冗餘記憶體介面線。於本發明之其它實施例中，可含括兩組或更多組冗餘線或一組中之部分冗餘線。

前文有關本發明之具體實施例之說明僅供舉例說明之用。該等具體實施例絕非排它性，或囿限本發明於所述精確形式，鑑於前文教示有多項修改及變化皆屬可能。該等實施例經選出及說明來最佳解釋本發明之原理及其實際應用，藉此讓熟諳技藝人士可最佳利用本發明於多個實施例且有如適合特定用途之多項修改。

100．．．改良式電腦系統

110．．．整合式圖形處理器(IGP)、恩佛斯2 IGP

112、114．．．記憶體

113、115．．．匯流排

116．．．CPU

117．．．先進AGP匯流排

118．．．圖形處理器

120．．．媒體通訊處理器(MCP2)、恩佛斯2 MCP2

121．．．超傳輸鏈路

122．．．監視器

134．．．掃描器或攝影機

136．．．滑鼠、鍵盤和印表機

138．．．硬碟機

140．．．圖框緩衝器、圖形記憶體

142．．．軟式數據機

146．．．乙太網路或LAN、乙太網路連接

148．．．音訊系統

210．．．積體電路

220．．．記憶體電路

230．．．記憶體電路

240－254．．．線

310．．．位址和控制線

312．．．時間週期

330．．．位址和控制線

332．．．時間週期

410．．．積體電路

420、430．．．記憶體電路

510．．．積體電路

520、530．．．記憶體電路

540．．．記憶體位置或儲存位置、表

550－570．．．線

610－670．．．執行動作

710－730．．．欄位

722－738．．．分錄

第1圖為經由結合本發明之實施例可獲益之改良式電腦系統100之方塊圖；第2圖為經由結合本發明之實施例可獲益之記憶體介面之方塊圖；第3圖為時序圖，顯示用於記憶體介面之1T時序和2T時序；第4圖為經由結合本發明之實施例可獲益之改良式電腦系統100之方塊圖；第5圖為根據本發明之實施例之記憶體介面之方塊圖；第6圖為根據本發明之實施例，判定信號於記憶體介面之時序之方法之流程圖；以及第7圖為表格，顯示根據本發明之實施例，信號於記憶體介面的時序選項。

210．．．積體電路

220．．．記憶體電路

230．．．記憶體電路

240－254．．．線

Claims (25)

1. 一種用於記憶體介面中對記憶體介面信號決定1T時序和2T時序之方法，該方法包含：接收欲藉該介面信號驅動的記憶體電路數目；接收該記憶體介面的操作頻率；若該等記憶體電路數目係於或低於一第一數目，而該記憶體介面之操作頻率係低於一第一頻率，則使用1T時序於該記憶體介面信號；若該等記憶體電路數目係高於該第一數目，且操作頻率係低於一第二頻率，則使用1T時序用於該記憶體介面信號；以及若該等記憶體電路數目係於或低於該第一數目，而該記憶體介面之操作頻率係高於該第一頻率，則使用2T時序於該記憶體介面信號，其中該第一頻率高於該第二頻率，否則使用2T時序於該記憶體介面信號，其中當1T時序被用於該記憶體介面信號，則該記憶體介面信號速率係當2T時序被使用時的兩倍。
2. 如申請專利範圍第1項方法，其中該第一數目為1。
3. 如申請專利範圍第1項方法，其中欲驅動之記憶體電路數目和記憶體介面之操作頻率係由BIOS提供。
4. 如申請專利範圍第1項方法，其中若該等記憶體電路數目係高於該第一數目且該記憶體介面的操作頻率高於該第二頻率，則使用2T時序於該記憶體介面信號。
5. 一種包含一記憶體控制器介面之一積體電路，包含： 耦接至一第一記憶體電路的第一多數位址線；耦接至該第一記憶體電路的第一多數控制線；耦接至一第二記憶體電路的第二多數位址線；及耦接至該第二記憶體電路的第二多數控制線，其中當該第一多數控制線中之一第一控制線也耦接至該第二記憶體電路並且該記憶體控制器介面於低於一第一頻率之一介面頻率操作，則該第一控制線於一第一速率操作；以及其中當該第一控制線並未也耦接至該第二記憶體電路並且該介面頻率低於一第二頻率，該第二頻率高於該第一頻率，則該第一控制線也於一第一速率操作，否則該第一控制線於該第二速率操作，該第一速率快於該第二速率，其中在該第一多數控制線中之一第二控制線於與該第一控制線之一不同速率操作，且其中該第一及該第二控制線從一群組中選擇，該群組由一列位址選擇線、一行位址選擇線、一寫致能線，以及一晶片致能線所構成，其中當該第一控制線也耦接至該第二記憶體電路並且該記憶體控制器介面於高於該第一頻率之一頻率操作，以及當該第一控制線並未也耦接至該第二記憶體電路並且該記憶體控制器介面於高於該第二頻率之一頻率操作，則該第一控制線於該第二速率操作。
6. 一種包含一記憶體控制器介面之一積體電路，包含：耦接至一第一記憶體電路的第一多數位址線；耦接至該第一記憶體電路的第一多數控制線；耦接至一第二記憶體電路的第二多數位址線；及耦接至該第二記憶體電路的第二多數控制線，其中當該第一多數控制線中之一第一控制線也耦接至該第二記憶體 電路並且該記憶體控制器介面於低於一第一頻率之一介面頻率操作，則該第一控制線於一第一速率操作；以及其中當該第一控制線並未也耦接至該第二記憶體電路並且該介面頻率低於一第二頻率，該第二頻率高於該第一頻率，則該第一控制線也於一第一速率操作，否則該第一控制線於該第二速率操作，該第一速率快於該第二速率，其中當該第一控制線並未也耦接於該第二記憶體電路並且該記憶體控制器介面於高於該第二頻率之一頻率操作，則該第一控制線於該第二速率操作。
7. 如申請專利範圍第6項之積體電路，其中當該第一控制線也耦接至該第二記憶體電路並且該記憶體控制器介面於高於該第一頻率之一頻率操作，則該第一控制線也於該第二速率操作。
8. 一種包含一記憶體控制器介面之系統，包含：一第一記憶體電路；一第二記憶體電路；以及一記憶體控制器介面，包含：耦接至一第一記憶體電路的第一多數位址線；耦接至該第一記憶體電路的第一多數控制線；耦接至一第二記憶體電路的第二多數位址線；及耦接至該第二記憶體電路的第二多數控制線，其中當該第一多數控制線中之一第一控制線也耦接至該第二記憶體電路並且該記憶體控制器介面於低於一第一頻率之一介面頻率操作，則該第一控制線於一第一速率操作；以及 其中當該第一控制線並未也耦接至該第二記憶體電路並且該介面頻率低於一第二頻率，該第二頻率高於該第一頻率，則該第一控制線也於一第一速率操作，否則該第一控制線於該第二速率操作，該第一速率快於該第二速率，其中當該第一控制線並未也耦接至該第二記憶體電路並且該記憶體控制器介面於高於該第二頻率之一頻率操作，則該第一控制線於該第二速率操作。
9. 如申請專利範圍第8項之系統，其中當該第一控制線也耦接至該第二記憶體電路並且該記憶體控制器介面於高於該第一頻率之一頻率操作，則該第一控制線也於該第二速率操作。
10. 如申請專利範圍第8項之系統，更包含：一第三記憶體電路，其中該第一多數位址線以及該第一多數控制線更耦接於該第三記憶體電路。
11. 一種包含一記憶體控制器介面之一積體電路，包含：耦接至一第一記憶體電路的第一多數位址線；耦接至該第一記憶體電路的第一多數控制線；耦接至一第二記憶體電路的第二多數位址線；及耦接至該第二記憶體電路的第二多數控制線，其中當該第一多數控制線中之一第一控制線也耦接至該第二記憶體電路並且該記憶體控制器介面於低於一第一頻率之一介面頻率操作，則該第一控制線於一第一速率操作；以及其中當該第一控制線並未也耦接至該第二記憶體電路並且該介面頻 率低於一第二頻率，該第二頻率高於該第一頻率，則該第一控制線也於一第一速率操作，否則該第一控制線於該第二速率操作，該第一速率快於該第二速率，其中在該第一多數控制線中之一第二控制線於與該第一控制線之一不同速率操作，其中該第一及該第二控制線分別載有從一群組中所選擇之一信號，該群組由一列位址選擇信號、一行位址選擇信號、一寫致能信號，以及一晶片致能信號所構成。
12. 如申請專利範圍第11項之積體電路，其中當該第一多數控制線中之該第二控制線也耦接至該第二記憶體電路並且該介面頻率低於該第一頻率，則該第二控制線於該第一速率操作；以及其中當該第二控制線並未也耦接至該第二記憶體電路並且該介面頻率低於該第二頻率，則該第二控制線也於該第一速率操作，否則該第二控制線於該第二速率操作。
13. 如申請專利範圍第12項之積體電路，其中該第一控制線於該第一速率操作以及該第二控制線於該第二速率操作。
14. 如申請專利範圍第11項之積體電路，其中該第二記憶體電路係藉該第二多數位址線和該第一多數位址線中之至少一者來定址，而且其中該第二記憶體電路係藉第二多數控制線和該第一多數控制線中之至少一者來控制。
15. 如申請專利範圍第11項之積體電路，其中該第一控制線於該第一速 率操作，該第一控制線以1T時序操作，以及當該第一控制線於該第二速率操作，該第一控制線以2T時序操作，該第一控制線以1T時序操作時具有一速率係當該第一控制線以2T時序操作時的兩倍。
16. 如申請專利範圍第11項之積體電路，其中該積體電路包含一圖形處理器，以及其中該第一與該第二記憶體電路為雙排線記憶體模組。
17. 一種包含一記憶體控制器介面之一積體電路，包含：耦接至一第一記憶體電路的第一多數位址線；耦接至該第一記憶體電路的第一多數控制線；耦接至一第二記憶體電路的第二多數位址線；及耦接至該第二記憶體電路的第二多數控制線，其中當該第一多數位址線中之一第一位址線也耦接至該第二記憶體電路並且該記憶體控制器介面於低於一第一頻率之一介面頻率操作，則該第一位址線於一第一速率操作；以及其中當該第一位址線並未也耦接至該第二記憶體電路並且該介面頻率低於一第二頻率，該第二頻率高於該第一頻率，則該第一位址線也於一第一速率操作，否則該第一位址線於該第二速率操作，該第一速率快於該第二速率，其中在該第一多數位址線中之一第二位址線於與該第一位址線之一不同速率操作。
18. 一種包含一記憶體控制器介面之積體電路，包含：第一記憶體介面包含第一多數位址線和第一多數控制線；第二記憶體介面包含第二多數位址線和第二多數控制線；以及控制電路其係建置用以： 識別由各個該第一多數位址線與各個該第一多數控制線所驅動的記憶體元件數目；以及讓不是用於驅動一記憶體元件的各個第一多數位址線和各個第一多數控制線皆個別無法運作，其中在一位址線或一控制線已經無法運作後，無法運作的線不會被該第一記憶體介面用來傳送一信號到一記憶體元件，其中該第一多數控制線的一控制線無法運作的結果，係該第二多數控制線的一對應的控制線可以運作，以及其中該控制電路更建置用以儲存該第一記憶體介面是否以低於一第一頻率之一頻率操作之判定。
19. 如申請專利範圍第18項之積體電路，其中該控制電路更建置用以儲存欲藉各個第一多數位址線和各個第一多數控制線驅動的記憶體元件數目。
20. 一種包含一記憶體控制器介面之積體電路，包含：第一記憶體介面包含第一多數位址線和第一多數控制線；第二記憶體介面包含第二多數位址線和第二多數控制線；以及控制電路其係建置用以：識別由各個該第一多數位址線與各個該第一多數控制線所驅動的記憶體元件數目；以及讓不是用於驅動一記憶體元件的各個第一多數位址線和各個第一多數控制線皆個別無法運作，其中在一位址線或一控制線已經無法運作後，無法運作的線不會被該第一記憶體介面用來傳送一信號到一記憶體元件，其中該第一多數控制線的一控制線無法運作的結果，係該第二多數 控制線的一對應的控制線可以運作，以及其中該控制電路係進一步建置來判定各個第一多數位址線及各個第一多數控制線是否不能運作、於1T時序操作、或於2T時序操作，其中當一線於1T時序操作時，其具有一速率係當該線於2T時序操作時的兩倍。
21. 如申請專利範圍第20項之積體電路，其中若被驅動的該等記憶體元件數目係低於一第一數目而該操作頻率係低於一第一頻率，或被驅動的該等記憶體元件數目係高於該第一數目而該操作頻率係低於一第二頻率，則該控制電路判定可以運作的該第一多數控制線之一運作於1T時序，其中該第二頻率低於該第一頻率。
22. 如申請專利範圍第21項之積體電路，其中若被驅動的該等記憶體元件數目係低於該第一數目而該操作頻率係高於該第一頻率，或被驅動的該等記憶體元件數目係高於該第一數目而該操作頻率係高於該第二頻率，則該控制電路判定可以運作的該第一多數控制線之一運作於2T時序。
23. 如申請專利範圍第21項之積體電路，其中該控制電路更建置用以判定欲藉各個第二多數位址線和各個第二多數控制線驅動的記憶體元件數目，以及更建置用以判定該第二多數位址線以及該第二多數控制線係於1T時序或2T時序操作或無法運作，其中若被驅動的該等記憶體元件數目係低於一第一數目而該操作頻率係低於一第一頻率，或被驅動的該等記憶體元件數目係高於該第一數目而該操作頻率係低於一第二頻率，則該控制電路判定可以運作的該第二多數控制線之一運作於1T時序。
24. 如申請專利範圍第23項之積體電路，其中若被驅動的該等記憶體元 件數目係低於該第一數目而該操作頻率係高於該第一頻率，或被驅動的該等記憶體元件數目係高於該第一數目而該操作頻率係高於該第二頻率，則該控制電路判定可以運作的該第二多數控制線之一運作於2T時序。
25. 如申請專利範圍第20項之積體電路，其中該控制電路更建置用以儲存欲藉各個第一多數位址線和各個第一多數控制線驅動的記憶體元件數目。