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TWI396201B - 用於多位準快閃式胞元臨界電壓配置之資料儲存與處理演算法則 - Google Patents

用於多位準快閃式胞元臨界電壓配置之資料儲存與處理演算法則 Download PDF

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TWI396201B
TWI396201B TW097136436A TW97136436A TWI396201B TW I396201 B TWI396201 B TW I396201B TW 097136436 A TW097136436 A TW 097136436A TW 97136436 A TW97136436 A TW 97136436A TW I396201 B TWI396201 B TW I396201B
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Nathan C Chrisman
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Description

用於多位準快閃式胞元臨界電壓配置之資料儲存與處理演算法則 發明領域
本發明係有關於用於多位準快閃式胞元臨界電壓配置之資料儲存與處理演算法則。
 發明背景
技術的發展允許對大量語音、視頻、圖像及資料資訊進行數位化及壓縮，這樣可以被儲存在記憶體中，然後在膝上型電腦、照相機及其他數位電子設備的一主機之間被無線傳輸。由於裝置所儲存的資料量較多，所以需要增強記憶體裝置以發展較多的儲存能力來處理更多的資料量。而當資料儲存容量擴展且記憶體技術進步時需要解決的一項顯著問題，便是在於所儲存電荷在多位準快閃式胞元內的配置。
 發明概要
依據本發明之一實施例，係特地提出一種記憶體裝置，其包含用於執行一表決演算法則以將在時間範圍內之一記憶體胞元資料感測結果平均化來提供一記憶體胞元中的一電荷配置的一引擎。
圖式簡單說明
視為本發明的標的在該說明書的結尾部分中被特別指出並明確地加以申請專利。然而，結合附圖閱讀並參考以下的詳細說明，對於結構及操作方法，連同其目的、特徵與優點這些方面，可以最好地理解本發明，其中：第1圖是說明與使用一引擎來執行一個三重驗證表決方案的一非依電性記憶體裝置介面連接的一處理器的圖式；以及第2圖是說明根據該表決方案使用多個驗證週期來檢查一經規劃胞元的Vt 的圖式。
將要瞭解的是為了簡化說明以使其清楚易懂，該等圖中所說明的元件未必是按照比例繪製。例如，為清楚起見，該等元件中的一些的尺寸相對應於其他元件被放大。另外，在認為適當的地方，參考符號在該等圖中被重複以指示相對應的或類似的元件。
 較佳實施例之詳細說明
在下面的詳細說明中，許多特定細節被提及以提供對本發明的一徹底理解。然而，該領域中具有通常知識者將理解本發明可以在沒有這些特定細節的情況下被實踐。在其他實例中，眾所周知的方法、程序、元件及電路未被詳細描述以使本發明不至晦澀難懂。
第1圖是一多核處理器的一簡化實施例，該多核處理器執行演算法則，然後將系統記憶體中的資料儲存在非依電性記憶體裝置中。該圖中所呈現的實施例說明具有耦接至收發器12以提供調變/解調的(複數條)天線的一無線裝置10。該實施例允許多重無線電子系統排列在通訊裝置10這同一平臺中以提供在一RF/位置空間中與其他裝置通訊的能力。該類比前端收發器12連接到一多核處理器20。嵌入式處理器核心16及18可以執行基頻及程序應用程式功能並允許處理工作量為該等嵌入式處理器核心共享。
本發明可用於與一多核處理器一起操作的一非依電性記憶體裝置26中，或者可選擇地，記憶體裝置26也可以儲存由一單核處理器使用的資訊。當在非依電性胞元I-V特性中測量時，該系統記憶體內附隨的非依電性記憶體裝置的定標加重了隨機電報信號(RTS)雜訊的影響。RTS是由在該記憶體胞元中發現的電晶體的閘氧化物中的缺陷造成的一本質胞元特性。由於該等缺陷及定標，即便是在施加一恆定電壓於該閘極及提供一恆定的汲極至源極電壓給該記憶體胞元的時候，也可以在記憶體胞元電流中看到隨機變數。換言之，該快閃式胞元電流表現出明顯的時變隨機雜訊，而該時變隨機雜訊可能會導致多位準胞元(MLC)中的感測錯誤。
然而，根據本發明的特徵，RTS的影響在讀取操作中可以被容忍，該讀取操作係用於在規劃之後，透過使用一表決方案來驗證已儲存電荷在閘極上的配置。在一實施例中，一引擎24可以執行一個三重驗證表決方案。即便讀取視窗預算的一重要部分為RTS雜訊所佔據且該雜訊分量可能會產生被感測的用於已儲存資料的不想要的值，但是驗證演算法則可被用來實現較高的正確提供經驗證的已儲存胞元資料的可能性。
鑒於先前的快閃式記憶體技術在規劃資料時使用一個驗證週期來配置一胞元的臨界電壓(Vt )，第2圖所示之實施例說明根據本發明的驗證演算法則。要注意的是一驗證週期包括一規劃脈衝，後面接著一感測週期，來檢查該已規劃胞元的Vt 是否處在期望的規劃位準上。由於RTS的影響，一單一驗證週期可以在特定電壓條件下感測一較高或較低的電流且該演算法則可以判定該胞元規劃按預期的那樣來配置，而事實上，實際的記憶體胞元Vt 可能不在該期望的規劃位準上。為了克服由RTS引起的這個問題，本發明的演算法則包括在同一記憶體胞元上連續執行的三個獨立的連續感測週期。
第2圖是說明由非依電性記憶體26內的引擎24(參見第1圖)執行的該驗證演算法則的特徵的一方塊圖。一規劃週期後面接著三個驗證週期。方塊202指示由該第一驗證週期產生的資料在一感測操作(後感測電路)後被解析以及一計數器追蹤該驗證感測操作的數目。方塊204指示自該第一驗證週期起從感測放大器輸出的資料儲存在一閂鎖器(LATCH)1中。根據該驗證演算法則，一第二驗證週期檢查該同一個已規劃胞元的Vt 是否處在該期望的規劃位準上。方塊206指示自該第二驗證週期起從該等感測放大器輸出的資料儲存在一LATCH 2。
透過將儲存在LATCH 1中的該資料與儲存在LATCH 2中的該資料作比較，一比較器208判定關於該記憶體胞元的規劃狀態，該第一及第二驗證的該等已儲存結果是否一致。如果比較器208指示該第一及第二驗證如儲存在LATCH 1及LATCH 2中的相同輸出資料所指示的那樣一致，那麼該已儲存資料被轉移到如方塊210所指的下一階段。在該第一及第二驗證提供儲存在LATCH 1及LATCH 2中的一致的結果的情況下，一第三驗證週期不執行且該第二驗證週期的該等結果被傳遞來提供最後的驗證結果(參見方塊214)。
然而，如果比較器208指示該第一及第二驗證如儲存在LATCH 1及LATCH 2中的該資料的不同輸出所指示的那樣不一致，那麼LATCH 1或LATCH 2中的該已儲存資料都不會被轉移到該下一階段(參見方塊212)。取而代之的是，一第三驗證檢查一已規劃胞元的Vt 是否處在該期望的規劃位準。該第三驗證週期的結果流過以提供最後的驗證結果(參見方塊214)。
該已描述的驗證演算法則實施表決準則來將“三個中的最佳”採納作為最後結果，儘管三個以上的驗證可被使用。三個中的最佳包括由大部分感測輸出就該胞元配置表決得出的結果。換言之，如果該第一驗證堅持該胞元Vt 被規劃在該適當的位準且該三個驗證中的剩餘驗證與該第一驗證不一致，則三個中的最佳驗證方案使用該表決機制來解析該記憶體胞元資料並斷定該胞元需要更多的規劃脈衝。這確保：即便RTS雜訊導致一錯誤的感測，該其他兩驗證也可以正確地導向正確的規劃及該等正確結果。顯然，此表決準則產生了兩額外感測週期的一額外間接費用，但要注意該感測週期是該整個規劃演算法則的一小部分。值得注意的是該規劃演算法則的大部分是由向該等記憶體胞元發送脈衝來產生該規劃所佔據。此表決方案減輕任一RTS雜訊對胞元配置的影響並對規劃速度的影響最小。
為簡單起見，該驗證演算法則已針對一被感測位元來描述。然而，MLC胞元的所有被感測輸出都使用該驗證演算法則來解析。例如，在用於一45nm技術的一實施例中，MLC產品由快閃式陣列產生272個位元的資料。因此，272個單元用來在晶片中驗證資料處理，其中每一單元包括兩個閂鎖器(LATCH 1及LATCH 2)以及一比較器。如果所有那272個單元中的該等比較器都認同儲存在LATCH 1中自該第一驗證週期起的該資料與儲存在LATCH 2中自該第二驗證週期起的該資料相匹配，則一通用有效(VALID)信號被確定以向一主規劃(PROGRAM)演算法則通知不需要該第三驗證週期且目前資料有效。另一方面，如果對於該同一快閃式胞元，儲存在LATCH 1及LATCH 2中的該等驗證結果如272個比較器中的任一比較器所指示的那樣不相同，則該VALID信號保持低電位且一第三驗證被執行。一旦該第三驗證週期被啟動，該驗證演算法則就接受該第三週期的結果作為有效資料而不管該前兩個驗證資料輸出，並處理該資料。
這時應該明白本發明的實施例透過使用所描述的驗證演算法則來增加規劃可靠性，該描述的驗證演算法則使用一表決方案來規劃及驗證記憶體資料。經依比例縮放的快閃式記憶體裝置變得易受基於該等RTS影響的主雜訊分量的影響，而使用該三重驗證方案的本發明藉由將在時間範圍內之該記憶體胞元資料感測結果平均化以促進一可靠的Vt 配置方案來消除RTS影響。
雖然在此已說明及描述了本發明的某些特徵，但該領域具有通常知識者將會想到許多修改、替代、變化及等效。因此，要理解的是所附的申請專利範圍旨在涵蓋屬於本發明之真實精神範圍內的所有此類修改及變化。
10．．．無線裝置/通訊裝置
12．．．收發器/類比前端收發器
16，18．．．嵌入式處理器核心
20．．．多核處理器
24．．．引擎
26．．．非依電性記憶體裝置
202～214．．．方塊
第1圖是說明與使用一引擎來執行一個三重驗證表決方案的一非依電性記憶體裝置介面連接的一處理器的圖式；以及
第2圖是說明根據該表決方案使用多個驗證週期來檢查一經規劃胞元的Vt 的圖式。
10．．．無線裝置/通訊裝置
12．．．收發器/類比前端收發器
16，18．．．嵌入式處理器核心
20．．．多核處理器
24．．．引擎
26．．．非依電性記憶體裝置

Claims (17)

  1. 一種記憶體裝置，其包含：用以執行一驗證演算法則的一引擎，該驗證演算法則產生一規劃脈衝，後面接著一第一、第二及第三感測週期，來提供一記憶體胞元的規劃狀態的一第一、第二及第三資料輸出；用以儲存在該第一感測週期中來自感測放大器的該第一資料輸出的一第一閂鎖器；以及用以儲存在該第二感測週期中提供的來自感測放大器的該第二資料輸出的一第二閂鎖器。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該規劃脈衝及該第一感測週期檢查一已規劃胞元的一個Vt 。
  3. 如申請專利範圍第2項所述之記憶體裝置，其中該規劃脈衝及該第二感測週期檢查該已規劃胞元的該Vt 。
  4. 如申請專利範圍第1項所述之記憶體裝置，其進一步包括用以將儲存在該第一閂鎖器中的該第一資料輸出對照儲存在該第二閂鎖器中的該第二資料輸出作比較的一比較器。
  5. 如申請專利範圍第4項所述之記憶體裝置，其中該第二閂鎖器的該等已儲存結果被轉移，以在該第一閂鎖器與該第二閂鎖器的該規劃狀態一致時規劃該記憶體胞元。
  6. 如申請專利範圍第4項所述之記憶體裝置，其中該規劃脈衝及該第三感測週期檢查一已規劃胞元的一個Vt 是否處於期望的規劃位準上。
  7. 如申請專利範圍第4項所述之記憶體裝置，其中當儲存在該第一閂鎖器中的該第一資料輸出與儲存在該第二閂鎖器中的該第二資料輸出如該比較器所判定的並不匹配時，第三驗證週期的結果提供一最後的驗證結果。
  8. 一種快閃式記憶體裝置，其包含：用以執行一驗證演算法則的一引擎；用以儲存在一第一週期中由用於一記憶體胞元之感測放大器感測而得的一第一資料的一第一閂鎖器；以及用以儲存在一第二週期中由用於該記憶體胞元之該感測放大器感測而得的一第二資料的一第二閂鎖器，其中當該第一資料與該第二資料匹配時，該驗證演算法則將該第二資料用作為用於該記憶體胞元的一電荷配置。
  9. 如申請專利範圍第8項所述之快閃式記憶體裝置，其中該第一週期包括在一規劃脈衝之後的該等感測放大器的一第一感測動作。
  10. 如申請專利範圍第8項所述之快閃式記憶體裝置，其中該第二週期包括在該第一週期中的該第一感測動作之後的該等感測放大器的一第二感測動作。
  11. 如申請專利範圍第8項所述之快閃式記憶體裝置，其進一步包括用以將儲存在該第一閂鎖器中的該第一資料與儲存在該第二閂鎖器中的該第二資料作比較的一比較器。
  12. 如申請專利範圍第11項所述之快閃式記憶體裝置，其中該驗證演算法則執行一第三週期，該第三週期包括在該第二感測動作之後的該等感測放大器的一第三感測動作，其用以產生在該第一資料與該第二資料不匹配時作為供該記憶體胞元使用的一電荷配置的第三資料。
  13. 一種無線裝置，其包含：第一及第二天線；耦接至該第一及第二天線的一收發器；用以自該收發器接收一已解調信號的一多核處理器；以及耦接至該多核處理器來儲存資料的一非依電性記憶體，其包括藉由把在一第一規劃脈衝後感測第一資料的結果儲存在一第一閂鎖器中及把在一第二規劃脈衝後感測第二資料的結果儲存在一第二閂鎖器中來執行一驗證演算法則以決定一記憶體胞元中的一電荷配置的一引擎。
  14. 如申請專利範圍第13項所述之無線裝置，其中當儲存在該第一閂鎖器中的該資料與儲存在該第二閂鎖器中的資料不匹配時，該驗證演算法則將儲存在該第二閂鎖器中的該資料用作為供該記憶體胞元使用的該電荷配置。
  15. 如申請專利範圍第14項所述之無線裝置，其中當儲存在該第一閂鎖器中的該資料與儲存在該第二閂鎖器中的該資料不匹配時，該驗證演算法則運行一第三規劃脈衝的一第三週期，後面接著一感測週期，其中該第三週期 的感測結果決定供該記憶體胞元使用的該電荷配置。
  16. 一種由非依電性記憶體裝置動態調適配置電荷的方法，其包含以下步驟：提供一規劃脈衝給一記憶體胞元，後面接著提供一第一閂鎖結果的一第一感測週期；提供供應一第二閂鎖結果的一第二感測週期；以及將該第一結果與該第二結果作比較，其中一匹配提供該第二閂鎖結果來規劃該記憶體胞元中的一電荷配置。
  17. 如申請專利範圍第16項所述之方法，其進一步包括以下步驟：將該第一結果與該第二結果作比較，其中一非匹配狀況導致一第三感測週期，該第三感測週期提供用以規劃該記憶體胞元中的一電荷配置的一結果。
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