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TWI396276B - 形成資料格及資料格連結之方法 - Google Patents

形成資料格及資料格連結之方法 Download PDF

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TWI396276B
TWI396276B TW098115745A TW98115745A TWI396276B TW I396276 B TWI396276 B TW I396276B TW 098115745 A TW098115745 A TW 098115745A TW 98115745 A TW98115745 A TW 98115745A TW I396276 B TWI396276 B TW I396276B
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TW
Taiwan
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forming
substrate
conductive material
etching
termination
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TW098115745A
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TW201011895A (en
Inventor
華納 鐘琳
Original Assignee
美光科技公司
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    • H10P50/695—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
    • H10P50/692—
    • H10P50/696—
    • H10P50/71—

Landscapes

  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)

Description

形成資料格及資料格連結之方法
本發明之實施例一般而言係關於電子裝置，且更特定而言，於某些實施例中係關於形成資料格連接之方法。
眾多類型之電子裝置具有資料格。通常，每一資料格包含一資料元件(例如，一記憶體元件、一成像元件或經組態以輸出資料之其他裝置，例如各種感測器)及(在某些情況下)一存取裝置(例如一電晶體或二極體)。一般而言，該存取裝置控制對資料元件之存取，且該資料元件輸出指示所儲存或所感測資料之信號。
該等資料元件通常配置成一陣列，例如，一般配置成若干列及若干行。該陣列內之資料格係透過該陣列周邊附近之電路而被存取(例如寫入至資料格或自資料格讀取)。例如，感測放大器或其他感測電路通常毗鄰用於讀取資料之資料格陣列而定位。類似地，位址解碼器(例如，列及行位址解碼器)通常毗鄰用於定址特定資料格或資料格群組之陣列而設置。
通常與周邊中之結構不同地來構造陣列中之裝置。陣列電晶體可由與用於形成周邊中電晶體之材料不同之材料形成，且此等裝置中之材料之尺寸(例如，厚度)可不同。於某些裝置中，藉由多個微影步驟來提供陣列與周邊之間的不同。例如，一第一光微影工具可圖案化陣列中之一第一材料，而一第二不同光微影工具可圖案化周邊中之一第二不同材料。以此方式，可在陣列裝置與周邊裝置之間實現不同設計折衷(例如，大小對信號品質)。
然而，此等不同可使電子裝置之成本增加。每一微影步驟皆增加成本，且某些微影步驟尤其昂貴。通常，製造線使用數代不同之微影設備，其範圍自較先進、較新設備至能力較差、較舊設備不等。較新設備通常昂貴得多，因此設計者努力降低使用較新微影設備之製造步驟之數目。然而，圖案化陣列及周邊裝置通常藉由較新設備上之若干單獨微影步驟來完成，從而增加了電子裝置的成本。
圖1圖解說明一用於形成一電晶體陣列之製程之一實施例中之一第一步驟。該製程可開始於提供一基板110。基板110可包含半導電材料，例如單晶或多晶矽、砷化鎵、磷化銦或具有半導體性質之其他材料。另一選擇為或另外，基板110可包含其上可構造一電子裝置之一非半導體本體，例如，諸如一塑膠或陶瓷工作表面之一本體。術語「基板」涵蓋各種製造階段中之此等結構，其中包含一未經處理之整個晶圓、一經部分處理之整個晶圓、一經完全處理之整個晶圓、一經切割晶圓之一部分或一經封裝電子裝置中之一經切割晶圓之一部分。
基板110可包含一上摻雜區112及一下摻雜區114。上摻雜區112之深度在基板110之一實質區域上可係大體均勻，且可不同於下摻雜區114來摻雜上摻雜區112。舉例而言，上摻雜區112可包含一n+材料，且下摻雜區114可包含一p-材料，或反之亦然。
接下來，如圖2所圖解說明，可將數個膜形成於基板110上。可將一墊氧化物116形成於上摻雜區112上。墊氧化物116可具有一小於300之厚度(例如，小於或等於約80可係有用)。可藉由各種技術來形成墊氧化物116。例如，可藉由將基板110曝露於氧氣來生長墊氧化物116(例如，在一擴散爐中)，或者可藉由原子層沈積(ALD)、化學氣相沈積(CVD)或其他製程來沈積墊氧化物116。可藉由(例如)CVD來將一終止本體(例如，一層)118形成於墊氧化物116上。終止本體118可包含一氮化物(例如氮化矽)，且其可具有一小於300之厚度(例如，約95可係有用)，但像本文中所闡述之其他結構一樣，終止本體118並不限於此等尺寸或材料。可將一犧牲本體120形成於終止本體118上。犧牲本體120可由多晶矽製成且其可具有一介於約500與約2000之間的厚度(例如，約1000可係有用)。可藉由CVD或其他適當製程來形成犧牲本體120。可將一下遮蔽本體122形成於犧牲本體120上。下遮蔽本體122可由一氧化物製成且其可具有一介於約500與約2000之間的厚度(例如，約1000可係有用)。可藉由CVD、一旋塗電介質製程或其他製程來形成下遮蔽本體122。最後，可將一上遮蔽本體124形成於下遮蔽本體122上。上遮蔽本體124可由藉由CVD或其他製程而形成之碳或其他材料製成，且其可具有一介於約1000與約3000之間的厚度(例如，約2000可係有用)。
接下來，如圖3所圖解說明，可形成一行遮罩126。(術語「行」並非係指基板110上除一不同於隨後引入之列延伸之方向之方向以外之任一特定水平方向。)行遮罩126可包含一線圖案，其界定具有一寬度128之經遮蔽區及具有一寬度130之經曝露區。寬度128及130可大體彼此相等且大體各自等於微影解析度極限(稱為「F」)(例如，光微影解析度極限或最小特徵大小)。行遮罩126可具有一大體等於2 F之間距132(例如，一圖案越過其重複之一距離)。由行遮罩126所形成的線可大體係直的、大體彼此平行且可大體沿Y方向延伸。此等線在Y方向上可大體連續且大體均勻。但是，於其他實施例中，由行遮罩126所形成之該等線可具有其他形狀，例如，其可波動(例如，上下、左右或兩者皆有)、其可在Y方向上寬度不同或其可由複數個較短區段形成。
在形成行遮罩126後，如圖4所圖解說明，可形成一行硬遮罩134。可藉由大體各向異性地蝕刻(例如，藉由一方向性電漿蝕刻)上遮蔽本體124中設置於未被行遮罩126覆蓋之區下方之部分及下遮蔽本體122中設置於未被行遮罩126覆蓋之區下方之部分而形成行硬遮罩134。於某些實施例中，該蝕刻可終止於犧牲本體120上或犧牲本體120中。
接下來，可將行遮罩126移除，並可將行間隔件136形成於行硬遮罩134之側壁上，如圖5所圖解說明。行間隔件136可藉由以下方式形成：沈積一大體等形膜(例如，一在垂直結構與水平結構兩者上皆具有大體均勻厚度之膜)，且然後各向異性地蝕刻彼膜以將其自水平表面移除，從而將靠著大體垂直表面而設置之材料留在基板110上。行間隔件136可由一氧化物製成，且其可具有一小於100nm(例如，小於或等於約36nm)之寬度138。行間隔件136可使由行硬遮罩134所曝露之區域變窄為一小於或等於F之寬度140(例如，大體等於或者小於3/4 F、1/2 F或1/4 F)。
接下來，如圖6所圖解說明，可形成行隔離溝槽142。可藉由大體各向異性地蝕刻行間隔件136之間的經曝露區來形成行隔離溝槽142。行隔離溝槽142可具有一對應於(例如，大體相等或與其成比例)寬度140之寬度141。行隔離溝槽142可大體沿Y方向延伸並可大體彼此平行且大體係直的。行隔離溝槽142之剖面形狀在Y方向上可大體均勻。於某些實施例中，行隔離溝槽142可具有一介於約500與約5000之間(例如，約2500)的深度144。
在形成行隔離溝槽142後，如圖7所圖解說明，可用一電介質146部分地或完全地填充行隔離溝槽142。電介質146可由各種材料(例如一氧化物)製成，且可以各種襯裏膜(未顯示)向電介質146加襯裏，例如一氧化物襯裏或一氮化物襯裏。可藉由各種製程(例如一高密度電漿CVD製程)來形成電介質146。於某些實施例中，在形成電介質146之前，可向行隔離溝槽142之底部植入或擴散一摻雜劑(未顯示)，該摻雜劑經選擇以進一步電隔離行隔離溝槽142之相對側上之結構。
接下來，如圖8所圖解說明，可平坦化基板110。平坦化基板110可包含蝕刻基板110或藉由化學機械平坦化(CMP)來對該基板進行拋光。平坦化可包含將上遮蔽本體124與下遮蔽本體122兩者移除，且平坦化可終止於犧牲本體120上或犧牲本體120中。另外，可將電介質146之一上部部分移除。
接下來，如圖9所圖解說明，可將犧牲本體120部分地或完全地移除。移除犧牲本體120可包含藉由一選擇性地蝕刻犧牲本體120之蝕刻(亦即，藉由一選擇犧牲本體120之蝕刻)來濕蝕刻或幹蝕刻基板110而不移除經曝露電介質146之一實質部分。若一蝕刻移除一材料而不移除一實質量之曝露於基板上之其他類型材料，則稱該蝕刻為「選擇」彼材料。在將犧牲本體120移除後，由電介質146所形成之大體垂直突出部148可自基板110延伸。
接下來，如圖10所圖解說明，可將一第二間隔件150形成於電介質146之大體垂直突出部148之側壁上。如在先前所闡述之行間隔件136之情形，可藉由以下方式形成第二行間隔件150：在基板110上沈積一大體等形膜並各向異性地蝕刻該膜直至大體將該膜自水平表面移除為止，從而將材料留在基板110上之垂直表面上。第二行間隔件150可由與電介質146相同之材料(例如，一氧化物)製成，或其可由一不同材料製成。第二行間隔件150可具有一小於或大體等於100nm之寬度152(例如，小於或大體等於36nm)。間隔件150可界定毗鄰間隔件150之間的一寬度154，寬度154大體小於或等於1 F、3/4 F、1/2 F或1/4 F。
在形成第二群組行間隔件150後，如圖11所圖解說明，可形成一裝置內溝槽152。可藉由大體各向異性地蝕刻第二行間隔件150之間的經曝露區來形成裝置內溝槽152。裝置內溝槽152可大體彼此平行並平行於行隔離溝槽142，且其可大體沿Y方向延伸。裝置內溝槽152可具有一小於行隔離溝槽142之深度144(圖6)且大於上摻雜區112之深度的深度154。
接下來，如圖12所圖解說明，可形成一電介質156。可將電介質156形成為一產生一覆蓋層158之厚度，從而使填充裝置內溝槽152之可能性增加。舉例而言，電介質156可具有一小於約800之厚度(例如，小於或等於約400)。電介質156可包含或主要由四乙酯原矽烷(TEOS)(例如，藉由TEOS CVD)或其他適當介電材料形成。在電介質156形成之後，可藉由加熱基板110以自電介質156中驅出揮發性化合物來使電介質156緻密化。
在形成電介質156後，如圖13所圖解說明，可平坦化基板110。可藉由CMP、一回蝕製程(例如，藉由沈積一犧牲平坦化材料，且然後蝕刻穿透該犧牲平坦化材料並蝕刻至下伏結構中)或其他適當製程來平坦化基板110。終止本體118(圖2)可用作一平坦化終止，從而阻止自上摻雜區112及墊氧化物116移除材料。在平坦化後，可將來自終止本體118保持在基板110上之材料移除(例如，藉由一在墊氧化物116或上摻雜區112中終止之濕蝕刻)。
接下來，如圖14所圖解說明，可形成一列遮罩160。列遮罩160可大體正交於行遮罩126(圖4)。例如，可藉助光阻劑來形成列遮罩160或其可係一硬遮罩，並可藉由光微影或其他微影製程(例如，奈米壓印微影或電子束微影)來圖案化列遮罩160。舉例而言，可藉由圖案化一形成於基板110上之非晶碳本體來形成列遮罩160。可將該非晶碳形成為一小於約3000之厚度(例如，一小於或等於約2000之厚度)。列遮罩160可界定具有一寬度162之經遮蔽區及具有一寬度164之經曝露區。於某些實施例中，可藉由一輔助光微影製程(例如，一側壁間隔件製程、一抗蝕劑回流製程或一線寬度薄化製程)來形成列遮罩160。寬度162或164可大體上等於或小於F、3/4 F或1/2 F。列遮罩160可界定一具有一間距166之線之重複圖案，或於某些實施例中，該圖案可被其他結構打斷。列遮罩160之經遮蔽區大體上係直的、大體上彼此平行且可大體上沿X方向延伸。於其他實施例中，列遮罩160之經遮蔽區可左右地或上下地波動，或者其可被分段。
接下來，如圖15所圖解說明，可形成列溝槽168。列溝槽168可界定設置於列遮罩160之經遮蔽區下面之鰭狀列170。可藉由一以大體上相同速率蝕刻上摻雜區112、下摻雜區114、電介質146及電介質156之乾蝕刻來形成列溝槽168。列溝槽168可具有一大於裝置內溝槽152(圖11)之深度且小於行隔離溝槽142(圖11)之一深度的深度172。深度172可小於約3000(例如，等於或小於約1400)。
如圖16所圖解說明，可將一閘極電介質174形成於列溝槽168中。可沈積、生長或以其他方式形成閘極電介質174，且閘極電介質174可實質上或完全地覆蓋上摻雜區112及下摻雜區114之經曝露部分。閘極電介質174可包含各種介電材料，例如氧化物(例如，二氧化矽)、氧氮化物或像二氧化鉿、二氧化鋯及二氧化鈦之高介電常數材料。閘極電介質174可具有一小於約60之厚度(例如，一等於或小於約40之厚度)。
接下來，如圖17所圖解說明，可將閘極176及178形成於鰭狀列170之任一側上。閘極176與178可彼此連接，例如，藉由環繞鰭狀列170之端部(未顯示)，或閘極176及178可電獨立。閘極176及178可部分地或大致完全地重疊上摻雜區112。閘極176及178可係藉由以下方式形成之側壁間隔件：在基板110上沈積一導電膜，且然後各向異性地蝕刻該導電膜直至大體將該導電膜自水平表面移除為止，從而留下靠著大體垂直表面而設置之導電材料。舉例而言，閘極176及178可包含氮化鈦、釕或其他適當導電材料。於某些實施例中，在沈積該導電材料後，但在蝕刻該材料以形成間隔件前，可將一保護性本體形成於該導電材料上。一保護性本體之實例包含一形成於該導電材料上之高縱橫比製程(HARP)氧化物。該導電材料可係小於約400厚(例如，小於或等於約250厚)，且該保護性本體可係小於約200厚(例如，等於或小於約150厚)。若使用一保護性本體，則可各向異性地蝕刻(例如，幹蝕刻)該保護性本體以曝露該導電材料之大體水平部分，且然後可幹蝕刻或濕蝕刻該導電材料之該等經曝露部分，例如，藉由一小於10分鐘(例如，大體等於或小於5分鐘)之SC1蝕刻。在移除該導電材料之該等經曝露部分後，可藉由選擇性地移除該保護性本體之另一蝕刻來將保護性本體118之剩餘部分移除，同時留下一靠著鰭狀列170之側壁而設置之實質部分之導電材料。
在形成閘極176及178後，如圖18所圖解說明，可將一電介質180形成於基板110上。可將電介質180形成有一覆蓋層182以增加將閘極176及178覆蓋於基板110之一實質部分上方之可能性。電介質180可包含一藉由TEOS CVD形成之氧化物或其他適當材料。於某些實施例中，將電介質180形成為一小於約1500之厚度(例如，等於或小於約1000)。
接下來，如圖19所圖解說明，可平坦化基板110。平坦化可包含藉由一CMP製程、一回蝕製程或其他平坦化製程來處理基板110。該平坦化製程可終止於上摻雜區112上或上摻雜區112中，從而將電介質180之覆蓋層182移除。
如圖19所圖解說明，可將複數個電晶體184形成於基板110上。每一鰭狀列170可包含複數個電晶體184。一既定鰭狀列170上之電晶體184可被電介質146彼此隔離開。毗鄰鰭狀列170中之電晶體184可被電介質180彼此隔離開。每一電晶體184可包含設置於鰭狀列170之任一側上之閘極176及178中之一者或兩者。所圖解說明之電晶體184可稱為多閘極電晶體或雙閘極電晶體。其他實施例可包含具有多於兩個閘極或少於兩個閘極之電晶體。
圖20圖解說明一單個電晶體184之一實例之半導電部分。電晶體184包含兩個支腿186及188，支腿186及188被一凹口189(對應於圖11中之溝槽152)分離。支腿186及188中每一者之遠端部分可由上摻雜區112形成，且支腿186及188之下部部分可由下摻雜區114形成。電晶體184可大體界定一具有對置面190及192之鰭。
在操作中，電晶體184可建立一在支腿186與支腿188之間延伸之導電溝道194。可回應於自閘極176及178(圖19)發散出之電場來形成溝道194。可將閘極176及178兩者保持於大體相同電壓下，或可獨立地控制閘極176與178。溝道194可在支腿186之上摻雜區112與支腿188之上摻雜區112之間延伸，從而環繞凹口189。溝道194可包含一位於凹口189下面之大體水平組成部分及沿支腿186及188中之每一者之大體垂直組成部分。當將閘極176及178兩者通電時，可毗鄰電晶體184之面190及192兩者或者面190或192中之一者來形成溝道194。
圖21-52圖解說明一用於形成電晶體184之連接與一周邊區域中之閘極兩者之製程之一實例。如圖21所圖解說明，上文闡述之製程可在基板110上產生一陣列196及一周邊198。陣列196可包含先前闡述之配置成一圖案(例如，一矩形或六邊晶格)之複數個電晶體184。周邊198可大體圍繞陣列196或設置於陣列196之一部分附近(例如，陣列196之一個或多個側附近)。在圖21所圖解說明之階段處，周邊198可包含用於各種裝置(例如，感測放大器、位址解碼器及驅動器)之前驅物結構。於某些實施例中，可與陣列196不同地摻雜周邊198。舉例而言，當形成上摻雜區112時可遮蔽周邊198，且單獨摻雜步驟可摻雜周邊198之若干部分。周邊198可包含隔離溝槽199，隔離溝槽199可隔離周邊198中之隨後形成之電晶體。可大體與行隔離溝槽142同時地圖案化、蝕刻及填充隔離溝槽199，或者可部分地或大致完全單獨地形成隔離溝槽199。
如圖22所圖解說明，可形成一緩衝材料200及一終止材料202。緩衝材料200可係一氧化物(例如，一藉由TEOS CVD而形成之氧化物)，而終止材料202可係一藉由CVD或其他適當製程而形成之氮化物。緩衝材料200可具有一小於約200之厚度(例如，一等於或小於約50之厚度)，且終止材料202可具有一小於約500之厚度(例如，一等於或小於約300之厚度)。
如圖23所圖解說明，可將一遮罩204形成於終止材料202上。遮罩204可覆蓋陣列196且使一部分或大致所有周邊198處於曝露狀態。遮罩204可係藉由光微影或其他圖案化技術而形成之一軟遮罩或一硬遮罩。舉例而言，可藉助比用於在基板110上(例如在行遮罩126(圖3)或列遮罩160(圖14)處)形成某一其他特徵之光微影設備較舊或效能較低之光微影設備來形成遮罩204。可藉助一I線光微影工具(例如，一具有一具有大體等於或大於365nm之一波長之光源的光微影工具)或一G線光微影工具(例如，一具有一具有等於或大於436nm之一波長之光源的光微影工具)來形成遮罩204。相比之下，可藉助一深UV光微影工具(例如，一具有一具有大體等於或小於300nm、248nm、193nm或157nm之一波長之光源的光微影工具)來形成遮罩126及160。本技術並不限於藉助此等光微影工具而形成之遮罩。例如，可藉助一深UV光微影工具來形成遮罩126及160，而可藉助此工具之一更先進形式(例如一經組態以用於浸沒微影或雙重圖案化之深UV光微影工具)來形成遮罩204。
接下來，如圖24所圖解說明，可將終止材料202之經曝露部分及遮罩204移除。可藉由選擇終止材料202之一濕蝕刻或一干蝕刻來移除終止材料202。終止材料202可保持在陣列196上方，且緩衝材料200可曝露於周邊198中。
接下來，如圖25所圖解說明，可形成一下導電材料206、一上終止材料208、一犧牲材料210及一植入障壁212。下導電材料206可由一導電材料(例如，經p+摻雜多晶矽)製成或包含一導電材料。下導電材料206可具有一小於約1200之厚度(例如，一等於或小於約700之厚度)。用經摻雜多晶矽來製作下導電材料206可促進特定後續較高溫度處理，此乃因，據信，多晶矽比某些其他導體較抗氧化。例如，金屬可在通常用於對基板110退火以修復對基板110之晶體結構之蝕刻損壞之溫度下氧化。實際上，如下文所解釋之圖25所圖解說明之膜堆疊在蝕刻後大體界定周邊198中之閘極(可大體無金屬)之尺寸。於其他實施例中，下導電材料206可包含一金屬(例如鎢)及襯裏(例如氮化鈦及鈦)。
上終止材料208可包含或由一經選擇以用作一蝕刻終止之材料製成。亦即，可鑒於用於蝕刻犧牲材料210之蝕刻而對上終止材料208做出選擇。上終止材料208可經選擇以相對地抵抗此蝕刻，從而使此蝕刻減慢並使用於過度蝕刻犧牲材料210之裕量增加。舉例而言，上終止材料208可係一氧化物或一氮化物，且上終止材料208可具有一小於約200之厚度(例如，一等於或小於約100之厚度)。因此，上終止材料208可促進對透過由圖25所圖解說明之膜堆疊之蝕刻之垂直尺寸之一相對緊密控制。
犧牲材料210可係一經選擇以相對地各向異性地蝕刻之材料(例如，一被蝕刻時往往形成相對垂直側壁之材料)。舉例而言，犧牲材料210可包含經摻雜或未經摻雜多晶矽。犧牲材料210可具有一小於約2500之厚度(例如，一等於或小於約1500之厚度)。據信，用多晶矽來製作犧牲材料210促進與藉由透過其他材料(例如氧化物)之蝕刻產生之側壁相比相對垂直之側壁之形成。據信，相對垂直側壁促進對裝置尺寸之更精確控制。在較高程度地傾斜之側壁之情形下，膜厚度變化可影響溝槽底部之寬度。相反，相對垂直側壁可致使膜厚度對正被蝕刻之膜之底部附近之特徵之寬度產生較小影響。此外，可將側壁間隔件形成於具有供用於在水平區域中過度蝕刻之更多裕量之相對垂直側壁上，藉此降低側壁間隔件之間的不合意桁條之可能性。因此，犧牲材料210可促進對由透過此膜堆疊之蝕刻所形成之結構之水平尺寸之相對精確控制。
植入障壁212可包含一非晶材料(例如一氧化物或非晶碳)，且其可具有一等於或小於約1000之厚度(例如，一等於或小於約500之厚度)。該植入障壁可阻止經植入之離子穿透犧牲材料210，此乃因犧牲材料210中之某些晶粒可與該植入束對準且對於該等經植入之離子可相對可透過。但是，應注意，並非所有實施例皆提供圖25所圖解說明之膜堆疊之所有優點，且某些實施例僅提供其某些優點或其他優點。
接下來，如圖26所圖解說明，可形成一遮罩214。遮罩214可係藉由光微影或此項技術中已知的其他圖案化技術而形成的一軟遮罩或一硬遮罩。遮罩214可包含一線圖案，其在陣列196中界定一遮罩寬度216、一經曝露之寬度218及一間距220。間距220可大體等於上文參照圖3所闡述之行遮罩126之間距132或係其一整數倍。界定經遮蔽寬度216之遮罩214之線可大體沿Y方向延伸且可大體與每一電晶體184(圖20)之支腿186或188中之一者對準。經遮蔽寬度216可小於經曝露寬度218且可小於或者大體等於F、3/4 F或1/2 F。遮罩214亦可在周邊198中界定一經遮蔽區222。
遮罩214可藉由相對於用於在基板110上形成其他結構之光微影設備之更先進光微影設備來形成。例如，遮罩214可藉由用於形成遮罩126(圖3)及160(圖14)之光微影設備來形成，該設備可具有一小於用於形成遮罩204(圖23)之光微影設備之最小特徵大小之最小特徵大小(F)。F可小於或大體等於約120、100、80或50。可藉由深UV光微影設備來形成遮罩214、126及160，而可藉助I線光微影設備來形成遮罩204。
經遮蔽區222可界定周邊198中之一隨後形成之電晶體之一閘極。因此，於某些實施例中，遮罩214可用於雙重目的：界定周邊198中之閘極及陣列196中之資料線(如下文所解釋)。由於遮罩214可用於此等雙重目的，因此可節省該更先進光微影設備之生產量，此乃因數個結構之尺寸可同時被界定。但是，應注意，並非所有實施例皆提供此優點，且某些實施例提供其他優點。
在形成遮罩214後，如圖27所圖解說明，可蝕刻基板110。該蝕刻可係大體各向異性，且其可終止於終止材料202或緩衝材料200上或者終止材料202或緩衝材料200中。該蝕刻可在陣列196中形成大體線性凹槽224且可在周邊198中形成凹槽226。凹槽224可係設置於電晶體184(圖20)之支腿186或188中之一者上方。可在兩個或兩個以上階段中實施該蝕刻。舉例而言，可首先使用上終止材料208作為一蝕刻終止來蝕刻植入障壁212及犧牲材料210。該蝕刻中消耗犧牲材料210之部分可大體選擇多晶矽而不選擇氧化物。據信，使用上終止材料208作為一蝕刻終止在此層附近形成一相對均勻之蝕刻前端且在線性凹槽224及凹槽226內產生相對均勻之垂直尺寸。接下來，可蝕刻上終止材料208及下導電材料206，從而終止於終止材料202或緩衝材料200上或者終止材料202或緩衝材料200中。如上所述，據信，用多晶矽形成犧牲材料210及下導電材料206可促進具有相對垂直側壁之凹槽224及226之形成。
由圖27所圖解說明之蝕刻可界定周邊198中之一閘極227。閘極227可由下導電材料206製成，且其可大體上無金屬。在此蝕刻後，可將基板110在一爐中退火(例如於一大於攝氏400度之溫度下；例如，大於或等於約攝氏800度)。
接下來，如圖28所圖解說明，可形成間隔件材料228及230。間隔件材料228可係一藉由CVD而沈積之氮化物，且其可具有一小於約300之厚度(例如，一等於或小於約100之厚度)。間隔件材料230可係一藉由CVD而沈積之氧化物，且其可具有一小於約400之厚度(例如，小於或等於約200)。間隔件材料230可大致上填充陣列196中之凹槽224(圖27)。
如圖29所圖解說明，間隔件材料228及230可形成間隔件(用與形成其之材料相同之參考編號來標示)。可藉由大體上各向異性地蝕刻基板110來形成間隔件228及230。在形成間隔件228及230後，間隔件材料230之一部分可覆蓋陣列196中之凹槽224內之間隔件材料228之全部或一部分。該間隔件蝕刻可曝露植入障壁212之頂部。
接下來，如圖30所圖解說明，可移除間隔件材料230。可藉由一選擇間隔件材料230反應之濕或乾蝕刻來移除間隔件材料230。間隔件材料228之一部分可保持沿陣列中之凹槽224之底部，而周邊198之大部分可不被間隔件材料228覆蓋。因此，可在陣列196及周邊198中不同地圖案化間隔件材料228而無需使用一額外光遮罩。
如圖31所圖解說明，可形成一襯裏232。襯裏232可係一藉由CVD或其他適當製程而沈積之氮化物。襯裏232可具有一小於約300之厚度(例如，一等於或小於約150之厚度)。
接下來，如圖32所圖解說明，可形成一電介質234。電介質234可係(例如)一藉由CVD而沈積之氧化物或其他適當材料或者其可係一旋塗電介質。可藉由加熱基板110以自電介質234中驅出揮發性化合物來使電介質234緻密化。可將電介質234沈積為一經選擇以使基板110大體平坦化之厚度(例如，一至少大於凹槽224(圖31)之深度之厚度)。
如圖33所圖解說明，可平坦化基板110。平坦化可包含藉由CMP來對基板110進行拋光或藉由一大體不選擇基板110上之經曝露材料之蝕刻來蝕刻基板110。平坦化可(例如)終止於植入障壁212上或植入障壁212中或者可終止於上導體210上或上導體210中。於某些實施例中，平坦化可終止於植入障壁212中，且可藉由一濕或幹蝕刻來移除植入障壁212之經曝露部分。
接下來，如圖34所圖解說明，可移除上導體210及上終止材料208。可藉由一選擇上終止材料208之蝕刻(例如，一濕蝕刻)來移除上導體210，且可藉由一選擇下導體206之不同蝕刻來移除上終止材料208。此等蝕刻中之一者或兩者亦可移除電介質234之一部分。
如圖35所圖解說明，可將一遮罩236形成於基板110上。遮罩236可曝露陣列196且覆蓋周邊198之一部分或大致全部。遮罩236可係藉由光微影或其他圖案化技術而形成之一硬遮罩或一軟遮罩。可藉助比用於形成基板110上(例如在遮罩214處)之某些其他特徵之光微影設備較舊或效能較低之光微影設備來形成遮罩236。於某些實施例中，可藉助一I線光微影工具(例如，一具有一具有大體等於或大於365nm之一波長之光源的光微影工具)或一G線光微影工具(例如，一具有一具有大體等於或大於436nm之一波長之光源的光微影工具)來形成遮罩236，且可藉助一深UV光微影工具(例如，一具有一具有大體等於或小於300nm、248nm、193nm或157nm之一波長之光源的光微影工具)來形成遮罩214(圖26)。然而，本技術並不限於當前一代光微影工具。隨著光微影術之發展，且深UV工具已被效能較高之系統佔用，可藉助一深UV光微影系統來形成遮罩236，且可藉助更先進系統來形成遮罩214，例如，一具有一較小最小特徵大小(F)之系統，例如一經組態以用於雙重圖案化、浸沒微影或一較小波長光源之系統。
接下來，如圖36所圖解說明，可移除下導體206之未被遮罩236所覆蓋之部分。可藉由一選擇下導體206之幹或濕蝕刻來移除下導體206之此部分。該蝕刻可終止於終止材料202上或終止材料202中。
如圖37所圖解說明，可移除遮罩236，且可將一襯裏材料238形成於基板110上。像眾多本文中所闡述之其他遮罩一樣，可(例如)藉由一選擇遮罩236之蝕刻或藉由用氧在一爐中燃燒遮罩236來移除遮罩236。襯裏材料238可係一氮化物、一氧化物或其他適當材料，且可藉由CVD或其他製程來形成襯裏材料238。襯裏材料238可具有一小於約500之厚度(例如，一等於或小於約300之厚度)。
接下來，如圖38所圖解說明，可移除襯裏材料238中設置於大體水平表面上之部分以形成間隔件(用與形成其之材料相同之參考編號238來標示)。可藉由一選擇襯裏材料238之大體各向異性幹蝕刻(例如，一選擇氮化物之幹蝕刻)來蝕刻襯裏材料238。由襯裏材料238所形成之所得間隔件可使凹槽242變窄為一小於或大體等於F、3/4 F或1/2 F之寬度。每一凹槽242可係一大體線性凹槽，該大體線性凹槽沿Y方向延伸並曝露電晶體184(圖20)之支腿186或188(圖20)中之一者之上摻雜區112。可用(例如)磷或其他摻雜劑植入上摻雜區112之經曝露部分以降低與隨後形成之導體之接觸電阻。凹槽240可延伸至周邊198中之下導電材料206。雖然凹槽240及242可延伸至不同結構206及188，但凹槽242及240之尺寸及位置可大體由一單個遮罩214界定。藉由較不昂貴之微影設備形成之其他遮罩204及236可確定由遮罩214界定之哪些結構連接至上摻雜區112或下導電材料206，從而允許遮罩214用於兩個目的。
如圖39所圖解說明，可將一導電材料244形成於基板110上。導電材料244可係經摻雜多晶矽或一金屬(例如鈦或其他適當材料)。於某些實施例中，導電材料244包含一藉由準直物理氣相沈積而沈積之氮化鈦襯裏(未顯示)及一鈦襯裏。導電材料244亦可包含沈積於鈦及氮化鈦襯裏上之鎢。該鎢可小於約400厚(例如，小於或等於約200)。
接下來，如圖40所圖解說明，可平坦化基板110。平坦化可包含藉由CMP來對該基板進行拋光或藉由一回蝕製程(例如，藉由將一犧牲平坦化材料(例如一旋塗玻璃或抗蝕劑)形成於基板110上並蝕刻該犧牲材料及導電材料244)來蝕刻基板110。平坦化可終止於電介質材料234上或電介質材料234中，從而形成一導電板246及可彼此隔離之資料線248。資料線248可沿Y方向延伸且連接至複數個電晶體184(圖20)之支腿186或188中之一者。例如，每一資料線248可連接至每一鰭狀列170(圖19)中之一個電晶體184之一個支腿188或186。每一資料線248可被電介質234、襯裏材料238、襯裏232、間隔件材料228、剩餘緩衝材料200及剩餘終止材料202彼此隔離。於其他實施例中，資料線248可不大體筆直地沿Y方向上延伸，例如，其可波動、寬度不同或被分段。
接下來，如圖41所圖解說明，可形成一介電材料250、一終止材料252及一犧牲材料254。介電材料250可係一藉由CVD或其他製程(例如一旋塗電介質製程)而沈積之氧化物或其他適當材料。電介質250可具有一小於約2000之厚度(例如，一等於或者小於約1000或約500之厚度)。終止材料252可係一氮化物或經選擇以用作一隨後之蝕刻之終止層之其他適當材料。終止材料252可具有一小於約2500之厚度(例如，一等於或者小於約1500或約1000之厚度)。犧牲材料254可包含藉由CVD、PVD或其他適當製程而沈積之非晶碳，且其可具有一小於或等於約4000之厚度。
如圖42所圖解說明，可將一遮罩256形成於犧牲材料254上。遮罩256可大體覆蓋周邊198並界定陣列196上方之複數個開口258。開口258可具有一大體直立圓形圓柱形狀、一大體直立橢圓形圓柱形狀或其他形狀。開口258可具有一大體等於或小於F之直徑260，且開口258可大體居中於每一電晶體184(圖20)之支腿186或188中之一者上方。遮罩256可係藉由光微影或其他圖案化技術而形成之一硬遮罩或一軟遮罩。
接下來，如圖43所圖解說明，可將犧牲材料254及終止材料252設置於開口258下方之部分移除以形成凹槽259。可藉由大體各向異性之一濕蝕刻或一干蝕刻來將此等材料252及254移除。該蝕刻可終止於介電材料250上或介電材料250中。
如圖44所圖解說明，可將遮罩256移除，並可將一間隔件262形成於凹槽259中。可藉由以下方式來形成間隔件262：沈積一層間隔件材料且然後大體各向異性地蝕刻該間隔件材料以將該間隔件材料自大體水平表面移除，從而留下凹槽259中之間隔件262。間隔件262可由一導電材料(例如經摻雜多晶矽或一金屬)或一非導電材料製成。可將該間隔件材料沈積為一小於約800之厚度(例如，一等於或小於約400之厚度)。間隔件262可使開口258之直徑變窄為一較窄直徑264，較窄直徑264可大體等於或小於F、3/4 F或1/2 F。
接下來，如圖45所圖解說明，可蝕刻基板110。可藉由一大體各向異性幹蝕刻來蝕刻基板110。在該蝕刻期間，由於變窄之凹槽259被延伸至基板110中至緩衝材料200中，因此犧牲材料254及間隔件262可遮蔽基板110之若干部分。
如圖46所圖解說明，可蝕刻基板110以進一步移除緩衝材料200中設置於凹槽259之底部處之部分。可藉由一氫氟酸清洗或者其他濕或幹蝕刻來移除緩衝材料200。該蝕刻可侵蝕凹槽259之側壁之部分(例如電介質250及電介質234)及凹槽259之經加寬部分。該蝕刻可曝露每一電晶體184(圖20)之支腿186或188中之一者之上摻雜區112(圖20)之表面。
如圖47所圖解說明，可接著將一導電材料266形成於基板110上。導電材料266可係經摻雜多晶矽(例如，經n+摻雜多晶矽)、一金屬或其他適當金屬，且導電材料266可具有一小於700之厚度(例如，一小於或大體等於400之厚度)。導電材料266可延伸至凹槽259(圖46)之底部。導電材料266可大體無金屬，且導電材料266與上摻雜區112會合之區域可大體無矽化物。據信，保持此區域大體無矽化物降低當前洩漏。但是，應注意，並非所有實施例皆提供此優點，且某些實施例提供其他優點。
接下來，如圖48所圖解說明，可平坦化基板110。平坦化可包含藉由CMP來對基板110進行拋光或藉由一回蝕製程來蝕刻該基板。平坦化可終止於終止材料252上或終止材料252中，從而使間隔件材料262及導電材料266之一部分處於經曝露狀態。
間隔件材料262與導電材料266一起可形成一觸點268。觸點268可大體沿z-軸延伸至陣列196中之每一電晶體184之兩個支腿186或188中之一者。於其他實施例中，觸點268可延伸至具有其他結構(例如，在其源極與汲極之間具有一大體水平溝道之一CMOS電晶體之一源極或汲極)之電晶體。觸點268可係具有由間隔件材料262所形成之一大體水平凸緣之大體圓柱形結構並具有一直徑270。於某些實施例中，直徑270可大體等於或小於F。可大體由一單個光微影步驟來界定直徑270及觸點268之下部部分之一直徑271，且可由間隔件262之厚度來大體界定此等尺寸之間的差。據信，藉助一單個光微影步驟來形成此等尺寸270及271兩者節省光微影設備之容量。但是，應注意，並非所有實施例皆提供此優點，且其他實施例提供其他優點。
於圖48之剖面中，觸點268大體具有一T形。間隔件材料262可擴大隨後形成之資料元件(例如，電容器板、雙向裝置或成像裝置)之目標，藉此潛在地增加此等結構之對準裕量。間隔件268可與同一鰭狀列170(圖19)上之其他間隔件268大體電隔離且與其他鰭狀列170上之間隔件268大體電隔離。
接下來，如圖49所圖解說明，可形成一介電材料272，並可將一遮罩274形成於介電材料272上。介電材料272可係一氧化物，例如一藉由CVD而沈積之氧化物。介電材料272可覆蓋觸點268。介電材料272可具有一小於約2000之厚度(例如，一等於或小於約500之厚度)。遮罩274可係藉由光微影或其他微影製程而形成之一軟遮罩或一硬遮罩。遮罩274可包含周邊198中之經曝露區276及278，且其可大體遮蔽陣列196。
如圖50所圖解說明，可蝕刻經曝露區276及278下方之區域。該蝕刻可係一大體各向異性幹蝕刻，且該蝕刻可大體不選擇導電板246。該蝕刻可產生一延伸至導電板246之開口280及一進一步延伸至該基板之下摻雜區214或其他區域中或者延伸至該基板之下摻雜區域214或其他區域之開口282。
接下來，如圖51所圖解說明，可形成一導電材料284、一硬遮罩材料286及一遮罩288。導電材料284可包含襯裏，例如藉由物理氣相沈積(PVD)而沈積之鈦及氮化鈦襯裏(未顯示)，以及藉由(例如)PVD或其他製程而沈積之鎢或其他導電材料。硬遮罩材料286可包含藉由CVD或其他製程而沈積之碳或其他材料。可藉由光微影來形成遮罩288且遮罩288可大體使陣列196及周邊198之若干部分處於曝露狀態。
接下來，如圖52所圖解說明，可蝕刻基板110以形成觸點290及292。可藉由一大體各向異性之蝕刻(例如一干蝕刻)來蝕刻基板110。該蝕刻可終止於電介質272上或電介質272中。觸點292可連接至一鰭狀列170(圖19)之任一側上之閘極176及178。觸點292可稱為一「字線觸點」。觸點292可跨越一個鰭狀列170，且不同觸點292可接觸至其他鰭狀列170(圖19)上之其他閘極176及178。觸點290可連接至一由導電板246及下導電材料206所形成之閘極堆疊294。
雖然本發明可易受各種修改及替代形式影響，但已以實例方式在圖式中顯示若干特定實施例且已在本文中對其進行詳細闡述。然而，應理解，並不希望將本發明限定於所揭示的特定形式。相反，本發明將涵蓋歸屬於下文所附申請專利範圍所界定之本發明精神及範圍內之所有修改、等效形式及替代方案。
110．．．基板
112．．．上摻雜區
114．．．下摻雜區
116．．．墊氧化物
118．．．終止本體
120．．．犧牲本體
122．．．下遮蔽本體
124．．．上遮蔽本體
126．．．行遮罩
134．．．行硬遮罩
136．．．行間隔件
142．．．行隔離溝槽
146．．．電介質
148．．．突出部
150．．．第二間隔件
152．．．裝置內溝槽
156．．．電介質
158．．．覆蓋層
160．．．列遮罩
168．．．列溝槽
170．．．鰭狀行
174．．．閘極電介質
176．．．閘極
178．．．閘極
180．．．電介質
182．．．覆蓋層
184．．．電晶體
186．．．支腿
188．．．支腿
189．．．凹口
190．．．面
192．．．面
194．．．導電溝道
199．．．隔離溝槽
200．．．緩衝材料
202．．．終止材料
204．．．遮罩
206．．．下導電材料
208．．．上終止材料
210．．．犧牲材料
212．．．植入障壁
214．．．遮罩
222．．．經遮蔽區
224．．．凹槽
226．．．凹槽
227．．．閘極
228．．．間隔件材料
230．．．間隔件材料
232．．．襯裏
234．．．電介質
236．．．遮罩
238．．．襯裏材料
240．．．凹槽
242．．．凹槽
246．．．導電板
248．．．資料線
250．．．介電材料
252．．．終止材料
254．．．犧牲材料
256．．．遮罩
258．．．開口
259．．．凹槽
262．．．間隔件
266．．．導電材料
268．．．觸點
272．．．介電材料
274．．．遮罩
276．．．經曝露區
278．．．經曝露區
280．．．開口
282．．．開口
284．．．導電材料
286．．．硬遮罩材料
288．．．遮罩
290．．．觸點
292．．．觸點
圖1-20圖解說明一用於形成一電晶體陣列之製程之一實例；及
圖21-52圖解說明一用於形成圖1-20之陣列連接且用於形成周邊電晶體之一閘極之製程之一實例。
196．．．陣列
198．．．周邊
200．．．緩衝材料
202．．．終止材料
206．．．下導電材料
208．．．上終止材料
210．．．犧牲材料
212．．．植入障壁
214．．．遮罩
224．．．凹槽
226．．．凹槽
227．．．閘極

Claims (18)

  1. 一種方法，其包括：在基板上形成下終止材料；在該下終止材料上形成導電材料；在該導電材料上形成上終止材料；在該上終止材料上形成犧牲材料；藉由選擇該犧牲材料而不選擇該上終止材料反應之蝕刻來蝕刻該犧牲材料；及蝕刻該導電材料。
  2. 如請求項1之方法，其中形成該導電材料包括在該基板上形成經摻雜多晶矽。
  3. 如請求項1之方法，其中形成該上終止材料包括在該導電材料上形成氮化物。
  4. 如請求項1之方法，其中形成該犧牲材料包括在該上終止材料上形成多晶矽。
  5. 一種方法，其包括：在基板上形成導電材料；在該導電材料上形成終止材料；在該終止材料上形成犧牲材料；藉由選擇該犧牲材料而不選擇該終止材料反應之蝕刻來蝕刻該犧牲材料；在蝕刻該犧牲材料前於該犧牲材料上形成植入障壁，其中該植入障壁包括大體上為非晶材料；及蝕刻該導電材料。
  6. 如請求項5之方法，其包括在形成該犧牲材料後於該植入障壁上形成遮罩。
  7. 如請求項6之方法，其中形成該遮罩包括大體上界定該基板之周邊區域中之閘極之橫向尺寸、及大體上界定該基板之陣列區域中之資料線之橫向尺寸。
  8. 一種方法，其包括：在基板上形成導電材料；在該導電材料上形成終止材料；在該終止材料上形成犧牲材料；藉由選擇該犧牲材料而不選擇該終止材料反應之蝕刻來蝕刻該犧牲材料；蝕刻該導電材料；及在藉由移除該導電材料而形成之凹槽中形成資料線。
  9. 一種方法，其包括：在基板上形成下終止材料在該下終止材料上形成導電材料；在該導電材料上形成上終止材料；在該上終止材料上形成犧牲材料；藉由選擇該犧牲材料而不選擇該上終止材料反應之蝕刻來蝕刻該犧牲材料；蝕刻該導電材料；及自該導電材料形成閘極。
  10. 一種方法，其包括：藉由第一微影步驟來圖案化資料線及閘極； 用第一材料來形成該資料線；及用第二材料來形成該閘極，其中圖案化該資料線及該閘極包括圖案化基板之陣列區域中之該資料線及圖案化該基板之周邊區域中之該閘極。
  11. 如請求項10之方法，其中圖案化該資料線及該閘極包括藉助深紫外光(deep-UV)微影工具來圖案化該資料線及該閘極。
  12. 一種方法，其包括：藉由第一微影步驟來圖案化資料線及閘極；用第一材料來形成該資料線；及用第二材料來形成該閘極，其中圖案化該資料線及該閘極包括在將該第一材料形成於該基板上之前，蝕刻該第二材料。
  13. 如請求項12之方法，其中用該第一材料來形成該資料線包括：在蝕刻該第二材料後，在該第二材料上形成第三材料；藉由第二微影步驟來圖案化陣列區域及周邊區域，其中該第二微影步驟之最小特徵尺寸係大於該第一微影步驟之最小特徵尺寸大小；自該陣列區域移除該第二材料；及藉由在藉由自該陣列區域移除該第二材料而形成之凹槽中形成該第一材料，來形成該資料線。
  14. 如請求項13之方法，其中：該第一微影步驟係藉助深紫外光微影工具而實施之光微影步驟；且該第二微影步驟係藉助I線光微影工具而實施之光微影步驟。
  15. 一種方法，其包括：藉由第一微影步驟來圖案化第一結構及第二結構；藉由第二微影步驟來指定該第一結構為具有第一功能並指定該第二結構為具有第二功能，其中該第一微影步驟之微影極限小於該第二微影步驟之微影極限。
  16. 如請求項15之方法，其包括：在圖案化該第一結構及該第二結構前，在基板上形成閘極電介質；及在圖案化該第一結構及該第二結構前，在該閘極電介質上形成導電材料。
  17. 如請求項16之方法，其中：該第一結構係由該導電材料形成；且該第二結構係形成於藉由移除該導電材料而形成之凹槽中。
  18. 如請求項15之方法，其中：該第一結構係電晶體之閘極；且該第二結構連接至另電晶體之源極或汲極。
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