[go: up one dir, main page]

TWI394275B - 增強遷移率之ＳｉＧｅ異質接面雙極電晶體 - Google Patents

增強遷移率之ＳｉＧｅ異質接面雙極電晶體 Download PDF

Info

Publication number
TWI394275B
TWI394275B TW095130784A TW95130784A TWI394275B TW I394275 B TWI394275 B TW I394275B TW 095130784 A TW095130784 A TW 095130784A TW 95130784 A TW95130784 A TW 95130784A TW I394275 B TWI394275 B TW I394275B
Authority
TW
Taiwan
Prior art keywords
cerium
content
layer
germanium
telluride
Prior art date
Application number
TW095130784A
Other languages
English (en)
Other versions
TW200729484A (en
Inventor
Thomas N Adam
Dureseti Chidambarrao
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Publication of TW200729484A publication Critical patent/TW200729484A/zh
Application granted granted Critical
Publication of TWI394275B publication Critical patent/TWI394275B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/80—Heterojunction BJTs
    • H10D10/821—Vertical heterojunction BJTs
    • H10D10/891—Vertical heterojunction BJTs comprising lattice-mismatched active layers, e.g. SiGe strained-layer transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe

Landscapes

  • Bipolar Transistors (AREA)
  • Recrystallisation Techniques (AREA)

Description

增強遷移率之SiGe異質接面雙極電晶體
本發明係關於一種SiGe基底異質接面雙極電晶體，且更具體地，係關於一種SiGe基底異質接面雙極電晶體，其具有因遷移率增強而改良的性能。本發明亦關於一種製造此種SiGe基底異質接面雙極電晶體之方法。
在當前的SiGe異質接面雙極電晶體(HBT，heterojunction bipolar transistor)元件裡，基底材料係藉由化學氣相沈積(CVD)或是分子光束磊晶之方式來磊晶地沈積，以做為在製造程序裡相對地早的前段製程(FEOL，front－end－of－line)薄膜。這提供了對合金與摻雜物調製特定基底分佈(base profile)之可能性，並允許了伴隨著鍺與碳的矽合金之假性形態成長(pseudomorphic growth)，這可以被用來改善HBT元件之性能。
具體來說，因為鍺原子需要較大的原子間的分隔(atomic separation)，將鍺用以取代併入至矽之晶體晶格裡會在材料裡產生一壓縮的應變(compressive strain)。其亦減少了材料的能帶間隙。在某些SiGe基底異質接面雙極電晶體(HBT)元件裡，含鍺量橫跨整個基底區域(單一矩形分佈(single rectangular profile))或其中之部分(階段式分佈(stepped profile))，陡峭地增加至一固定值。在「漸變式(graded)」SiGe HBT元件裡，在基底區域裡之含鍺量並非一常數，但反而是自靠近射極基底(emitter－based)之低鍺濃度，增加至較深入基底區域之高鍺濃度，因此在電子流之方向上產生一具有減低的能帶間隙之漂移場(drift field)。由於在射極基底接面上之低鍺濃度，自HBT元件之射極注入之電子便面對著一減低的注入障礙(injection barrier)，且接著由於較深入至基底區域中增加的含鍺量，便經歷一橫跨著基底區域之加速場(accelerating field)。在射極基底接面之低含鍺量增加了進入基底之電子注入，因此增加了電流增益(current gain)。在基底區域裡之鍺漸變具有加速橫跨著元件之電子傳導之效果，造成經過基底之傳送時間的降低，這對於縮小元件至一較高速性能而言是特別重要的。藉由在SiGe薄膜沈積的過程中，鍺先驅物流(precursor flow)之時間相依編制程序(time－dependent programming)，這樣所需的鍺漸變可以立即地被產生。
不過，在假性形態地成長之SiGe薄膜之應變到達一臨界程度時，無論是由於SiGe薄膜厚度之增加或是含鍺量之增加，其皆不可能以儲存於扭曲的SiGe晶體結構裡之彈性能來容納。相反的，一部份應變將會透過在異質磊晶的(heteroepitaxial)介面之不適合錯位(misfit dislocation)之產生來達成鬆弛。因此，對於一特定含鍺量之SiGe薄膜而言，存在有「臨界厚度(critical thickness)」，其定義為假性形態生長之SiGe薄膜之最大厚度，而若比其低時，由矽與鍺之間的晶格不相配所引起之應變，便藉由儲存於扭曲的SiGe晶體晶格結構裡之彈性能來容納，而若較其高時，一部份應變將會透過在異質磊晶的介面之不適合錯位之產生來達成鬆弛。同樣地，對於特定厚度之SiGe薄膜而言，存在有「臨界含鍺量(critical Ge content)」，其定義為可以併入至該假性形態SiGe薄膜之最大含鍺量，若比其低時，由矽與鍺之間的晶格不相配所引起之應變便藉由儲存於扭曲的SiGe晶體晶格結構裡之彈性能來容納，而若較其高時，一部份應變將會透過在異質磊晶的介面之不適合錯位之產生來達成鬆弛。
源自應變鬆弛之錯位缺陷(dislocation defects)，係為電性活躍，並且可以導致增加的載子散射(carrier scattering)、載子捕捉(carrier trapping)以及載子再組合(carrier recombination)。因此在過去，SiGe基底層之含鍺量與總厚度，係被小心的設計以免超過臨界值，以避免在元件結構裡之錯位缺陷之形成。
最近在SiGe HBT元件之垂直以及側面方向上強烈的縮小已經引導了在元件尺寸(device dimension)之顯著的減小，包含基底層厚度之顯著的減少。再者，近來高頻量測意謂著經由高性能HBTs之超薄基底層(例如，具有一不超過約100奈米之厚度)之載子傳遞，已經到達在今日強烈的鍺漸變之飽和速度(saturation velocity)。換言之，在此超薄基底層裡增加的鍺漸變並不會在載子速度上產生進一步的增進。
因此，當前的SiGe基底HBT元件(見Khater et.Al.,”SiGe HBT Technology with fMAX/fT＝350/300GHz and Gate Delay Below 3.3ps,”IEEE Electron Devices Meeting,IEDM Technical Digest,13－15 December 2004,pp.247－250)，具有其含鍺量與厚度低於臨界值之基底層。
本發明試圖進一步藉由增加HBT元件之基底區域裡之雙軸應變(biaxial strain)，以便改良現今可得的SiGe基底HBT元件之性能，這轉而增加在基底裡之載子遷移率(carrier mobility)。
在本發明的揭示中，雖然在現今可得的SiGe基底HBT元件之超薄基底層裡進一步增加含鍺量並不會進一步增加載子速度，然而其可以導致靠近基底區域之雙軸應變之增加，亦即沿著平行基板表面之方向(即側面方向)所增加的壓縮應變，以及沿著垂直基板表面方向(即垂直方向)所增加的拉力(tensile)應變，其作用來增進流經基底區域之側面地電洞遷移率，以及垂直地橫跨基底區域之電子遷移率。
既然載子基底傳送時間(base-transit time)不僅相依於載子速度，同時亦相依於載子遷移率，於是現今可得的SiGe基底HBT元件之載子基底傳送時間，可以進一步地藉由增加這樣的HBT元件之超薄基底層之含鍺量至近臨界值(near-critical value)而減少。
再者，此SiGe基底HBT元件之基底阻值(resistance)亦相依於載子遷移率，所以基底層含鍺量之增加至近臨界值亦可以使用來減少基底阻值。
在一個方面，本發明相關於一種HBT元件，包含一集極(collector)區域、一基底區域、一外質基底區域以及一射極區域。此HBT元件之基底區域包含一超薄含鍺化矽層，亦即具有一不超過約100奈米之厚度。臨界含鍺量可以基於其厚度來針對這樣的超薄含鍺化矽層預先決定，並且含鍺化矽層係被安排且建構，以使其具有一含鍺量分佈，而其平均含鍺量不低於預定臨界含鍺量的約80%。
更佳地說，在超薄含鍺化矽層裡之平均含鍺量係不低於預定臨界含鍺量的90%，更佳地係不低於95%，且再更佳地係不低於99%。最佳地說，在超薄含鍺化矽層之此平均含鍺量係實質相等於(亦即在±0.1%的差距之內)預定臨界含鍺量。
超薄含鍺化矽層之臨界含鍺量可以立即地藉由不同的傳統上地已知方法來計算，例如在以下更加詳細地描述的，並且本發明選擇平均計算的臨界含鍺量，來控制在含鍺化矽層內之真實的含鍺量，以使最小化錯位產生之風險。舉例來說，對於約50奈米厚之含鍺化矽層而言，此計算的臨界含鍺量係介於約16原子百分比(atom%)至約18原子百分比之間，然而17原子百分比之平均值係被選做為在本發明中之預定臨界含鍺量。對於另一個例子而言，100奈米厚之含鍺化矽層所計算的臨界含鍺量，係介於約9原子百分比至約11原子百分比之間，並且10原子百分比之平均值係被選做為在本發明中實行之預定臨界含鍺量。
本發明之超薄含鍺化矽層可具有一扁平的含鍺量分佈(亦即實質上均勻的含鍺量係被提供於橫跨整個含鍺化矽層上)、一多重階段(multi－step)的含鍺量分佈(亦即多重等級之均勻含鍺量被提供於橫跨整個含鍺化矽層上)、或是一漸變的含鍺量分佈(亦即此含鍺量在含鍺化矽層內變化)。在此所用之名詞「Ge含量分佈」或是「鍺含量分佈」意指在結構中的鍺含量而以結構之厚度或深度為函數之圖。更佳地說，此超薄含鍺化矽層具有一漸變的含鍺量分佈，其可能具有任何合適的形狀，無論是規則的或是非規則的。舉例來說，這樣一個超薄含鍺化矽層可能具有三角形含鍺量分佈，或是梯形含鍺量分佈。
對於一簡單的(譬如階段的)或是複雜的(漸變的)含鍺化矽層而言，此「平均含鍺量」之決定係藉由首先在整個含鍺化矽層上加總含鍺量，亦即能決定層裡面全部的或完整的含鍺量，並且接著將此加總的含鍺量除以此層的厚度。SiGe基底HBT被發現在進一步的高溫處理步驟是穩定的，這對完成此HBT元件是必要的，只要在這樣SiGe基底HBT元件之基底層裡之平均含鍺量保持著低於或是相等於對應於基底層之厚度之臨界含鍺量。舉例來說，此臨界含鍺量可以立即地決定自Matthew/Blakeslee線(MBL)，其將在以下被更仔細地描述。此外，某些沈積技術，譬如超高真空化學氣相沈積(UHVCVD)以及高溫烘乾態遙控電漿增強化學氣相沈積(RPCVD)，其允許該含鍺化矽基底層被沈積為具有非常相近於臨界含鍺量(高於95%)之平均含鍺量。
在另一方面，本發明相關於一異質接面雙極電晶體，其包含一含SiGe基底層，其具有不超過約50奈米之厚度，以及一含鍺量分佈，其平均含鍺量之範圍係自約16.5原子百分比至約17.5原子百分比。
在又一方面，本發明相關於一種於異質接面雙極電晶體中增進載子遷移率之方法，其具有一超薄含SiGe基底層，而不用改變基底層之準靜態漂移場(quasi－static drift field)。在含鍺化矽層中，含鍺化矽層之準靜態漂移場相依於鍺漸變速率(Ge grading rate)或是含鍺量分佈之形狀，而不是絕對含鍺量。
因此，在橫跨著超薄含SiGe基底層之含鍺量之均勻的增加，可以被使用來達成在基底層之近臨界含鍺量，藉以最大化基底層裡之雙軸應變以及載子遷移率，但是其不會改變鍺漸變速率或是含鍺量分佈之形狀，並因此在基底層裡保持著相同的準靜態漂移場。
在一個具體實例裡，本發明之方法包含：測量含鍺化矽基底層之厚度；基於含鍺化矽基底層之厚度計算臨界含鍺量；測量在含鍺化矽基底層中之含鍺量，以決定含鍺化矽基底層之含鍺量分佈；以及改變含鍺化矽基底層之含鍺量分佈，係藉由均勻地增加含鍺化矽基底層中之含鍺量至一足夠的量，使得改變的含鍺量分佈具有一平均含鍺量，不低於計算的臨界含鍺量之約80%。
在又另一方面，本發明提供一種用以製造高性能SiGe基底HBT元件之方法，藉由：針對鍺化矽基底HBT元件的含鍺化矽基底層決定一預計的厚度(projected thickness)以及一預計的鍺分佈，其中預計的厚度係不超過約100奈米；基於預計的厚度計算一臨界含鍺量，並基於預計的鍺分佈與臨界含鍺量計算一平均含鍺量，其中平均含鍺量係不低於臨界含鍺量之80%；為含鍺化矽HBT元件形成一集極於一半導體基材；在集極上沉積一含鍺化矽基底層，其具有預計的厚度、預計的鍺分佈以及計算的平均含鍺量；以及為含鍺化矽HBT元件形成一外質基底以及一射極。
預計的厚度與預計的鍺分佈可以被立即地藉由理論的能帶結構(band－structure)計算與歷史的基底分佈縮小(scaling)來決定，其係習知之技藝且因此不在此詳細地描述。更佳地說，預計的鍺分佈提供在基底層上的鍺漸變，其建立了一準靜態漂移場，以在橫跨基底層中加速載子。
本發明之其他方面、特徵以及優點將在以下的揭露及附加的申請專利範圍裡更完全地顯明。
典型的SiGe基底HBT具有一深溝槽及一T形射極，如圖1所示。具體來說，圖1包含一半導體結構10，其包括至少一集極12，其位於兩個淺溝槽隔離區域14R與14L之間。在圖的左手邊之淺溝槽隔離區域(表示為14L)具有自淺溝渠的底牆表面延伸出來之深溝槽16。顯示於圖1之半導體結構亦包含第一磊晶矽層18、鍺化矽基底20、以及第二磊晶矽層22，其位於溝槽隔離區域以及集極12之頂部。顯示於圖1之結構亦包含外質基底24以及氧化物層26，其係被圖樣化以暴露出位於鍺化矽基底20上面之第二磊晶矽層22之表面。氮化物間隙壁28係位於氧化物層26與外質基底24之側壁上。T形射極30係呈現於如圖1所示之結構。
顯示於圖1之HBT係使用技藝裡廣為熟知之傳統雙極處理技術來製造。舉例來說，異質接面含矽基底(特別包含SiGe)係磊晶地成長於隔離氧化物所包圍之集極墊座(pedeStal)上。
在磊晶成長的過程中，複雜的硼、鍺以及碳含量分佈(伴隨著指數或多項式爬升)可以被立即地藉由先驅物流之時間相依編製程序來創造。漸變的含鍺量分佈用在創造內建漂移場是令人滿意的，該漂移場加速了橫跨電晶體之其他中性基底區域之載子，因此大量的減少傳送的時間。
雖然在傳統的SiGe基底HBT元件裡之含鍺量分佈與鍺漸變向來是受到SiGe基底層之臨界厚度與臨界含鍺量所限制，近來在SiGe HBT元件之大幅縮小已經導致元件尺寸之顯著的減少，包含在基底層厚度的顯著減少。再者，既然近來的研究指示出經過超薄基底層而傳送之載子在當今適當的鍺漸變下已經達到一飽和速度，並且在超薄的基底層裡增加的鍺漸變並不會進一步產生載子速度之增進，現今可得的SiGe基底HBT元件便具有遠低於臨界值之基底含鍺量。
圖2顯示兩個先前技藝的SiGe基底HBT元件之基底含鍺量分佈。這兩個漸變的鍺分佈(分別為xA 1 及xA 2 )之平均含鍺量係遠低於此元件之超薄SiGe基底層之臨界含鍺量(xC )。
在本發明的揭示中，雖然在現今可得的SiGe基底HBT元件之超薄基底層裡進一步增加含鍺量並不會進一步增加載子速度，然而其可以導致靠近基底區域之雙軸應變之增加，藉以在基底區域增進載子遷移率，並減少載子基底傳送時間以及在SiGe基底HBT元件之基底阻值。
因此，本發明使用了在SiGe HBT之超薄基底區域之近臨界平均含鍺量，以便增加載子的遷移率並且進一步減少基底阻值以及經過中性基底區域之載子傳送時間。本發明所描述之方法可以被使用來修改或改良現存SiGe HBT元件之性能，或是從頭開始去製造高性能SiGe HBT元件。
為了保持現存的SiGe HBT之超薄基底區域裡漸變的含鍺量分佈所創造之相同的漂移場，本發明揭示現存SiGe HBT之修改，其藉由均勻地在現存的HBT元件之SiGe基底層裡增加一足夠量的含鍺量，使得SiGe基底層之平均含鍺量係接近於，或至少靠近於臨界含鍺量之80%。
圖3顯示了一漸變的含鍺量分佈14，其係根據本發明之一個具體實施例，在具有一超薄基底區域之現存SiGe HBT元件之漸變的含鍺量分佈12裡，藉由均勻地增加含鍺量所創造出來的。此增加的含鍺量稱為△x，並且在新的漸變含鍺量分佈14之平均含鍺量(xA )，比起在先前技藝的含鍺量分佈12之平均含鍺量(未顯示於此)而言，係顯著地更靠近臨界含鍺量(xC )。
同樣地，圖4顯示一個漸變的含鍺量分佈24，其係根據本發明之一個具體實施例，在具有一超薄基底區域之現存的SiGe HBT元件之習知漸變的含鍺量分佈22裡，藉由均勻地增加含鍺量(為△x)所創造出來的。在新的漸變的含鍺量分佈14之平均含鍺量(xA )，比起在先前技藝的含鍺量分佈12之平均含鍺量(未顯示於此)而言，係顯著地更靠近臨界含鍺量(xC )。
圖5顯示另一個等級漸變的含鍺量分佈34，其係根據本發明之另一個具體實施例，在現存的SiGe HBT之超薄SiGe基底區域以及位於超薄SiGe基底側面之兩個磊晶矽層(譬如圖1之層18與22)裡，藉由均勻地增加含鍺量達△x所創造出來的。在此兩個磊晶矽層裡之含鍺量增加係在圖5裡藉由爬升(ramp)36a與36b所指示，並且在新的漸變的含鍺量分佈34之平均含鍺量(xA )，比起在先前技藝的含鍺量分佈32裡之平均含鍺量(未顯示於此)而言，係顯著地更靠近臨界含鍺量(xC )。
因此，含鍺量的增加可以僅由超薄SiGe基底區域所限制，因此位於超薄SiGe基底兩側之磊晶矽層本質上由矽所組成，僅具有一些或沒有鍺，或者其亦可以延伸至位於兩側邊的磊晶矽層，形成一延伸的SiGe磊晶基底區域。
本發明提供一種方法以增進在SiGe基底HBT元件之載子遷移率，同時降低電晶體之基底阻值。依據本發明，載子遷移率增進之達成係藉由改變在HBT元件之超薄基底區域之鍺分佈，而不會負面地影響到一般而言關連於雙極電晶體之漂移場。
更加特定地，本發明提供一種方法，其中SiGe HBT元件之超薄基底區域之含鍺量分佈被改變，以提供側向壓縮與垂直拉伸應變之同時應用。如本發明所描述之含鍺量分佈之改變並不會負面地影響，或是顯著地改變在超薄基底區域裡之鍺漸變的量所創造之準靜態漂移場。藉由額外的增加均勻量之鍺至基底含鍺量分佈中，並且將超薄基底層之平均含鍺量增加至近臨界值，此內部的雙軸層應變可以被大幅地增加，至明顯的與介穩態(metastable)的鬆弛臨界點。
對於一特定厚度之SiGe基底層之臨界含鍺量，可以被立即地由各種方法來決定，如以下文獻所描述：J.C.Bean等人所著之“GexSil－x/Si Strained－Layer Superlattice Grown by Molecular Beam Epitaxy,”J.VAC.SCI.TECHNOL.,Vol.A2,No.2,pp.436－440(1984)；J.H.van der Merwe所著之“Crystal Interfaces.Part I.Semi－Infinite Crystals,”J.APPL.PHYS.,Vol.34,No.1,pp.117－122(1963)；J.M.Matthews與A.E.Blakeslee所著之“Defects in Epitaxial Multilayers I.Misfit Dislocation in Layers,”J.CRYSTAL GROWTH,Vol.27,pp.118－225(1974)；S.S.Iyer等人所著之“Heterojunction Bipolar Transistors Using Si－Ge Alloys,”IEEE TRANSATIONS ON ELECTRON DEVICES,Vol.3,No.10(October 1989)；R.H.M.van der Leur等人所著之“Critical Thickness for Pseudomorphic Growth of Si/Ge Alloys and Superlattice,”J.APPL.PHYS.,Vol.64,No.5,pp.3043－3050(15 September 1988)；以及D.C.Houghton等人所著之“Equilibrium Critical Thickness for Sil－xGex Strained Layers on(100)Si,”APPL.PHYS.LETT.,Vol.56,No.5,pp.460－462(29 January 1990)。
圖6顯示一種Matthews－Blakeslee曲線，表示含SiGe薄膜之臨界厚度與其中之含鍺量的關係，在給定的SiGe薄膜之特定厚度下可以立即地用來決定臨界含鍺量。
藉由使用不同方法所計算之臨界含鍺量之間可能會有稍微的不同，此乃由於使用的不同模型以及考慮的不同參數。本發明選擇了用來在含鍺化矽層裡控制真實的含鍺量之平均計算的臨界含鍺量。譬如，對於約50奈米厚之含鍺化矽層而言，此計算的臨界含鍺量係介於約16原子百分比(atom%)至約18原子百分比之間，然而17原子百分比之平均值係被選做為在本發明中之預定臨界含鍺量。對於另一個例子而言，100奈米厚之含鍺化矽層之計算的臨界含鍺量，係介於約9原子百分比至約11原子百分比之間，並且10原子百分比之平均值係被選做為在本發明中實行之預定臨界含鍺量。
較佳地來說，具有近臨界含鍺量之超薄SiGe基底層，係假性形態地(pseudomorphically)藉由化學氣相沉積(CVD)來成長，伴隨著良好建立的程序控制以及已證明之重複性，並適合批次程序以及大規模製造。除此之外，CVD製程不需電漿處理，並且此取代鍺原子係電性上不活躍的，節省了在能帶結構之微小變化並且確保了在基底層內之超低污染程度(ultra－low contamination levels)。
雖然本發明已經參考其中之較佳具體實例來特定地顯示以及描述，對於習知此技藝的人而言其將會了解到前述的以及形式與細節上之其他改變將可以在不偏離本發明之精神與範圍下被執行。其因此預期本發明並不被限制在所描述的及顯示的形式及細節上，而應取決於附加的申請專利範圍。
10．．．半導體結構
12．．．集極
14L、14R．．．淺溝槽隔離區域
16．．．深溝槽
18．．．第一磊晶矽層
20．．．鍺化矽基底
22．．．第二磊晶矽層
24．．．外質基底
26．．．氧化物層
28．．．氮化物間隙壁
30．．．T形射極
12、22、32．．．漸變的含鍺量分佈
14、24、34．．．新的漸變含鍺量分佈
36a、36b．．．爬升
圖1顯示一示範性先前技藝的SiGe基底HBT元件之剖面圖；圖2顯示兩個先前技藝的SiGe基底HBT元件之基底含鍺量分佈；圖3顯示一根據本發明的具體實施例，相較於先前技藝的基底含鍺量分佈，而在高性能SiGe HBT元件上改善的基底含鍺量分佈；圖4顯示另一根據本發明的具體實施例，相較於先前技藝的基底含鍺量分佈，而在高性能SiGe HBT元件上改善的基底含鍺量分佈；圖5顯示又另一根據本發明的具體實施例，相較於先前技藝的基底含鍺量分佈，而在高性能SiGe HBT元件上改善的基底含鍺量分佈；以及圖6顯示一種Matthew－Blakeslee曲線，其可用來基於含鍺化矽層之厚度而決定其臨界含鍺量。
12．．．漸變的含鍺量分佈
14．．．新的漸變含鍺量分佈

Claims (24)

  1. 一種異質接面雙極電晶體，包含一集極區域(collector region)、一基底區域(base region)、一外質基底區域(extrinsic base region)以及一射極區域(emitter region)，其中該基底區域包含一含鍺化矽(SiGe)層，具有一不超過約100奈米之厚度以及一相關於該厚度之預定臨界含鍺量，其中該含鍺化矽層之該預定臨界含鍺量係不低於約10原子百分比(atomic%)，且其中該含鍺化矽層具有一含鍺量分佈，該含鍺量分佈的一平均含鍺量不低於該預定臨界含鍺量的約80%。
  2. 如申請專利範圍第1項之異質接面雙極電晶體，其中該含鍺化矽層之該含鍺量分佈係階段式(stepped)或漸變式(graded)，且其中該含鍺化矽層之該平均含鍺量係藉由以下決定：加總該整個含鍺化矽層上的含鍺量，以便決定在該層中的一完整的含鍺量，並且將該完整的含鍺量除以該層之該厚度。
  3. 如申請專利範圍第1項之異質接面雙極電晶體，其中該含鍺化矽層之該平均含鍺量係不低於該預定臨界含鍺量之約90%。
  4. 如申請專利範圍第1項之異質接面雙極電晶體，其 中該含鍺化矽層之該平均含鍺量係不低於該預定臨界含鍺量之約95%。
  5. 如申請專利範圍第1項之異質接面雙極電晶體，其中該含鍺化矽層之該平均含鍺量係不低於該預定臨界含鍺量之約99%。
  6. 如申請專利範圍第1項之異質接面雙極電晶體，其中該含鍺化矽層之該平均含鍺量係實質上等於該預定臨界含鍺量。
  7. 如申請專利範圍第1項之異質接面雙極電晶體，其中該含鍺化矽層具有一不超過約50奈米之厚度，且其中該含鍺化矽層之該預定臨界含鍺量係不低於約17原子百分比。
  8. 如申請專利範圍第1項之異質接面雙極電晶體，其中該基底區域包含兩個磊晶半導體層，且其中該含鍺化矽層係被夾在該兩個磊晶半導體之間。
  9. 如申請專利範圍第8項之異質接面雙極電晶體，其中該兩個磊晶半導體層皆本質上由矽所組成。
  10. 一種於一異質接面雙極電晶體中增進載子遷移率 之方法，該異質接面雙極電晶體具有一厚度不超過約100奈米之含鍺化矽基底層，且不會改變該基底層之準靜漂移場(quasi-static drift field)，該方法包含：測量該含鍺化矽基底層之該厚度；基於該含鍺化矽基底層之該厚度計算一臨界含鍺量，其中該含鍺化矽基底層之該計算的臨界含鍺量係不低於約10原子百分比；測量在該含鍺化矽基底層中之含鍺量，以決定該含鍺化矽基底層之含鍺量分佈；以及改變該含鍺化矽基底層之該含鍺量分佈，係藉由均勻地增加該含鍺化矽基底層中之該含鍺量至一足夠的量，使得該改變的含鍺量分佈具有一平均含鍺量，不低於該計算的臨界含鍺量之約80%。
  11. 如申請專利範圍第10項之方法，其中該改變的含鍺量分佈具有一平均含鍺量，不低於該計算的臨界含鍺量之約90%。
  12. 如申請專利範圍第10項之方法，其中該改變的含鍺量分佈具有一平均含鍺量，不低於該計算的臨界含鍺量之約95%。
  13. 如申請專利範圍第10項之方法，其中該改變的含 鍺量分佈具有一平均含鍺量，不低於該計算的臨界含鍺量之約99%。
  14. 如申請專利範圍第10項之方法，其中該改變的含鍺量分佈具有一平均含鍺量，實質上相等於該計算的臨界含鍺量。
  15. 如申請專利範圍第10項之方法，其中該含鍺化矽基底層具有一階段式(stepped)或漸變式(graded)的含鍺量分佈，且其中該平均含鍺量係藉由以下計算：加總該整個含鍺化矽基底層上的含鍺量，以便決定一完整的含鍺量，並且將該完整的含鍺量除以該含鍺化矽基底層之該厚度。
  16. 如申請專利範圍第10項之方法，其中該含鍺化矽基底層具有一不超過約50奈米之厚度，且其中該含鍺化矽層之該計算的臨界含鍺量係不低於約17原子百分比。
  17. 如申請專利範圍第10項之方法，其中該異質接面雙極電晶體進一步包含兩個磊晶半導體層，且其中該含鍺化矽基底層係被夾在該兩個磊晶半導體之間。
  18. 如申請專利範圍第17項之方法，其中該兩個磊晶半導體層之含鍺量在該含鍺化矽基底層中之該含鍺量分佈改變後仍保持相同。
  19. 如申請專利範圍第17項之方法，其中該兩個磊晶半導體層之含鍺量均勻地增加至與在該含鍺化矽基底層一樣之該相同量。
  20. 一種用以製造一具有一含鍺化矽基底層之異質接面雙極電晶體(HBT)之方法，包含：針對該鍺化矽基底HBT元件的一含鍺化矽基底層決定一預計的厚度(projected thickness)以及一預計的鍺分佈，其中該預計的厚度係不超過約100奈米；基於該預計的厚度計算一臨界含鍺量，並基於該預計的鍺分佈與該臨界含鍺量計算一平均含鍺量，其中該平均含鍺量係不低於該臨界含鍺量之80%，且其中該含鍺化矽基底層之該計算的臨界含鍺量係不低於約10原子百分比；為該含鍺化矽HBT元件形成一集極於一半導體基材；在該集極上沉積一含鍺化矽基底層，其具有該預計的厚度、該預計的鍺分佈以及該計算的平均含鍺量；以及 為該含鍺化矽HBT元件形成一外質基底以及一射極。
  21. 如申請專利範圍第20項之方法，其中該含鍺化矽基底層之該平均含鍺量係不低於該計算的臨界含鍺量之約95%。
  22. 如申請專利範圍第20項之方法，其中該含鍺化矽基底層之該預計的厚度係不超過約50奈米，且其中該含鍺化矽層之該計算的臨界含鍺量係不低於約17原子百分比。
  23. 如申請專利範圍第20項之方法，進一步包含沉積兩個磊晶半導體層之步驟，其中該含鍺化矽基底層係被夾在該兩個磊晶半導體之間。
  24. 如申請專利範圍第23項之方法，其中該兩個磊晶半導體層皆本質上由矽所組成。
TW095130784A 2005-08-26 2006-08-22 增強遷移率之ＳｉＧｅ異質接面雙極電晶體 TWI394275B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/212,187 US7544577B2 (en) 2005-08-26 2005-08-26 Mobility enhancement in SiGe heterojunction bipolar transistors

Publications (2)

Publication Number Publication Date
TW200729484A TW200729484A (en) 2007-08-01
TWI394275B true TWI394275B (zh) 2013-04-21

Family

ID=37772509

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095130784A TWI394275B (zh) 2005-08-26 2006-08-22 增強遷移率之ＳｉＧｅ異質接面雙極電晶體

Country Status (7)

Country Link
US (2) US7544577B2 (zh)
EP (1) EP1917682A4 (zh)
JP (2) JP5400382B2 (zh)
KR (1) KR101020014B1 (zh)
CN (1) CN101589460B (zh)
TW (1) TWI394275B (zh)
WO (1) WO2007025259A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189715B2 (en) 2020-03-12 2021-11-30 Powerchip Semiconductor Manufacturing Corporation Semiconductor device and manufacturing method thereof

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7544577B2 (en) * 2005-08-26 2009-06-09 International Business Machines Corporation Mobility enhancement in SiGe heterojunction bipolar transistors
US20080142836A1 (en) * 2006-12-15 2008-06-19 Darwin Gene Enicks Method for growth of alloy layers with compositional curvature in a semiconductor device
US20130313614A1 (en) * 2012-05-22 2013-11-28 Tsinghua University METAL SILICIDE SELF-ALIGNED SiGe HETEROJUNCTION BIPOLAR TRANSISTOR AND METHOD OF FORMING THE SAME
RU2507633C1 (ru) * 2012-09-24 2014-02-20 Федеральное Государственное Унитарное Предприятие "Научно-Производственное Предприятие "Пульсар" Биполярный транзистор на основе гетероэпитаксиальных структур и способ его изготовления
CN103441141B (zh) * 2013-07-29 2016-08-10 北京工业大学 超宽温区高热稳定性微波功率SiGe异质结双极晶体管
US9691898B2 (en) 2013-12-19 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium profile for channel strain
US9287398B2 (en) 2014-02-14 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor strain-inducing scheme
US9312370B2 (en) * 2014-06-10 2016-04-12 Globalfoundries Inc. Bipolar transistor with extrinsic base region and methods of fabrication
CN105679645A (zh) * 2014-11-17 2016-06-15 上海华力微电子有限公司 嵌入式锗硅外延位错缺陷的改善方法
GB201502306D0 (en) * 2015-02-12 2015-04-01 Hansa Medical Ab Protein
US10734490B1 (en) 2019-03-22 2020-08-04 International Business Machines Corporation Bipolar junction transistor (BJT) with 3D wrap around emitter

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6552375B2 (en) * 2000-11-15 2003-04-22 Leland S. Swanson Blocking of boron diffusion through the emitter-emitter poly interface in PNP HBTs through use of a SiC layer at the top of the emitter epi layer
TW200729484A (en) * 2005-08-26 2007-08-01 Ibm Mobility enhancement in SiGe heterojunction bipolar transistors

Family Cites Families (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3602841A (en) * 1970-06-18 1971-08-31 Ibm High frequency bulk semiconductor amplifiers and oscillators
US4853076A (en) * 1983-12-29 1989-08-01 Massachusetts Institute Of Technology Semiconductor thin films
US4665415A (en) * 1985-04-24 1987-05-12 International Business Machines Corporation Semiconductor device with hole conduction via strained lattice
DE3676781D1 (de) * 1985-09-13 1991-02-14 Siemens Ag Integrierte bipolar- und komplementaere mos-transistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung.
JPS6476755A (en) 1987-09-18 1989-03-22 Hitachi Ltd Semiconductor device
US4958213A (en) * 1987-12-07 1990-09-18 Texas Instruments Incorporated Method for forming a transistor base region under thick oxide
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US5459346A (en) * 1988-06-28 1995-10-17 Ricoh Co., Ltd. Semiconductor substrate with electrical contact in groove
US5006913A (en) * 1988-11-05 1991-04-09 Mitsubishi Denki Kabushiki Kaisha Stacked type semiconductor device
US5108843A (en) * 1988-11-30 1992-04-28 Ricoh Company, Ltd. Thin film semiconductor and process for producing the same
US4952524A (en) * 1989-05-05 1990-08-28 At&T Bell Laboratories Semiconductor device manufacture including trench formation
US5310446A (en) * 1990-01-10 1994-05-10 Ricoh Company, Ltd. Method for producing semiconductor film
US5060030A (en) * 1990-07-18 1991-10-22 Raytheon Company Pseudomorphic HEMT having strained compensation layer
JP2600485B2 (ja) * 1990-11-28 1997-04-16 日本電気株式会社 半導体装置
US5081513A (en) * 1991-02-28 1992-01-14 Xerox Corporation Electronic device with recovery layer proximate to active layer
US5371399A (en) * 1991-06-14 1994-12-06 International Business Machines Corporation Compound semiconductor having metallic inclusions and devices fabricated therefrom
US5352912A (en) * 1991-11-13 1994-10-04 International Business Machines Corporation Graded bandgap single-crystal emitter heterojunction bipolar transistor
US5134085A (en) * 1991-11-21 1992-07-28 Micron Technology, Inc. Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories
US5391510A (en) * 1992-02-28 1995-02-21 International Business Machines Corporation Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps
US6008126A (en) * 1992-04-08 1999-12-28 Elm Technology Corporation Membrane dielectric isolation IC fabrication
US5561302A (en) * 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US5670798A (en) * 1995-03-29 1997-09-23 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact non-nitride buffer layer and methods of fabricating same
US5679965A (en) * 1995-03-29 1997-10-21 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact, non-nitride buffer layer and methods of fabricating same
US5557122A (en) * 1995-05-12 1996-09-17 Alliance Semiconductors Corporation Semiconductor electrode having improved grain structure and oxide growth properties
KR100213196B1 (ko) * 1996-03-15 1999-08-02 윤종용 트렌치 소자분리
JPH09260397A (ja) * 1996-03-25 1997-10-03 Hitachi Ltd 半導体回路およびバイポーラトランジスタ
US6403975B1 (en) * 1996-04-09 2002-06-11 Max-Planck Gesellschaft Zur Forderung Der Wissenschafteneev Semiconductor components, in particular photodetectors, light emitting diodes, optical modulators and waveguides with multilayer structures grown on silicon substrates
US5880040A (en) * 1996-04-15 1999-03-09 Macronix International Co., Ltd. Gate dielectric based on oxynitride grown in N2 O and annealed in NO
CN1053527C (zh) * 1996-05-14 2000-06-14 电子科技大学 绝缘栅异质结双极晶体管
US5861651A (en) * 1997-02-28 1999-01-19 Lucent Technologies Inc. Field effect devices and capacitors with improved thin film dielectrics and method for making same
US5940736A (en) * 1997-03-11 1999-08-17 Lucent Technologies Inc. Method for forming a high quality ultrathin gate oxide layer
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US6025280A (en) * 1997-04-28 2000-02-15 Lucent Technologies Inc. Use of SiD4 for deposition of ultra thin and controllable oxides
US5960297A (en) * 1997-07-02 1999-09-28 Kabushiki Kaisha Toshiba Shallow trench isolation structure and method of forming the same
JP3139426B2 (ja) * 1997-10-15 2001-02-26 日本電気株式会社 半導体装置
US6066545A (en) * 1997-12-09 2000-05-23 Texas Instruments Incorporated Birdsbeak encroachment using combination of wet and dry etch for isolation nitride
US6274421B1 (en) * 1998-01-09 2001-08-14 Sharp Laboratories Of America, Inc. Method of making metal gate sub-micron MOS transistor
KR100275908B1 (ko) * 1998-03-02 2000-12-15 윤종용 집적 회로에 트렌치 아이솔레이션을 형성하는방법
US6361885B1 (en) * 1998-04-10 2002-03-26 Organic Display Technology Organic electroluminescent materials and device made from such materials
US6165383A (en) * 1998-04-10 2000-12-26 Organic Display Technology Useful precursors for organic electroluminescent materials and devices made from such materials
US5989978A (en) * 1998-07-16 1999-11-23 Chartered Semiconductor Manufacturing, Ltd. Shallow trench isolation of MOSFETS with reduced corner parasitic currents
JP4592837B2 (ja) * 1998-07-31 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6319794B1 (en) * 1998-10-14 2001-11-20 International Business Machines Corporation Structure and method for producing low leakage isolation devices
US6235598B1 (en) * 1998-11-13 2001-05-22 Intel Corporation Method of using thick first spacers to improve salicide resistance on polysilicon gates
US6117722A (en) * 1999-02-18 2000-09-12 Taiwan Semiconductor Manufacturing Company SRAM layout for relaxing mechanical stress in shallow trench isolation technology and method of manufacture thereof
US6255169B1 (en) * 1999-02-22 2001-07-03 Advanced Micro Devices, Inc. Process for fabricating a high-endurance non-volatile memory device
US6284626B1 (en) * 1999-04-06 2001-09-04 Vantis Corporation Angled nitrogen ion implantation for minimizing mechanical stress on side walls of an isolation trench
US6228694B1 (en) * 1999-06-28 2001-05-08 Intel Corporation Method of increasing the mobility of MOS transistors by use of localized stress regions
US6656822B2 (en) * 1999-06-28 2003-12-02 Intel Corporation Method for reduced capacitance interconnect system using gaseous implants into the ILD
US6281532B1 (en) * 1999-06-28 2001-08-28 Intel Corporation Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering
US6362082B1 (en) * 1999-06-28 2002-03-26 Intel Corporation Methodology for control of short channel effects in MOS transistors
KR100332108B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
TW426940B (en) * 1999-07-30 2001-03-21 United Microelectronics Corp Manufacturing method of MOS field effect transistor
US6483171B1 (en) * 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
US6284623B1 (en) * 1999-10-25 2001-09-04 Peng-Fei Zhang Method of fabricating semiconductor devices using shallow trench isolation with reduced narrow channel effect
US6476462B2 (en) * 1999-12-28 2002-11-05 Texas Instruments Incorporated MOS-type semiconductor device and method for making same
US6251738B1 (en) * 2000-01-10 2001-06-26 International Business Machines Corporation Process for forming a silicon-germanium base of heterojunction bipolar transistor
US6221735B1 (en) * 2000-02-15 2001-04-24 Philips Semiconductors, Inc. Method for eliminating stress induced dislocations in CMOS devices
US6531369B1 (en) * 2000-03-01 2003-03-11 Applied Micro Circuits Corporation Heterojunction bipolar transistor (HBT) fabrication using a selectively deposited silicon germanium (SiGe)
US6368931B1 (en) * 2000-03-27 2002-04-09 Intel Corporation Thin tensile layers in shallow trench isolation and method of making same
US6493497B1 (en) * 2000-09-26 2002-12-10 Motorola, Inc. Electro-optic structure and process for fabricating same
US6501121B1 (en) * 2000-11-15 2002-12-31 Motorola, Inc. Semiconductor structure
US7312485B2 (en) * 2000-11-29 2007-12-25 Intel Corporation CMOS fabrication process utilizing special transistor orientation
US6563152B2 (en) * 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
US20020086497A1 (en) * 2000-12-30 2002-07-04 Kwok Siang Ping Beaker shape trench with nitride pull-back for STI
US6265317B1 (en) * 2001-01-09 2001-07-24 Taiwan Semiconductor Manufacturing Company Top corner rounding for shallow trench isolation
US6403486B1 (en) * 2001-04-30 2002-06-11 Taiwan Semiconductor Manufacturing Company Method for forming a shallow trench isolation
US6780735B2 (en) * 2001-04-30 2004-08-24 International Business Machines Corporation Method to increase carbon and boron doping concentrations in Si and SiGe films
US6531740B2 (en) * 2001-07-17 2003-03-11 Motorola, Inc. Integrated impedance matching and stability network
US6498358B1 (en) * 2001-07-20 2002-12-24 Motorola, Inc. Structure and method for fabricating an electro-optic system having an electrochromic diffraction grating
US6908810B2 (en) * 2001-08-08 2005-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of preventing threshold voltage of MOS transistor from being decreased by shallow trench isolation formation
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
AU2002349881A1 (en) * 2001-09-21 2003-04-01 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US20030057184A1 (en) * 2001-09-22 2003-03-27 Shiuh-Sheng Yu Method for pull back SiN to increase rounding effect in a shallow trench isolation process
US6656798B2 (en) * 2001-09-28 2003-12-02 Infineon Technologies, Ag Gate processing method with reduced gate oxide corner and edge thinning
US6635506B2 (en) * 2001-11-07 2003-10-21 International Business Machines Corporation Method of fabricating micro-electromechanical switches on CMOS compatible substrates
CN1204616C (zh) * 2001-12-20 2005-06-01 国际商业机器公司 用sige bicmos集成方案制造多晶－多晶电容器的方法
US6461936B1 (en) * 2002-01-04 2002-10-08 Infineon Technologies Ag Double pullback method of filling an isolation trench
JP3719998B2 (ja) * 2002-04-01 2005-11-24 松下電器産業株式会社 半導体装置の製造方法
US6528862B1 (en) * 2002-04-19 2003-03-04 National Semiconductor Corporation Bipolar transistor with a box-type germanium profile that lies outside of the emitter-base depletion region
US6621392B1 (en) * 2002-04-25 2003-09-16 International Business Machines Corporation Micro electromechanical switch having self-aligned spacers
CN1625811A (zh) * 2002-04-26 2005-06-08 国际商业机器公司 提高截止频率的硅锗晶体管

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6552375B2 (en) * 2000-11-15 2003-04-22 Leland S. Swanson Blocking of boron diffusion through the emitter-emitter poly interface in PNP HBTs through use of a SiC layer at the top of the emitter epi layer
TW200729484A (en) * 2005-08-26 2007-08-01 Ibm Mobility enhancement in SiGe heterojunction bipolar transistors

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189715B2 (en) 2020-03-12 2021-11-30 Powerchip Semiconductor Manufacturing Corporation Semiconductor device and manufacturing method thereof
TWI755694B (zh) * 2020-03-12 2022-02-21 力晶積成電子製造股份有限公司 半導體元件及其製造方法

Also Published As

Publication number Publication date
KR20080037659A (ko) 2008-04-30
KR101020014B1 (ko) 2011-03-09
WO2007025259A3 (en) 2009-04-16
JP5607777B2 (ja) 2014-10-15
US20090224286A1 (en) 2009-09-10
WO2007025259A2 (en) 2007-03-01
JP5400382B2 (ja) 2014-01-29
CN101589460A (zh) 2009-11-25
JP2013141007A (ja) 2013-07-18
US7544577B2 (en) 2009-06-09
JP2009509318A (ja) 2009-03-05
EP1917682A4 (en) 2009-09-30
CN101589460B (zh) 2011-07-20
US20070045775A1 (en) 2007-03-01
TW200729484A (en) 2007-08-01
EP1917682A2 (en) 2008-05-07

Similar Documents

Publication Publication Date Title
JP5607777B2 (ja) ＳｉＧｅへテロ接合バイポーラ・トランジスタにおける移動度の向上
US6911401B2 (en) Method for CVD process control for enhancing device performance
King et al. Si/Si/sub 1-x/Ge/sub x/heterojunction bipolar transistors produced by limited reaction processing
Iyer et al. Silicon-germanium base heterojunction bipolar transistors by molecular beam epitaxy
TW202141786A (zh) 包含射極-基極與基極-集極超晶格之雙極接面電晶體及其相關方法
CN101051651A (zh) 异质结双极型晶体管及其制造方法
US20010051382A1 (en) Method for fabricating epitaxial substrate
US20130295733A1 (en) Si-Ge-Si SEMICONDUCTOR STRUCTURE HAVING DOUBLE COMPOSITIONALLY-GRADED HETERO-STRUCTURES AND METHOD FOR FORMING THE SAME
US9337281B2 (en) Planar semiconductor growth on III-V material
US7170112B2 (en) Graded-base-bandgap bipolar transistor having a constant—bandgap in the base
Poortmans et al. Theoretical calculation and experimental evidence of the real and apparent bandgap narrowing due to heavy doping in p-type Si and strained Si1− xGex layers
Chroboczek et al. Has SiGe lowered the noise in transistors?
KR100460201B1 (ko) ＳｉＧｅ/Ｓｉ 이종 접합 전계 효과 트랜지스터 제조용 기판의 형성 방법
Wistey et al. III-V/Ge channel engineering for future CMOS
JPH03159135A (ja) 半導体装置及びその製造方法
TWI693714B (zh) 包含化合物半導體材料及雜質與點缺陷阻擋超晶格之半導體元件及方法
Požela Heterostructure Bipolar Transistors
Sharer Incorporation of the silicon germanium carbon compound in the realization of a bipolar inversion channel field-effect transistor (BICFET)
Willander et al. Silicon germanium strained layers and heterostructures
Oda et al. DC and AC performances in selectively grown SiGe-base HBTs
Chung si/sige heterostructures: materials, physics, quantum functional devices and their integration with heterostructure bipolar transistors
ŞAHİN et al. Properties of MOS Capacitors Produced on SiGe Formed by Ge-implanted Si
Liao Antimonide-based field-effect transistors and heterojunction bipolar transistors grown by molecular beam epitaxy
YUAN et al. VLSI ELECTRONICS: MICROSTRUCTURE SCIENCE, VOL. 11
Straube Fabrication and characterisation of p-MOSFETs with a strained SiGe channel

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees