TWI393141B - A column decoder that can be used to speed up the read speed in a number of programmable flash memories - Google Patents

Description

應用在多次可程式化快閃記憶體中能加快讀取速度的列解碼器

本發明係有關一種多次可程式化快閃記憶體，特別是關於一種應用在多次可程式化快閃記憶體中能加快讀取速度的列解碼器。

圖1顯示習知的快閃記憶體10，其中列解碼器12及行解碼器16分別根據輸入信號In1及In2驅動記憶體陣列14，進而執行程式化、抹除、修正或讀取等操作。快閃記憶體10的讀取速度主要受到字元線延遲的影響，而字元線延遲則與列解碼器12有關。圖2顯示圖1中的列解碼器12，其中字元驅動器18根據信號XT、XTB及BLKB驅動宇元線WL1或WL2，在高壓模式時，高壓準位平移器20根據輸入信號In1及高壓HV產生信號XT、XTB及BLKB給字元驅動器18以執行程式化、抹除或修正等操作，其中高壓HV大於電源電壓VDD或小於接地電位GND，在讀取模式時，高壓準位平移器20根據輸入信號In1及電源電壓VDD產生信號XT、XTB及BLKB給字元驅動器18以執行讀取操作。

圖3顯示高壓準位平移器20的部分電路，其中邏輯電路22根據輸入信號In1產生信號S1，PMOS電晶體24及NMOS電晶體26串聯在電壓HV或VDD及接地端GND之間，PMOS電晶體28及NMOS電晶體30串聯在電壓HV或VDD及接地端GND之間，電晶體24、26、28及30以及反相器32組成一 準位平移電路(level shift circuit)用以平移信號S1的準位，進而產生信號S2以決定信號XT、XTB或BLKB。在實作上，高壓準位平移器20可能包含多層的準位平移電路。由於在高壓模式時，需要使用高壓HV，因此電晶體24、26、28及30均為高壓元件，換言之，電晶體24、26、28及30具有較高的門檻電壓(V_th )。然而，在讀取模式時是使用電源電壓VDD，一般就0.5um製程，電壓VDD的範圍在1.8V~5V之間，當電壓VDD<3V時，將需要較長的時間來打開(turn on)電晶體24、26、28及30，故反應較慢，也就是說，在電壓VDD較低的情形下，讀取速度下降。再者，為了使正負高壓應用皆正常，設計PMOS電晶體24及28與NMOS電晶體26及30的尺寸比例時，故意較為懸殊，然而這將造成信號傳輸緩慢，使得讀取速度進一步下降。

為了解決在讀取模式時因電壓VDD太低而使讀取速度下降的問題，Kwon在美國專利第6,865,118號提出一種在半導體記憶裝置中的升壓電路，用以在讀取模式時將電壓VDD拉高至5V以加快讀取速度，然而，此種方法將使得功率消耗增加。

因此，一種無需增加功率消耗而能增加快閃記憶體讀取速度的裝置，乃為所冀。

本發明的目的，在於提出一種新式多次可程式化快閃記憶體的列解碼器，其可以加快該快閃記憶體的讀取速度。

根據本發明，一種新式多次可程式化快閃記憶體的列解碼器包括字元線驅動器、切換電路、高壓準位平移器及捷徑電路，其中在高壓模式時，該高壓準位平移器根據一字元線信號及一高壓產生一第一信號經該切換電路提供給該字元驅動器，以驅動該快閃記憶體的字元線，在讀取模式時，該捷徑電路根據該字元線信號及一電源電壓產生一第二信號經該切換電路提供給該字元驅動器，以驅動該快閃記憶體的字元線。該捷徑電路係由一般邏輯元件組成，因此在讀取模式時字元線信號不用經過多層由高壓元件組成的的準位平移電路，因而能大幅減少字元線信號延遲時間，增加讀取模式的讀取速度。

圖4顯示多次可程式化快閃記憶體的列解碼器40，在高壓模式時，例如執行程式化、抹除或修正操作時，高壓準位平移器46根據字元線信號In及高壓HV產生信號XT_HV、XTB_HV及BLKB_HV，切換電路44將高壓準位平移器46的輸出傳送給字元驅動器42。在讀取模式時，捷徑電路48根據字元線信號In及電源電壓VDD產生信號XT_READ、XTB_READ及BLKB_READ，切換電路44將捷徑電路48的輸出傳送給字元驅動器42。字元驅動器42根據切換電路44所送出的信號XT、XTB及BLKB驅動該快閃記憶體的字元線。

圖5顯示圖4中捷徑電路48的部分電路，其中捷徑電路48是由一般邏輯元件組成的邏輯電路，捷徑電路48根據 字元線信號In產生兩個反相的信號XT_READ及XTB_READ至切換電路44，切換電路44根據信號RDEN及RDENB決定是否根據捷徑電路48所輸出的信號XT_READ及XTB_READ產生信號XT及XTB。

圖6顯示圖4中捷徑電路48的部分電路，其中捷徑電路48是由一般邏輯元件組成的邏輯電路，捷徑電路48根據字元線信號In產生信號BLKB_READ至切換電路44，切換電路44根據信號RDEN及RDENB決定是否根據捷徑電路48所輸出的信號BLKB_READ產生信號BLKB。

在列解碼器40中，程式化、抹除及修正等操作使用由高壓元件組成的高壓準位平移電路46，而讀取操作則使用由一般邏輯元件所組成的捷徑，因此在讀取模式時不用再經過多層的準位平移電路，故能大幅減少字元線信號In延遲時間，同時也不再因準位平移電路的電晶體尺寸比例懸殊而導致信號傳遞緩慢，因此能增加讀取速度，此外，由於列解碼器40無需使用升壓電路來拉高電壓VDD，因此沒有額外的功率消耗。

圖7顯示使用傳統列解碼器12及本發明列解碼器40的讀取速度，在使用0.5um製程且電壓VDD＝3V的情況下，傳統列解碼器12的字元線延遲為23ns，而讀取操作頻率為21.7Mhz，本發明列解碼器40的字元線延遲為15ns，而讀居操作頻率為33Mhz，顯然，本發明的列解碼器40具有較快的讀取速度。

10‧‧‧快閃記憶體

12‧‧‧列解碼器

14‧‧‧記憶體陣列

16‧‧‧行解碼器

18‧‧‧字元線驅動器

20‧‧‧高壓準位平移器

22‧‧‧邏輯電路

24‧‧‧PMOS電晶體

26‧‧‧NMOS電晶體

28‧‧‧PMOS電晶體

30‧‧‧NMOS電晶體

32‧‧‧反相器

40‧‧‧列解碼器

42‧‧‧字元線驅動器

44‧‧‧切換電路

46‧‧‧高壓準位平移器

48‧‧‧捷徑電路

圖1顯示習知的快閃記憶體；圖2顯示圖1中的列解碼器；圖3顯示高壓準位平移器的部分電路；圖4顯示多次可程式化快閃記憶體的列解碼器；圖5顯示圖4中捷徑電路的部分電路；圖6顯示圖4中捷徑電路的部分電路；以及圖7顯示使用傳統列解碼器及本發明列解碼器的讀取速度。

40‧‧‧列解碼器

42‧‧‧字元線驅動器

44‧‧‧切換電路

46‧‧‧高壓準位平移器

48‧‧‧捷徑電路

Claims (4)

1. 一種多次可程式化快閃記憶體的列解碼器，該快閃記憶體包含多條字元線，該列解碼器包括：一驅動器，根據一第一信號驅動該多條字元線；一高壓準位平移器，根據一第一電壓及一字元線信號產生一第二信號；一捷徑電路，根據該字元線信號及一第二電壓產生一第三信號；以及一切換電路，在高壓模式時，選取該第二信號作為該第一信號，在讀取模式時，選取該第三信號作為該第一信號。
2. 如請求項1之列解碼器，其中該捷徑電路包括一邏輯電路。
3. 如請求項1之列解碼器，其中該第一電壓大於該第二電壓。
4. 如請求項1之列解碼器，其中該第一電壓小於接地電位。