[go: up one dir, main page]

TWI391929B - 具有索引程式化及減少驗證之非揮發性記憶體及方法 - Google Patents

具有索引程式化及減少驗證之非揮發性記憶體及方法 Download PDF

Info

Publication number
TWI391929B
TWI391929B TW98118432A TW98118432A TWI391929B TW I391929 B TWI391929 B TW I391929B TW 98118432 A TW98118432 A TW 98118432A TW 98118432 A TW98118432 A TW 98118432A TW I391929 B TWI391929 B TW I391929B
Authority
TW
Taiwan
Prior art keywords
memory
stylized
unit
stylization
voltage
Prior art date
Application number
TW98118432A
Other languages
English (en)
Other versions
TW201011751A (en
Inventor
Raul-Adrian Cernea
Original Assignee
Sandisk Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/138,371 external-priority patent/US7800945B2/en
Priority claimed from US12/138,378 external-priority patent/US7826271B2/en
Application filed by Sandisk Technologies Inc filed Critical Sandisk Technologies Inc
Publication of TW201011751A publication Critical patent/TW201011751A/zh
Application granted granted Critical
Publication of TWI391929B publication Critical patent/TWI391929B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Description

具有索引程式化及減少驗證之非揮發性記憶體及方法
本發明大體係關於諸如電可抹除可程式化唯讀記憶體(EEPROM)及快閃EEPROM之非揮發性半導體記憶體，且尤其係關於程式化-驗證操作之數目經最小化的記憶體及程式化操作。
能夠進行電荷之非揮發性儲存的固態記憶體(特別係呈經封裝為小型外形尺寸卡之EEPROM及快閃EEPROM的形式)近來已成為多種行動及掌上型裝置(尤其係資訊用具及消費型電子產品)中之精選儲存器。不同於亦為固態記憶體之RAM(隨機存取記憶體)，快閃記憶體為非揮發性的，且即使在斷開電源之後仍保持其所儲存資料。儘管成本較高，但快閃記憶體愈加用於大量儲存器應用中。基於諸如硬碟機及軟性磁碟之旋轉磁性媒體的習知大量儲存器不適於行動及掌上型環境。此係因為磁碟機傾向於龐大、易於造成機械故障且具有高潛時及高功率要求。此等不良屬性使基於磁碟之儲存器在大多數行動及攜帶型應用中不實用。另一方面，為嵌埋式及呈抽取式卡之形式兩者的快閃記憶體由於其小尺寸、低功率消耗、高速度及高可靠性特徵而理想地適於行動及掌上型環境中。
EEPROM及電可程式化唯讀記憶體(EPROM)為可經抹除且使新資料經寫入或「經程式化」至其記憶體單元中之非揮發性記憶體。兩者皆在場效電晶體結構中利用浮動(未 連接)傳導閘極，其在源極區域與汲極區域之間定位於半導體基板中之通道區域上。接著在浮動閘極上提供控制閘極。藉由保持於浮動閘極上之電荷之量來控制電晶體之臨限電壓特性。亦即，對於浮動閘極上之電荷之給定位準，存在必須在「接通」電晶體以允許其源極區域與汲極區域之間傳導之前施加至控制閘極之相應電壓(臨限值)。
浮動閘極可保持一電荷範圍且因此可經程式化至在臨限電壓窗內之任何臨限電壓位準。藉由裝置之最小臨限位準及最大臨限位準來定界臨限電壓窗之大小，最小臨限位準及最大臨限位準又對應於可經程式化至浮動閘極上之電荷之範圍。臨限值窗通常取決於記憶體裝置之特性、操作條件及歷史。原則上，在窗內之每一相異可解析臨限電壓位準範圍可用以指定單元之確定記憶體狀態。當將臨限電壓分割為兩個相異區域時，每一記憶體單元將能夠儲存一資料位元。類似地，當將臨限電壓窗分割為兩個以上相異區域時，每一記憶體單元將能夠儲存一個以上資料位元。
在常見的雙態EEPROM單元中，建立至少一電流斷點位準，以便將傳導窗分割為兩個區域。當藉由施加預定固定電壓來讀取單元時，藉由與斷點位準(或參考電流IREF)比較而將其源極/汲極電流解析為記憶體狀態。若所讀取之電流高於斷點位準之電流，則判定單元處於一邏輯狀態(例如，「0」狀態)。另一方面，若電流小於斷點位準之電流，則判定單元處於另一邏輯狀態(例如，「1」狀態)。因此，該雙態單元儲存一數位資訊位元。經常提供可在外部 可程式化之參考電流源作為記憶體系統之一部分以產生斷點位準電流。
為了增加記憶體容量，隨著半導體技術之狀態進步而製造具有愈來愈高之密度的快閃EEPROM裝置。用於增加儲存容量之另一方法係使每一記憶體單元儲存兩個以上狀態。
對於多態或多位準EEPROM記憶體單元，藉由一個以上斷點而將傳導窗分割為兩個以上區域，使得每一單元能夠儲存一個以上資料位元。給定EEPROM陣列可儲存之資訊因此隨著每一單元可儲存之狀態之數目而增加。美國專利第5,172,338號中已描述具有多態或多位準記憶體單元之EEPROM或快閃EEPROM。
通常藉由兩個機制中之一者而將用作記憶體單元之電晶體程式化至「經程式化」狀態。在「熱電子注入」中，施加至汲極之高電壓將電子加速跨越基板通道區域。同時，施加至控制閘極之高電壓將熱電子經由薄閘極介電質而拉至浮動閘極上。在「穿隧注入」中，相對於基板向控制閘極施加高電壓。以此方式，將電子自基板拉至介入浮動閘極。
可藉由許多機制來抹除記憶體裝置。對於EPROM，可藉由紫外線輻射而將電荷自浮動閘極移除而整體抹除記憶體。對於EEPROM，可藉由相對於控制閘極將高電壓施加至基板以便誘發浮動閘極中之電子經由薄氧化物而穿隧至基板通道區域(亦即，福勒-諾德海姆(Fowler-Nordheim)穿 隧)而電抹除記憶體單元。通常，可逐位元組地抹除EEPROM。對於快閃EEPROM，可同時全部或每次一或多個區塊地電抹除記憶體，其中一區塊可由記憶體之512個位元組或更多位元組組成。
記憶體裝置通常包含可安裝於卡上之一或多個記憶體晶片。每一記憶體晶片包含由諸如解碼器及抹除、寫入及讀取電路之周邊電路所支援的記憶體單元陣列。較複雜之記憶體裝置與執行智慧型且較高層級之記憶體操作及介面連接之外部記憶體控制器一起操作。
存在現今正使用的許多商業成功之非揮發性固態記憶體裝置。此等記憶體裝置可為快閃EEPROM或可使用其他類型之非揮發性記憶體單元。美國專利第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063號以及第5,661,053號、第5,313,421號及第6,222,762號中給出快閃記憶體及系統之實例以及其製造方法。詳言之，美國專利第5,570,315號、第5,903,495號、第6,046,935號中描述具有NAND串結構之快閃記憶體裝置。再者，非揮發性記憶體裝置亦係由具有用於儲存電荷之介電層的記憶體單元製造。代替早先所描述之傳導浮動閘極元件，使用介電層。Eitan等人之「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」(IEEE Electron Device Letters，第21卷，第11號，2000年11月，第543-545頁)中已描述利用介電儲存元件之該等記憶體裝置。ONO介電層延伸跨越源極擴散區與汲極擴散區之間的通道。將用於一資料位元 之電荷定位於介電層中鄰近於汲極，且將用於另一資料位元之電荷定位於介電層中鄰近於源極。舉例而言，美國專利第5,768,192號及第6,011,725號揭示具有夾於兩個二氧化矽層之間的捕集介電質的非揮發性記憶體單元。藉由單獨地讀取介電質內之空間分離之電荷儲存區域之二進位狀態來實施多態資料儲存。
為了改良讀取及程式化效能，並行地讀取或程式化陣列中之多個電荷儲存元件或記憶體電晶體。因此，一同讀取或程式化記憶體元件「頁」。在現有記憶體架構中，一列通常含有若干交錯頁或其可構成一頁。將一同讀取或程式化頁之所有記憶體元件。
使用一系列交替程式化/驗證循環之習知程式化技術係處理程式化過程中之不確定性，其中單元之臨限電壓最初回應於VPGM 之相對較大改變而快速地增長。然而，增長減慢且最後停止，因為經程式化至浮動閘極中之電荷充當屏蔽以減小用於進一步將電子穿隧至浮動閘極中的有效電場。該過程呈現為高度非線性的，且因此，使用試誤法(trial-and-error approach)。
程式化/驗證程式化技術之缺點在於：驗證循環佔用時間且影響效能。該問題係藉由能夠儲存多個位元之記憶體單元的實施而加劇。基本上，需要針對記憶體單元之可能多個狀態中之每一者而執行驗證。對於具有16個可能記憶體狀態之記憶體，此意謂每一驗證循環可引起高達16個感測操作。因此，隨著多位準記憶體單元(「MLC」)中可區 別狀態位準之數目增加，程式化/驗證方案之驗證循環變得愈加耗時。
Loc Tu等人在2006年9月12日申請之題為「Method for Non-volatile Memory with Linear Estimation of Initial Programming Voltage」的美國專利申請案第11/531,227號揭示一種藉由線性估計來估計最初程式化電壓之方法。為了達成非揮發性記憶體之良好程式化效能，必須在工廠最佳地選擇最初程式化電壓VPGM0 及步長。此係藉由測試每一記憶體單元頁而完成。藉由具有階梯波形之一系列電壓脈衝來逐次地程式化耦接至選定頁之字線，其中在脈衝中間進行驗證，直至該頁經驗證至指定型式。在對頁進行程式化驗證時之程式化電壓將用以藉由線性地按比例調整回至用於該頁之起始程式化電壓的最初值而進行估計。藉由在第二遍次(pass)中使用來自第一遍次之估計而進一步改進估計。因此，使用習知交替程式化與驗證來建立用於成功地程式化一頁之最終程式化電壓。接著，線性地按比例調整回最終程式化電壓以達到用於該頁之所估計的最初程式化電壓。此類型之按比例調整係在頁層級處之總規模上，且不解決在逐單元基礎上習知地程式化及驗證在現場之記憶體的缺點。
詳言之，習知程式化在每一脈衝中間需要驗證操作。當將記憶體分割為許多記憶體狀態時，驗證操作必須在每一脈衝中間檢查許多狀態。驗證操作之數目隨著狀態分割之數目的平方而增加。因此，對於每單元保持3個或3個以上 資料位元之記憶體而言，驗證操作之數目變得大得驚人。
為了改良程式化解析度，習知方法係使程式化脈衝步長更精細。然而，此具有按比例地增加為程式化所需要之脈衝之數目而藉此增加程式化時間的效應。另外，程式化脈衝之增加將混合至習知方法中之交錯驗證之數目。
因此，存在針對高容量且高效能之非揮發性記憶體的普遍需要。詳言之，存在針對具有一種具有改良型程式化效能之高容量非揮發性記憶體的需要，其中前述缺點經最小化。
 索引程式化
根據本發明之一通用態樣，對記憶體單元群組並行地操作之多重遍次索引程式化方法包含：針對每一單元而維持程式化索引，以便提供諸如單元已接收之最後程式化電壓位準的資訊，使得在後續程式化流程中，可進行單元相對於程式化索引之程式化或抑制程式化。
較佳地，在每一程式化流程時，將如在呈階梯脈衝串之形式之一系列遞增脈衝中的程式化電壓施加至記憶體單元群組，使得隨著脈衝計數增加，記憶體單元暴露至增加之程式化電壓。在較佳實施例中，將每一離散程式化電壓位準適宜地表達為脈衝計數或脈衝數目。類似地，按照脈衝數目而表達程式化索引。
在記憶體單元群組之程式化流程中，使用群組中之單元之程式化索引以控制相對於遞增脈衝中之每一者是允許還 是抑制程式化。
在第一實施中，自記憶體單元之最初程式化體驗獲得單元之程式化索引。程式化索引儲存在程式化流程期間對單元進行程式化抑制之前施加至單元的最後程式化電壓位準或脈衝數目。藉由如在習知交錯程式化/驗證方法中之交錯程式化及驗證步驟來建立每一單元之程式化索引。在已對群組中之單元進行程式化驗證且將最後脈衝數目記錄為其程式化索引之後，抑制該單元之程式化。雖然此實施可引起較多驗證步驟，但其較不可能過度程式化任何單元。針對每一單元而建立之程式化索引可接著有利地用於後續程式化流程中以節省驗證步驟。
在第二實施中，將單元之程式化索引最初設定至單元之所估計的最大程式化電壓位準以接近但不超過其目標狀態而程式化。隨著將階梯脈衝串施加至群組中之每一單元，一單元在達到如由其程式化索引所指示之預期最大程式化電壓位準之後被抑制進一步程式化。階梯脈衝串之後續脈衝將對經抑制單元無影響。在程式化流程結束時，群組中之每一單元將接近每一各別目標狀態而被程式化，且每一程式化索引將反映每一單元已接收之最後程式化電壓位準。
在第三實施中，自記憶體單元之最初程式化體驗估計單元之程式化索引。詳言之，藉由一系列程式化脈衝(繼每一脈衝之後接著驗證)而將記憶體單元自經抹除狀態程式化至給定臨限電壓位準，給定臨限電壓位準用作一檢查點 且校準一預測性函數，自該預測性函數獲得給定目標臨限電壓位準之程式化索引或程式化電壓位準。藉由一或多個檢查點所校準之預測性方法來獲得程式化索引。
在一實施例中，藉由按比例地得到給定目標臨限電壓位準之程式化電壓位準的線性函數來近似預定函數。該線性函數具有由適用於記憶體陣列之單元群集(population)之預定平均值所給出的斜率。藉由針對給定記憶體單元而預定線性函數上之檢查點來針對給定記憶體單元而唯一地判定線性函數。檢查點係基於將記憶體單元程式化至指定臨限電壓位準之實際程式化電壓。檢查點較佳地對應於記憶體單元之最低程式化狀態中之一者。最初藉由使用(例如)習知程式化/驗證程式化技術而將記憶體單元程式化至檢查點。以此方式，判定為將記憶體單元程式化至指定記憶體狀態所必要之實際程式化電壓之檢查點值。因此，預定函數在用以判定用於將記憶體單元程式化至目標臨限電壓位準之程式化電壓值之前經校正以在檢查點臨限電壓位準下進行評估時得到檢查點程式化電壓值。
預測性程式化技術有利之處在於：程式化至目標狀態不需要驗證操作。驗證操作僅需要驗證檢查點狀態而非記憶體之所有可能狀態。
執行額外程式化流程以改良程式化準確度且使多態記憶體中之每一記憶體狀態之分布緊縮。
索引程式化之優點在於：可在程式化流程之每一程式化脈衝中間不需要驗證步驟的情況下程式化單元群組。此將 極大地改良程式化操作之效能。
根據本發明之另一通用態樣，對記憶體單元群組並行地操作之多重遍次索引程式化方法包括最初程式化流程及每一單元之程式化索引之建置。繼最初程式化流程之後接著驗證步驟及額外程式化流程以藉由最初遍次來修整任何不足量(short-fall)。藉由使用索引程式化，在驗證操作之數目顯著減少的情況下執行多重遍次程式化。
在下一程式化流程期間，抑制經驗證單元進一步程式化。使能夠藉由超出最後程式化流程中之脈衝的一脈衝來程式化未被驗證單元。重複驗證步驟及程式化流程，直至群組中之所有單元皆經驗證至其各別目標狀態。以此方式，有可能藉由在執行驗證步驟之前施加脈衝串之整個運程(run)而準確地將記憶體單元頁並行地程式化至其各別目標狀態。
索引程式化之優點在於：可在程式化流程之每一程式化脈衝中間不需要驗證步驟的情況下程式化單元群組。索引程式化將極大地改良程式化操作之效能。
 記憶體系統
圖1 至圖10 說明可實施本發明之各種態樣的實例記憶體系統。
圖11 及圖12 說明習知程式化技術。
圖13 至圖29 說明本發明之各種態樣及實施例。
圖1 示意性地說明可實施本發明之非揮發性記憶體晶片 之功能區塊。記憶體晶片100包括二維記憶體單元陣列200、控制電路210，及諸如解碼器、讀取/寫入電路及多工器之周邊電路。
可藉由字線經由列解碼器230(分裂為230A、230B)及藉由位元線經由行解碼器260(分裂為260A、260B)而定址記憶體陣列200(亦見圖4 及圖5 )。讀取/寫入電路270(分裂為270A、270B)允許並行地讀取或程式化記憶體單元頁。資料I/O匯流排231耦接至讀取/寫入電路270。
在一較佳實施例中，一頁係由共用同一字線之一列相連記憶體單元構成。在將一列記憶體單元分割為多個頁之另一實施例中，提供區塊多工器250(分裂為250A及250B)以將讀取/寫入電路270多工至個別頁。舉例而言，將分別由奇數行記憶體單元與偶數行記憶體單元形成之兩個頁多工至讀取/寫入電路。
圖1 說明一較佳配置，其中在陣列之相反側上以對稱方式來實施由各種周邊電路對記憶體陣列200之存取，使得每一側上之存取線及電路之密度減少一半。因此，將列解碼器分裂為列解碼器230A及230B且將行解碼器分裂為行解碼器260A及260B。在將一列記憶體單元分割為多個頁之實施例中，將頁多工器250分裂為頁多工器250A及250B。類似地，將讀取/寫入電路270分裂為自陣列200之底部連接至位元線之讀取/寫入電路270A及自陣列200之頂部連接至位元線之讀取/寫入電路270B。以此方式，讀取/寫入模組之密度減少一半，且因此，感測模組380之密度 基本上減少一半。
控制電路110為與讀取/寫入電路270合作以對記憶體陣列200執行記憶體操作之晶片上控制器。控制電路110通常包括狀態機112，及諸如晶片上位址解碼器及功率控制模組(未明確圖示)之其他電路。狀態機112提供記憶體操作之晶片級控制。控制電路係經由外部記憶體控制器而與主機通信。
通常將記憶體陣列200組織為二維記憶體單元陣列，該等記憶體單元經配置為多個列及多個行且可藉由字線及位元線而定址。可根據NOR型或NAND型架構而形成陣列。
圖2 示意性地說明非揮發性記憶體單元。記憶體單元10可由具有諸如浮動閘極或介電層之電荷儲存單元20的場效電晶體實施。記憶體單元10亦包括源極14、汲極16及控制閘極30。
存在現今正使用的許多商業成功之非揮發性固態記憶體裝置。此等記憶體裝置可使用不同類型之記憶體單元，每一類型具有一或多個電荷儲存元件。
典型非揮發性記憶體單元包括EEPROM及快閃EEPROM。美國專利第5,595,924號中給出EEPROM單元及其製造方法之實例。美國專利第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063號、第5,661,053號、第5,313,421號及第6,222,762號中給出快閃EEPROM單元、其在記憶體系統中之使用及其製造方法之實例。詳言之，美國專利第5,570,315號、第5,903,495號、第6,046,935號中 描述具有NAND單元結構之記憶體裝置的實例。再者，Eitan等人之「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」(IEEE Electron Device Letters，第21卷，第11號，2000年11月，第543-545頁)且在美國專利第5,768,192號及第6,011,725號中已描述利用介電儲存元件之記憶體裝置的實例。
實務上，通常藉由在向控制閘極施加參考電壓時感測跨越單元之源極電極及汲極電極之傳導電流來讀取單元之記憶體狀態。因此，對於單元之浮動閘極上之每一給定電荷，可偵測相對於固定參考控制閘極電壓之相應傳導電流。類似地，可程式化至浮動閘極上之電荷範圍界定相應臨限電壓窗或相應傳導電流窗。
或者，代替偵測經分割電流窗當中之傳導電流，有可能在控制閘極處針對受測之給定記憶體狀態而設定臨限電壓且偵測傳導電流是低於還是高於臨限電流。在一實施中，藉由檢查傳導電流經由位元線之電容而放電之速率來完成傳導電流相對於臨限電流之偵測。
圖3 說明對於浮動閘極可在任一時間選擇性地儲存之四個不同電荷Q1至Q4而言源極-汲極電流ID 與控制閘極電壓VCG 之間的關係。四個實線ID 相對於VCG 曲線表示可經程式化至記憶體單元之浮動閘極上的四個可能電荷位準，其分別對應於四個可能記憶體狀態。作為一實例，一單元群集之臨限電壓窗可在0.5 V至3.5 V之範圍內。可藉由以各自為0.5 V之間隔而將臨限值窗分割為五個區域來分界分別 表示一個經抹除狀態與六個經程式化狀態之七個可能記憶體狀態「0」、「1」、「2」、「3」、「4」、「5」、「6」。舉例而言，若如圖所示使用2 μA之參考電流IREF，則可認為以Q1而程式化之單元處於記憶體狀態「1」，因為其曲線與IREF 相交於臨限值窗之藉由VCG=0.5 V及1.0 V而分界之區域中。類似地，Q4處於記憶體狀態「5」。
如自上文之描述可見，使記憶體單元儲存的狀態愈多，則其臨限值窗被劃分得愈精細。舉例而言，記憶體裝置可具有記憶體單元，記憶體單元具有在-1.5 V至5 V之範圍內的臨限值窗。此提供6.5 V之最大寬度。若記憶體單元將儲存16個狀態，則每一狀態可佔據臨限值窗中之200 mV至300 mV。此將需要程式化及讀取操作中之較高準確度，以便能夠達成所需解析度。
圖4 說明NOR記憶體單元陣列之實例。在記憶體陣列200中，每一列記憶體單元係藉由其源極14及汲極16而以菊鏈方式進行連接。有時將此設計稱作虛擬接地設計。列中之單元10使其控制閘極30連接至諸如字線42之字線。行中之單元使其源極及汲極分別連接至諸如位元線34及36之選定位元線。
圖5A 示意性地說明經組織為NAND串之記憶體單元串。NAND串50包含一系列記憶體電晶體M1、M2......Mn(例如，n=4、8、16或更高)，該等記憶體電晶體係藉由其源極及汲極而經菊鏈。一對選擇電晶體S1、S2分別控制記憶體電晶體鏈經由NAND串之源極端子54及汲極端子56而與 外部之連接。在記憶體陣列中，當接通源極選擇電晶體S1時，源極端子耦接至源極線(見圖5B )。類似地，當接通汲極選擇電晶體S2時，NAND串之汲極端子耦接至記憶體陣列之位元線。鏈中之每一記憶體電晶體10充當記憶體單元。其具有電荷儲存元件20以儲存給定量之電荷，以便表示所欲記憶體狀態。每一記憶體電晶體之控制閘極30允許對讀取及寫入操作之控制。如將在圖5B 中所見，一列NAND串之相應記憶體電晶體之控制閘極30皆連接至同一字線。類似地，選擇電晶體S1、S2中之每一者之控制閘極32分別經由NAND串之源極端子54及汲極端子56而提供對NAND串之控制存取。同樣地，一列NAND串之相應選擇電晶體之控制閘極32皆連接至同一選擇線。
當在程式化期間讀取或驗證NAND串內之經定址記憶體電晶體10時，向其控制閘極30供應適當電壓。同時，藉由在NAND串50中未被定址記憶體電晶體之其餘部分的控制閘極上施加充足電壓而完全接通NAND串50中未被定址記憶體電晶體之其餘部分。以此方式，自個別記憶體電晶體之源極至NAND串之源極端子54及同樣地自個別記憶體電晶體之汲極至單元之汲極端子56有效地產生傳導路徑。美國專利第5,570,315號、第5,903,495號、第6,046,935號中描述具有該等NAND串結構之記憶體裝置。
圖5B 說明記憶體單元之NAND陣列200的實例，其係由NAND串50(諸如圖5A所示之NAND串)構成。沿著每一行NAND串，位元線(諸如位元線36)耦接至每一NAND串之汲 極端子56。沿著每一組NAND串，源極線(諸如源極線34)耦接至每一NAND串之源極端子54。再者，沿著一組NAND串中之一列記憶體單元的控制閘極連接至字線(諸如字線42)。沿著一組NAND串中之一列選擇電晶體的控制閘極連接至選擇線(諸如選擇線44)。可藉由一組NAND串之字線及選擇線上的適當電壓來定址該組NAND串中之一整列記憶體單元。當讀取NAND串內之記憶體電晶體時，NAND串中之剩餘記憶體電晶體經由其關聯字線而被硬接通，使得流過該串之電流基本上取決於儲存於所讀取之單元中之電荷之位準。
感測電路及技術
圖6 說明圖1 所示之讀取/寫入電路270A及270B，其跨越記憶體單元陣列含有一組p 個感測模組。並行地操作之整組p 個感測模組480允許並行地讀取或程式化沿著一列之p 個單元10之區塊(或頁)。基本上，感測模組1將感測單元1中之電流I1 ，感測模組2將感測單元2中之電流I2 ，......，感測模組p將感測單元p中之電流Ip ，等等。自源極線34流出至聚集節點CLSRC中與自聚集節點CLSRC流動至接地的頁之總單元電流i TOT 將為p個單元中之所有電流的總和。在習知記憶體架構中，具有共同字線之一列記憶體單元形成兩個或兩個以上頁，其中並行地讀取及程式化頁中之記憶體單元。在具有兩個頁之列的狀況下，一頁係由偶數位元線存取，且另一頁係由奇數位元線存取。感測電路頁在任一時間耦接至偶數位元線或耦接至奇數位元線。在該狀況 下，提供頁多工器250A及250B以分別將讀取/寫入電路270A及270B多工至個別頁。
在基於56奈米技術之當前生產之晶片中，p>64000，且在43奈米32 Gbit×4晶片中，p>150000。在較佳實施例中，區塊為整列單元之運程。此為所謂的「全位元線」(all bit-line)架構，其中頁係由分別耦接至相連位元線之一列相連記憶體單元構成。在另一實施例中，區塊為列中之單元子集。舉例而言，單元子集可為整列之一半或整列之四分之一。單元子集可為相連單元或每隔一個之單元或每隔預定數目之單元的運程。每一感測模組經由位元線而耦接至記憶體單元，且包括用於感測記憶體單元之傳導電流的感測放大器。一般而言，若讀取/寫入電路分布於記憶體陣列之相反側上，則該組p個感測模組將分布於讀取/寫入電路270A與270B之兩個集合之間。
圖7 示意性地說明圖6 所示之感測模組的較佳組織。將含有p個感測模組之讀取/寫入電路270A及270B分組為一組讀取/寫入堆疊400。
圖8 更詳細地說明圖7 所示之讀取/寫入堆疊。每一讀取/寫入堆疊400在k 個位元線之群組上並行地操作。若頁具有p=r*k個位元線，則將存在r個讀取/寫入堆疊400-1、......、400-r。基本上，該架構係使得k 個感測模組之每一堆疊由共同處理器500服務，以便節省空間。共同處理器500基於位於感測模組480處及資料鎖存器430處之鎖存器中的當前值且基於來自狀態機112之控制而計算待儲存 於彼等鎖存器中之經更新資料。2006年6月29日申請之美國專利申請公開案第US-2006-0140007-A1號中已揭示共同處理器之詳細描述，該案之整體揭示係以引用之方式併入本文中。
並行地操作之整組經分割讀取/寫入堆疊400允許並行地讀取或程式化沿著一列之p 個單元之區塊(或頁)。因此，對於整列單元，將存在p 個讀取/寫入模組。由於每一堆疊伺服k 個記憶體單元，所以組中之讀取/寫入堆疊之總數因此係藉由r=p/k 而給出。舉例而言，若r 為組中之堆疊之數目，則p=r *k 。一實例記憶體陣列可具有：p =150000，k =8，且因此r =18750。
每一讀取/寫入堆疊(諸如，400-1)基本上含有並行地伺服k 個記憶體單元之區段的感測模組480-1至480-k之堆疊。頁控制器410經由線411而將控制及時序信號提供至讀取/寫入電路370。頁控制器自身經由線311而取決於記憶體控制器310。每一讀取/寫入堆疊400當中之通信係藉由互連堆疊匯流排431而實現且係由頁控制器410控制。控制線411將控制及時脈信號自頁控制器410提供至讀取/寫入堆疊400-1之組件。
在較佳配置中，將堆疊匯流排分割為用於在共同處理器500與感測模組480之堆疊之間通信的感測放大器匯流排422，及用於在處理器與資料鎖存器430之堆疊之間通信的資料匯流排423。
資料鎖存器430之堆疊包含資料鎖存器430-1至430-k， 與該堆疊相關聯之每一記憶體單元係針對一資料鎖存器。I/O模組440使資料鎖存器能夠經由I/O匯流排231而與外部交換資料。
共同處理器亦包括輸出端507，其係用於輸出指示記憶體操作之狀態(諸如，錯誤條件)的狀態信號。狀態信號係用以驅動n電晶體550之在線或(Wired-Or)組態中系接至旗標匯流排509的閘極。旗標匯流排較佳地係由控制器310預充電，且將在狀態信號係由讀取/寫入堆疊中之任一者確定時被下拉。
多態記憶體分割之實例
已經結合圖3 而描述記憶體單元各自儲存多個資料位元之非揮發性記憶體。特定實例為由場效電晶體陣列形成之記憶體，每一場效電晶體具有在其通道區域與其控制閘極之間的電荷儲存層。電荷儲存層或單元可儲存一電荷範圍，從而引起每一場效電晶體之一臨限電壓範圍。可能之臨限電壓範圍橫越一臨限值窗。當將臨限值窗分割為多個臨限電壓子範圍或區時，每一可解析區係用以表示記憶體單元之不同記憶體狀態。多個記憶體狀態可藉由一或多個二進位位元進行寫碼。舉例而言，經分割為四個區之記憶體單元可支援可經寫碼為2位元資料之四個狀態。類似地，經分割為八個區之記憶體單元可支援可經寫碼為3位元資料之八個記憶體狀態，等等。
圖9(0)至圖9(2) 說明程式化四狀態式記憶體單元群集之實例。圖9(0) 說明可程式化為分別表示記憶體狀態「0」、 「1」、「2」及「3」之臨限電壓之四個相異分布的記憶體單元群集。圖9(1) 說明經抹除記憶體之「經抹除」臨限電壓的最初分布。圖9(2) 說明在已程式化許多記憶體單元之後記憶體之實例。基本上，單元最初具有「經抹除」臨限電壓，且程式化將使單元移動至較高值而進入藉由DV1 、DV2 及DV3 而分界之三個區中的一者中。以此方式，每一記憶體單元可經程式化至三個經程式化狀態「1」、「2」及「3」中之一者，或在「經抹除」狀態中保持未被程式化。隨著記憶體變得更多程式化，如圖9(1) 所示之「經抹除」狀態的最初分布將變得愈來愈窄，且經抹除狀態係藉由「0」狀態表示。
具有下部位元(lower bit)及上部位元(upper bit)之2位元碼可用以表示四個記憶體狀態中之每一者。舉例而言，「0」、「1」、「2」及「3」狀態分別係藉由「11」、「01」、「00」及「10」表示。可藉由在「全序列」模式中進行感測而自記憶體讀取2位元資料，其中分別藉由在三個子遍次中相對於讀取分界臨限值DV1 、DV2 及DV3 進行感測而一同感測兩個位元。
圖10(0)至圖10(2) 說明程式化八狀態式記憶體單元群集之實例。圖10(0) 說明可程式化為分別表示記憶體狀態「0」至「7」之臨限電壓之八個相異分布的記憶體單元群集。圖10(1) 說明經抹除記憶體之「經抹除」臨限電壓的最初分布。圖10(2) 說明在已程式化許多記憶體單元之後記憶體之實例。基本上，單元最初具有「經抹除」臨限電壓， 且程式化將使單元移動至較高值而進入藉由DV1 至DV7 而分界之七個區中的一者中。以此方式，每一記憶體單元可經程式化至七個經程式化狀態「1」至「7」中之一者，或在「經抹除」狀態中保持未被程式化。隨著記憶體變得更多程式化，如圖10(1) 所示之「經抹除」狀態的最初分布將變得愈來愈窄，且經抹除狀態係藉由「0」狀態表示。
具有下部位元及上部位元之3位元碼可用以表示四個記憶體狀態中之每一者。舉例而言，「0」、「1」、「2」、「3」、「4」、「5」、「6」及「7」狀態分別係藉由「111」、「011」、「001」、「101」、「100」、「000」、「010」及「110」表示。可藉由在「全序列」模式中進行感測而自記憶體讀取3位元資料，其中分別藉由在七個子遍次中相對於讀取分界臨限值DV1 至DV7 進行感測而一同感測三個位元。
頁或字線程式化及驗證
程式化頁之一方法為全序列程式化。頁之所有單元最初皆係處於經抹除狀態。因此，頁之所有單元皆並行地自經抹除狀態朝向其目標狀態而被程式化。一旦已將具有作為目標狀態之「1」狀態的彼等記憶體單元程式化至「1」狀態，便將禁止該等記憶體單元進一步程式化，而具有目標狀態「2」或更高狀態之其他記憶體單元將經受進一步程式化。最後，亦將鎖定具有作為目標狀態之「2」狀態的記憶體單元以防進一步程式化。類似地，在累進程式化脈衝的情況下，將達到及鎖定具有目標狀態「3」至「7」之 單元。
圖11 說明用於將四狀態式記憶體單元程式化至目標記憶體狀態之習知技術。程式化電路通常將一系列程式化脈衝施加至選定字線。以此方式，可一同程式化控制閘極耦接至字線之記憶體單元頁。所使用之程式化脈衝串可具有增加之週期或振幅，以便抵消經程式化至記憶體單元之電荷儲存單元中的累積電子。程式化電壓VPGM 施加至經受程式化之頁之字線。程式化電壓VPGM 為自最初電壓位準VPGM0 開始之呈階梯波形之形式的一系列程式化電壓脈衝。經受程式化之頁之每一單元經受此系列程式化電壓脈衝，其中在每一脈衝處試圖向單元之電荷儲存元件添加遞增電荷。在程式化脈衝中間，回讀單元以判定其臨限電壓。回讀過程可涉及一或多個感測操作。對於單元而言，當已驗證其臨限電壓以在對應於目標狀態之臨限電壓區內時，程式化停止。只要已將頁之記憶體單元程式化至其目標狀態，其便經程式化抑制，而其他單元繼續經受程式化，直至頁之所有單元皆已經程式化驗證。
使用一系列交替程式化/驗證循環之習知程式化技術係處理程式化過程中之不確定性，其中單元之臨限電壓最初回應於VPGM 之相對較大改變而快速地增長。然而，增長減慢且最後停止，因為經程式化至浮動閘極中之電荷充當屏蔽以減小用於進一步將電子穿隧至浮動閘極中的有效電場。
程式化/驗證程式化技術之缺點在於：驗證循環佔用時 間且影響效能。該問題係藉由能夠儲存多個位元之記憶體單元的實施而加劇。基本上，需要針對記憶體單元之可能多個狀態中之每一者而執行驗證。對於具有16個可能記憶體狀態之記憶體，此意謂每一驗證步驟將引起至少16個感測操作。在一些其他方案中，其可能甚至再多幾次。因此，在將記憶體分割為增加數目之狀態的情況下，程式化/驗證方案之驗證循環變得愈加耗時。
圖12 為說明用以使用習知交替程式化/驗證演算法來程式化頁之程式化脈衝及驗證循環之所估計數目的表。舉例而言，對於N位元記憶體，分割係至Ns=2N 個狀態。程式化脈衝之數目係至少與狀態之數目Ns相同。某一演算法可能需要k 個程式化流程，其中k 可為1至4。對於多態記憶體，每一驗證操作係進一步藉由2N -1而倍增，每一經程式化狀態係針對一驗證操作。因此，驗證之所估計數目係與22N 成正比，其為狀態之數目的平方。如自表可見，對於3位元單元，驗證循環之標稱數目已經極高，且其不包括其他方案中所需要之額外感測。對於4位元單元，驗證循環之數目為驚人的。
因此，存在針對一種具有改良型程式化效能之記憶體裝置的需要，其中驗證循環之數目減少。
索引程式化技術
根據本發明之一通用態樣，對記憶體單元群組並行地操作之多重遍次索引程式化方法包含：針對每一單元而維持程式化索引，以便提供諸如單元已接收之最後程式化電壓 位準的資訊，使得在後續程式化流程中，可進行單元相對於程式化索引之程式化或抑制程式化。
較佳地，在每一程式化流程時，將如在呈階梯脈衝串之形式之一系列遞增脈衝中的程式化電壓施加至記憶體單元群組，使得隨著脈衝計數增加，記憶體單元暴露至增加之程式化電壓。在較佳實施例中，將每一離散程式化電壓位準適宜地表達為脈衝計數或脈衝數目。類似地，按照脈衝數目而表達程式化索引。
在記憶體單元群組之程式化流程中，使用群組中之單元之程式化索引以控制相對於遞增脈衝中之每一者是允許還是抑制程式化。
圖13 為說明索引程式化方法之通用方案的流程圖。
步驟700 ：提供待並行地程式化之記憶體單元群組，每一記憶體單元可程式化至獨立目標臨限電壓位準。
步驟710 為進一步包含步驟720、步驟730 及步驟732 之索引程式化。
步驟720 ：提供經受程式化之群組之每一記憶體單元之程式化索引，記憶體單元之程式化索引指示最後用以程式化記憶體單元之程式化電壓位準或允許記憶體單元在後續程式化中接收之最大程式化電壓位準。程式化索引較佳地係藉由與讀取/寫入電路合作之額外鎖存器電路進行實施。
步驟730 ：在程式化流程中將遞增程式化電壓作為一系列遞增電壓脈衝施加至記憶體單元群組。
步驟740 ：基於遞增程式化電壓位準相對於記憶體單元之程式化索引而在程式化流程期間抑制或允許經受程式化之記憶體單元的程式化。
將看出，隨著程式化電壓增加，在程式化電壓已達到由經並行地程式化之群組之每一記憶體單元之程式化索引所指示的位準之後，防止該單元過度程式化。以此方式，不同於習知程式化方法，在每一程式化脈衝中間具有驗證步驟為不必要的。
在第一實施中，自記憶體單元之最初程式化體驗獲得單元之程式化索引。程式化索引儲存在程式化流程期間對單元進行程式化抑制之前施加至單元的最後程式化電壓位準或脈衝數目。藉由如在習知交錯程式化/驗證方法中之交錯程式化及驗證步驟來建立每一單元之程式化索引。在已對群組中之單元進行程式化驗證且將最後脈衝數目記錄為其程式化索引之後，抑制該單元之程式化。雖然此實施可引起較多驗證步驟，但較不可能過度程式化任何單元。針對每一單元而建立之程式化索引可接著有利地用於後續程式化流程中以節省驗證步驟。
在提供記憶體單元之程式化索引之第一實施中，藉由一系列程式化脈衝(繼每一脈衝之後接著驗證)來程式化記憶體單元，直至記憶體單元經程式化驗證至目標臨限電壓位準。當記憶體單元經程式化驗證時，記憶體單元之程式化索引經設定為與最終程式化電壓同量。
圖14A 為根據第一實施之說明提供記憶體單元之程式化 索引的流程圖。因此，對應於圖13 所示之步驟720 的步驟720' 進一步包含步驟721 及步驟722 。
步驟721 ：交替地程式化及驗證記憶體單元，直至目標臨限電壓位準經程式化驗證。
步驟722 ：將程式化索引設定至與記憶體單元經程式化驗證至目標臨限電壓位準所在之程式化電壓位準同量的值。
將看出，第一實施係藉由在每一程式化脈衝之後驗證記憶體單元的習知程式化技術來獲得程式化索引。此方法提供單元接近其目標之最準確程式化，但以更多驗證操作為代價。
在第二實施中，將單元之程式化索引最初設定至單元之所估計的最大程式化電壓位準以接近但不超過其目標狀態(諸如，在距目標狀態之預定不足量內)而程式化。隨著將階梯脈衝串施加至群組中之每一單元，一單元在達到如由其程式化索引所指示之預期最大程式化電壓位準之後被抑制進一步程式化。階梯脈衝串之後續脈衝將對經抑制單元無影響。在程式化流程結束時，群組中之每一單元將接近每一各別目標狀態而被程式化，且每一程式化索引將反映每一單元已接收之最後程式化電壓位準。
圖14B 為說明獲得記憶體單元之程式化索引之第二實施的流程圖。因此，對應於圖13 所示之步驟720 的步驟720" 包含：步驟720" ：將記憶體單元之程式化索引設定至估計會將 該單元程式化為接近但不超過其目標狀態的程式化電壓位準或等效脈衝數目。
在第三實施中，自記憶體單元之最初程式化體驗估計單元之程式化索引。詳言之，藉由一系列程式化脈衝(繼每一脈衝之後接著驗證)而將記憶體單元自經抹除狀態程式化至給定臨限電壓位準，給定臨限電壓位準用作一檢查點且校準一預測性函數，自該預測性函數獲得給定目標臨限電壓位準之程式化索引或程式化電壓位準。
圖14C 為說明使用由一或多個檢查點所校準之預測性函數來獲得記憶體單元之程式化索引之第三實施的流程圖。因此，對應於圖13 所示之步驟720 的步驟720''' 包含：步驟720''' ：藉由一或多個檢查點所校準之預測性函數來設定記憶體單元之程式化索引。
結合圖14D 至圖21 而更詳細地描述藉由預測性技術來獲得單元之程式化索引的第三實施。
圖14D 為根據一實施例之說明獲得記憶體單元之程式化索引之第三實施的流程圖。因此，對應於圖13 所示之步驟720 的步驟720''' 進一步包含步驟723 至步驟727 。
步驟723 ：提供記憶體單元之預定預測性函數，其得到經預期以將記憶體單元程式化至目標臨限電壓位準之程式化電壓位準。
步驟724 ：以可藉由相應檢查點程式化電壓位準而程式化之指定檢查點臨限電壓位準來指定用於記憶體單元之預定函數之檢查點。
步驟725 ：藉由交替地程式化及驗證記憶體單元直至檢查點臨限電壓位準經程式化驗證而判定相應檢查點程式化電壓值。
步驟726 ：校準預定函數以在檢查點臨限電壓位準下進行評估時得到所判定之相應檢查點程式化電壓位準。
步驟727 ：藉由在記憶體單元之目標臨限電壓位準下評估預定函數來估計程式化索引。
在提供記憶體單元之程式化索引之第二實施例中，使用多個檢查點以改良程式化索引之準確度。
圖14E 為根據另一實施例之說明獲得記憶體單元之程式化索引之第三實施的流程圖。
因此，對應於圖13 所示之步驟720 的步驟720''' 進一步包含步驟728 。
步驟728 ：除了使用較多檢查點來獲得更準確之程式化以外，類似於圖14D 之步驟723至727 。
自檢查點之預測性程式化
圖15、圖16 及圖17 更詳細地描述圖14A 之步驟720''' 中所示的預測性程式化。
在具有記憶體單元陣列之非揮發性記憶體中(其中記憶體單元可個別地程式化至一臨限電壓位準範圍中之一者)，提供一預定函數，該預定函數預測需要施加何種程式化電壓位準，以便將給定記憶體單元程式化至給定目標臨限電壓位準。以此方式，無需執行驗證操作，藉此極大地改良程式化操作之效能。
在一實施例中，藉由按比例地得到給定目標臨限電壓位準之程式化電壓位準的線性函數來近似預定函數。線性函數具有由適用於記憶體陣列之單元群集之預定平均值所給出的斜率。藉由針對給定記憶體單元而預定線性函數上之檢查點來針對給定記憶體單元而唯一地判定線性函數。檢查點係基於將記憶體單元程式化至指定臨限電壓位準之實際程式化電壓。檢查點較佳地對應於記憶體單元之最低程式化狀態中之一者。最初藉由使用(例如)習知程式化/驗證程式化技術而將記憶體單元程式化至檢查點。以此方式，判定為將記憶體單元程式化至指定記憶體狀態所必要之實際程式化電壓之檢查點值。因此，預定函數在用以判定用於將記憶體單元程式化至目標臨限電壓位準之程式化電壓值之前經校正以檢查點臨限電壓位準下進行評估時得到檢查點程式化電壓值。
預測性程式化技術有利之處在於：程式化至目標狀態不需要驗證操作。驗證操作僅需要驗證檢查點狀態而非記憶體之所有可能狀態。
圖15 說明用以提供為將記憶體單元程式化至目標臨限電壓位準所需要之程式化電壓之預定函數的較佳實施例。藉由線性函數來近似預定函數，其中依據程式化電壓VPGM 而藉由以下關係來給出目標臨限位準VT ：VT (VPGM )=<Slope>VPGM +VT (0) 等式(1)
(其中<Slope>=△VT /△VPGM )
相反地，VPGM (VT )=1/<Slope>[VT -VT (0)]； 等式(2)
在較佳實施例中，可藉由在工廠測試來自類似生產批次之樣本來預定平均<Slope>。舉例而言，測試可得到平均起來為0.9之<Slope>，其中標準差為約0.1。VT (0)係依單元，且係在每一單元之預測性程式化之前藉由來自每一記憶體單元之檢查點進行預定。一旦已知<Slope>及VT (0)，便界定記憶體單元之預定函數，且等式(2)可用以獲得為程式化至目標臨限電壓位準所需要之程式化電壓位準。
一般而言，不需要藉由線性函數來近似預定函數。若預定函數將準確地涵蓋廣泛範圍之臨限電壓位準，則其可藉由在工廠測試生產批次進行判定且藉由某一合適函數進行模型化。
每一記憶體單元之預測性函數的檢查點校準
等式(1)或(2)中之VT (0)係依單元，且係藉由指定稍微高於經抹除狀態之臨限電壓的檢查點臨限電壓且在脈衝中間準確地交替地程式化及驗證給定單元至檢查點進行預定。以此方式，已知為將給定單元程式化至檢查點臨限電壓所需要之實際程式化電壓。接著使用此實際座標以求出等式(2)中之VT (0)。
圖14A、步驟722、步驟723 及步驟724 說明使用記憶體單元之預定函數之檢查點來校準該函數的通用原理。
圖16 說明用以對應於高於經抹除狀態之第一經程式化狀態之檢查點的較佳指定。如將在下一節中之描述中看出， 當程式化脈衝串具有使每一脈衝能夠將單元程式化至下一記憶體狀態之步長時，檢查點將用作經校準之基礎狀態。顯而易見，若單元之程式資料要求單元保持於經抹除狀態，則檢查點為不必要的。
步驟724' ：指定第一經程式化記憶體狀態之臨限電壓位準作為用於記憶體單元之預定函數之檢查點。
因此，記憶體單元之檢查點(0)經指定為處於稍微高於被視為與經抹除狀態相關聯之電壓位準的臨限電壓位準(檢查點臨限電壓位準)。在第一程式化流程之第一階段中，施加一系列增加之程式化電壓脈衝以朝向檢查點臨限電壓位準而程式化記憶體單元。程式化模式可為交替地程式化及驗證直至檢查點臨限電壓位準經程式化驗證之習知程式化模式。一旦已知檢查點(0)之座標集合[VPGM ,VT ]Checkpoint(0) ，便可針對VT (0)而求出且完全規定呈等式(2)之形式的預定函數(見圖15 )。
在規定呈等式(2)之形式的預定函數之後，隨後可使用預定函數而在預測模式中之第二階段中程式化記憶體單元，以提供目標臨限電壓位準或目標記憶體狀態之所估計程式化電壓位準。
以下申請案中亦揭示由一或多個檢查點所校準之預測性程式化：由與本申請案之發明人相同的發明人在2007年4月10日申請之同在申請中的美國專利申請案第11/733,694號「PREDICTIVE PROGRAMMING IN NON-VOLATILE MEMORY」，及由與本申請案之發明人相同的發明人在 2007年4月10日申請之同在申請中的美國專利申請案第11/733,706號「NON-VOLATILE MEMORY WITH PREDICTIVE PROGRAMMING」。兩個以上所提及申請案之整個揭示係以引用之方式併入本文中。
圖17 說明在第一程式化流程中所使用且用以建置每一單元之程式化索引的預測性程式化。第一程式化流程係處於兩個階段。在所示之實例中，第一階段使用第三實施之預測性程式化方法(見圖14C )來程式化記憶體單元且維持程式化索引。預測性程式化使用每一單元之預定函數，該預定函數提供為將給定單元程式化至給定目標狀態所需要之所估計程式化電壓。
第一程式化流程之第一階段係根據每一單元之程式化特性而校準每一單元之預定函數。此係藉由將每一單元交替地程式化/驗證至指定臨限電壓或檢查點而完成。檢查點較佳地係處於鄰近於經抹除狀態之臨限電壓的臨限電壓，因此，交替地程式化及驗證通常涉及相對較少脈衝。脈衝中間的每一驗證步驟僅需要感測檢查點之一分界值。
在第二階段中，將繼續自檢查點開始而程式化每一單元，該檢查點係處於來自下一記憶體狀態之已知位置。因此，預定函數將能夠預測經預期以在無需如在習知試誤法中一樣必須在脈衝中間進行驗證的情況下將單元程式化至給定目標狀態的程式化電壓。每一單元之程式化索引將為用以在第一程式化流程中程式化單元之最後程式化電壓位準或脈衝數目。
作為具有預定步長之脈衝串的程式化電壓
在一較佳實施例中，調整程式化電壓步長，使得每一額外脈衝將使記憶體單元程式化至下一記憶體狀態。對於具有16個可能記憶體狀態之記憶體單元的實例，脈衝大小可為300 mV。以此方式，一額外脈衝將使記憶體程式化至狀態(1)，另一額外脈衝將使記憶體程式化至狀態(2)，等等。因此，程式化至給定記憶體狀態可經簡化為自狀態(0)計數狀態之數目且供應相同數目之脈衝。舉例而言，可在狀態(0)中將旗標設定一次，且此後，可藉由與目標狀態離開狀態(0)的狀態之數目相同之數目的脈衝來程式化記憶體單元。
其他程式化脈衝大小為可能的。舉例而言，對於具有16個可能記憶體狀態之記憶體單元，脈衝大小可為150 mV。在彼狀況下，將花費兩個脈衝以自一記憶體狀態程式化至下一鄰近記憶體狀態。此將提供程式化中之較精細解析度，其在使用自目標臨限值之餘裕度(margin)的一些實施中為有用的。
圖18A 為說明設定具有步長之程式化電壓以使得每一額外脈衝將使記憶體單元程式化至下一記憶體狀態的流程圖。圖13 所示之步驟710 進一步包括：步驟712 ：提供呈具有遞增振幅之脈衝串之形式的具有隨著時間而遞增之振幅的程式化電壓。
步驟714 ：調整脈衝之間的振幅增量，使得記憶體單元藉由逐次脈衝而自一經程式化記憶體狀態程式化至下一經 程式化記憶體狀態。
圖18B 示意性地說明經歷第一程式化流程之記憶體單元的臨限電壓。記憶體單元在經抹除狀態中開始，經抹除狀態可處於低位臨限電壓位準中之任一者中。在最初程式化階段期間，一系列程式化/驗證循環(例如，x個程式化脈衝加上n*x個驗證步驟之總數)將使記憶體單元自抹除狀態程式化至狀態(0)。一般而言，針對每一記憶體單元之x彼此獨立。歸因於個別單元經抹除之深度及其他因素，個別單元可相差用以到達指定檢查點之程式化脈衝之數目。舉例而言，具有較低臨限電壓之「緩慢」單元與具有較高臨限電壓之「正規」單元相比較將花費較多脈衝以到達狀態(0)。經深抹除之「極慢」單元將具有甚至更低之臨限電壓，且將花費將多程式化脈衝以將其帶至狀態(0)。一旦記憶體單元處於狀態(0)，預測性程式化模式便開始，且每一額外脈衝將使記憶體單元程式化至下一記憶體狀態。
圖19 為說明建立記憶體單元之程式化索引之較佳實施的流程圖。程式化索引維持於如圖8 所示之與記憶體單元相關聯之資料鎖存器430中的一者中。圖13 所示之步驟720 進一步包括：步驟752 ：提供用於儲存記憶體單元之程式化索引的鎖存器。
步驟754 ：最初將呈許多脈衝之形式的目標狀態儲存於鎖存器中，該等脈衝經預期以將記憶體單元自檢查點狀態程式化至目標狀態。舉例而言，若目標狀態為狀態(5)，則 值「5」將儲存於鎖存器中(二進位值0101)。
步驟756 ：藉由在鎖存器中累積為將記憶體單元自經抹除狀態程式化至檢查點狀態所需要之數目之脈衝來計算記憶體單元之程式化索引，程式化索引指示經預期以將記憶體單元程式化至目標狀態的脈衝之數目。舉例而言，每次在將記憶體單元自經抹除狀態程式化至檢查點的過程中將脈衝施加至記憶體單元時，鎖存器中之程式化索引被遞增一。
圖20(A)、圖20(B)及圖20(C) 分別說明圖19 之針對圖18B 所示之「正規」單元、「緩慢」單元及「極慢」單元的鎖存操作。
圖20(A) 說明用於計算圖18B 所示之實例「正規」記憶體單元之程式化索引的鎖存操作。「正規」記憶體單元已被抹除至位於經抹除群集之臨限電壓範圍之中間附近的臨限電壓。記憶體單元待程式化至狀態(3)，如由目標狀態鎖存器中之資料所指示。因此，用於維持程式化索引之資料鎖存器最初被設定至「3」。在每一程式化脈衝使記憶體單元自經抹除狀態到達檢查點狀態(0)的情況下，資料鎖存器中之值被遞增一。當檢查點經程式化驗證時，增量停止。在此實例中，此在一脈衝之後發生且鎖存器中之程式化索引已遞增至「4」。此意謂此單元預期四個脈衝以程式化至狀態(3)。為了將單元自檢查點程式化至狀態(3)，施加用以使總數達到四個脈衝之額外三個脈衝。在單元已經受等於程式化索引之數目之脈衝之後，抑制單元程式化，而頁中 之其他單元可繼續經程式化。此係藉由自「P」轉至「I」之程式化/抑制狀態進行指示。
圖20(B) 說明用於計算圖18B 所示之實例「緩慢」記憶體單元之程式化索引的鎖存操作。「緩慢」記憶體單元已被抹除至低於經抹除群集之臨限電壓範圍之中間的臨限電壓。記憶體單元亦待程式化至狀態(3)，如由目標狀態鎖存器中之資料所指示。因此，用於維持程式化索引之資料鎖存器最初被設定至「3」。在每一程式化脈衝使記憶體單元自經抹除狀態到達檢查點狀態(0)的情況下，資料鎖存器中之值被遞增一。當檢查點經程式化驗證時，增量停止。在此實例中，此在兩個脈衝之後發生且鎖存器中之程式化索引已遞增至「5」。此意謂此單元預期五個脈衝以程式化至狀態(3)。為了將單元自檢查點程式化至狀態(3)，施加用以使總數達到五個脈衝之額外三個脈衝。在單元已經受等於程式化索引之數目之脈衝之後，抑制單元程式化，而頁中之其他單元可繼續經程式化。此係藉由自「P」轉至「I」之程式化/抑制狀態進行指示。
圖20(C) 說明用於計算圖18B 所示之實例「極慢」記憶體單元之程式化索引的鎖存操作。「極慢」記憶體單元已被抹除至位於經抹除群集之臨限電壓範圍之下尾端的臨限電壓。記憶體單元亦待程式化至狀態(3)，如由目標狀態鎖存器中之資料所指示。因此，用於維持程式化索引之資料鎖存器最初被設定至「3」。在每一程式化脈衝使記憶體單元自經抹除狀態到達檢查點狀態(0)的情況下，資料鎖存器中 之值被遞增一。當檢查點經程式化驗證時，增量停止。在此實例中，此在四個脈衝之後發生且鎖存器中之程式化索引已遞增至「7」。此意謂此單元預期七個脈衝以程式化至狀態(3)。為了將單元自檢查點程式化至狀態(3)，施加用以使總數達到五個脈衝之額外三個脈衝。在單元已經受等於程式化索引之數目之脈衝之後，抑制單元程式化，而頁中之其他單元可繼續經程式化。
具有索引程式化以改良程式化準確度且使臨限電壓分布緊縮之後續程式化流程
根據本發明之另一通用態樣，對記憶體單元群組並行地操作之多重遍次索引程式化方法包括最初程式化流程及每一單元之程式化索引之建置。繼最初程式化流程之後接著驗證步驟及額外程式化流程以藉由最初遍次來修整任何不足量。藉由使用索引程式化，在驗證操作之數目顯著減少的情況下執行多重遍次程式化。
在建置每一單元之程式化索引的同時，第一程式化流程亦較佳地將群組之每一單元程式化至接近其各別目標狀態之不足量內。接著，在一或多個後續程式化流程中，將單元中之每一者進一步自其不足量程式化至其目標狀態。其較佳地係藉由在每一後續程式化流程之前但不在流程中之每一脈衝之間的驗證步驟而完成。若單元仍未被驗證，則啟用該單元以用於在下一程式化流程中進行額外程式化。在程式化流程結束時單元之程式化索引指示該單元已接收之最後程式化電壓位準。若驗證步驟將單元展現為未被驗 證至其目標狀態，則程式化索引將被遞增預定量以提供在下一程式化流程中所允許之預期最大程式化電壓，以便朝向該單元之目標狀態而程式化該單元。在較佳實施例中，按照脈衝數目而表達程式化索引，且其被遞增一。在下一程式化流程中，記憶體單元將接著基於其經更新之程式化索引而經受下一脈衝。
在下一程式化流程期間，抑制經驗證單元進一步程式化。使能夠藉由超出最後程式化流程中之脈衝的一脈衝來程式化未被驗證單元。重複驗證步驟及程式化流程，直至群組中之所有單元皆經驗證至其各別目標狀態。以此方式，有可能藉由在執行驗證步驟之前施加脈衝串之整個運程而準確地將記憶體單元頁並行地程式化至其各別目標狀態。
索引程式化之優點在於：可在程式化流程之每一程式化脈衝中間不需要驗證步驟的情況下程式化單元群組。索引程式化將極大地改良程式化操作之效能。
圖21 為說明索引程式化方法之較佳實施例的流程圖。該方法包含用於建立每一單元之程式化索引的第一程式化流程步驟810 ，之後接著額外遍次步驟820 ，進行驗證及索引程式化以將單元程式化至其各別目標狀態。
步驟800 ：提供待並行地程式化之記憶體單元群組，每一記憶體單元可藉由一系列遞增程式化電壓脈衝而程式化至各別目標狀態。
步驟810 ：在最初程式化流程期間建置群組之每一單元 之程式化索引，程式化索引按照脈衝數目而儲存由每一單元所體驗之最後程式化電壓位準。
步驟820 係在程式化流程之後進行驗證且更新程式化索引以用於下一程式化流程。其進一步包含步驟830、步驟840、步驟850 及步驟860 ：步驟830 ：驗證群組中之記憶體單元。
步驟840 ：群組中之每一記憶體單元經驗證至其各別目標狀態？若經驗證，則行進至步驟870 ；否則，行進至步驟850 。
步驟850 ：使每一未被驗證記憶體單元之程式化索引遞增一。
步驟860 ：藉由每一程式化索引所選擇之程式化脈衝來程式化每一未被驗證記憶體單元。在較佳實施例中，所選擇之程式化脈衝具有與由程式化索引所指示之脈衝數目相同的脈衝數目。行進至步驟830 以用於另一程式化流程。
步驟870 ：群組之所有記憶體單元皆經驗證以已程式化至其各別目標狀態。
圖13 及圖21 所說明之索引程式化方法較佳地實施於控制記憶體陣列200之記憶體操作的控制電路110中之狀態機112(見圖1 )中。
圖22 說明圖21 之步驟820 中所示之用於在第一遍次之後修整經程式化結果的額外驗證及程式化流程。在第一程式化流程中於目標狀態處之第一發射(shot)之後，藉由驗證來檢查每一記憶體單元。第一程式化流程傾向於下沖目標 狀態。若任何單元皆未能驗證至其目標狀態，則啟用該單元以用於在第二程式化流程中進行遞增程式化。重複此驗證及程式化過程，直至頁中之所有單元皆經驗證至其各別目標狀態。以此方式，藉由修整先前遍次之經程式化結果，單元能夠準確地收斂至其目標狀態。通常，需要一或兩個修整遍次。
圖23 示意性地說明用於儲存驗證狀態旗標之鎖存器。在一較佳實施例中，為圖8 所示之資料鎖存器430之一部分的鎖存器432係用以儲存驗證狀態位元。舉例而言，當單元經驗證時，鎖存器432中之驗證狀態位元經設定至「0」。此旗標將使控制邏輯抑制對此單元之進一步程式化/驗證操作。另一方面，若單元未能驗證，則旗標將使控制邏輯在下一程式化流程中允許對該單元之額外程式化。驗證狀態旗標之習知實施係經由目標改變而指示程式化抑制。在彼狀況下，當單元驗證時，目標資料經程式化至單元中且不再被需要。因此，將資料鎖存器中指示目標資料之資料值自「目標碼」重設至「抹除碼」以指定單元經驗證之狀態。在本發明中，因為在後續程式化流程中需要目標資料，所以將目標資料保持於資料鎖存器中。實情為，將驗證狀態儲存於驗證狀態旗標中。
圖24A 為說明藉由使用驗證狀態旗標來啟用未被驗證記憶體單元以用於進一步程式化之方法的流程圖。進行以下步驟842 及步驟844 ，同時執行圖21中之步驟840 。
步驟842 ：根據經驗證結果而設定鎖存器中之驗證狀態 旗標。
步驟844 ：回應於指示記憶體單元未被驗證之驗證狀態旗標，行進至步驟850 ，否則，行進至圖21 之步驟870 。
在第二較佳實施例中，未被驗證記憶體單元係藉由將記憶體單元之程式化索引較高地偏移預定數目而經啟用以用於進一步修整程式化。在大多數狀況下，偏移之預定數目為一。以此方式，在下一程式化流程中，記憶體單元將藉由額外預定數目之脈衝進行程式化。
圖24B 為說明藉由偏移記憶體單元之程式化索引來啟用未被驗證記憶體單元以用於進一步程式化之方法的流程圖。圖21 之步驟850 係藉由步驟850' 替換。
步驟850' ：當記憶體單元未被驗證時，使記憶體單元之程式化索引遞增預定數目，使得在後續程式化流程中，記憶體單元經啟用以經受額外預定數目之脈衝。
在第三較佳實施例中，未被驗證記憶體單元係藉由在下一程式化流程中將脈衝計數較低地偏移預定數目而經啟用以用於進一步修整程式化。以此方式，記憶體單元將藉由額外預定數目之脈衝進行程式化。
圖24C 為說明藉由偏移脈衝計數來啟用未被驗證記憶體單元以用於進一步程式化之方法的流程圖。圖21 之步驟850 係藉由步驟852 替換。
步驟852 ：當記憶體單元未被驗證時，使程式化脈衝計數遞減預定數目，使得在後續程式化流程中，記憶體單元經啟用以經受額外預定數目之脈衝。
圖25 為說明用以使用索引程式化技術來程式化頁之程式化脈衝及驗證循環之所估計數目的表。舉例而言，對於N位元記憶體，分割係至Ns=2N 個狀態。程式化脈衝之數目係至少與狀態之數目Ns相同。針對以下各項之脈衝及驗證之數目而給出估計：1.1 )經程式化驗證至檢查點，1.2 )自檢查點至目標狀態之預測性程式化，及2)一或多個修整遍次。圖12 中之最後一行展示針對驗證之總數的估計。可看出，基本上，驗證之總數係與記憶體狀態之數目成比例。可比較此屬性與來自使用圖12 所示之習知方法的屬性，其中驗證之總數係與狀態之數目的平方成比例。舉例而言，對於具有3位元記憶體單元之記憶體，驗證之總數與習知56相比較經估計為約18。該節省對於4位元記憶體甚至更顯著，其中驗證之總數與240相比較為34。
相關多重遍次程式化
圖13 所說明之索引程式化方法需要多個程式化流程。繼用於編索引及預測性程式化之第一遍次之後極可能接著一或兩個索引程式化流程以修整較接近目標狀態之經程式化臨限值。在每一程式化流程中脈衝之數目至少等於記憶體狀態之數目。此將給出粗糙粒度，其中每一脈衝使單元之臨限電壓增加等效於兩個狀態之間的分離度的量。結果，將展開每一記憶體狀態之臨限電壓分布(見(例如)圖10 )。
在當前演算法的情況下，為了獲得每一記憶體狀態之較緊密臨限電壓分布，有可能隨著每一遍次而使用愈來愈精細的步長。舉例而言，在第一修整中，脈衝步長與用於預 測性程式化中之脈衝步長相比較可精細兩倍。類似地，在第二修整中，脈衝步長與用於第一修整中之脈衝步長相比較可精細兩倍，等等。然而，每次將步長減少一半時，脈衝之數目將加倍且因此程式化時間將加倍。
根據本發明之另一態樣，在多個程式化流程中並行地程式化記憶體單元群組，其中多個遍次中之程式化電壓係相關的。每一程式化流程使用呈具有共同步長之階梯脈衝串之形式的程式化電壓，且每一逐次遍次具有自先前遍次之階梯脈衝串偏移預定偏移位準的階梯脈衝串。預定偏移位準小於共同步長，且可能小於或等於先前遍次之預定偏移位準。
在一較佳實施例中，預定偏移為先前遍次之預定偏移的一半。舉例而言，第二遍次之階梯脈衝串係自第一遍次之階梯脈衝串偏移一半步長，且第三遍次之階梯脈衝串係自第二遍次之階梯脈衝串偏移四分之一步長。以此方式，與使用多重遍次之習知方法(其中每一遍次使用具有較精細步長之程式化階梯脈衝串)相比較，可使用少許程式化脈衝而在多重遍次上達成相同程式化解析度。
圖26 說明相關多重遍次程式化至圖21 所示之索引程式化流程之施加。在彼點上，圖26 亦展示自諸如圖17 及圖22 所示之第一程式化流程的第一程式化流程得出的修整程式化流程2 )及3 )。在三個遍次中所使用之階梯脈衝串皆具有同一步長。在第一程式化流程1 )中所使用之階梯脈衝串具有為VPGM0 之最初程式化電壓。另一方面，在第二程式化流 程2 )中所使用之階梯脈衝串具有為VPGM1 之最初程式化電壓，其中VPGM1 係與VPGM0 相關，使得VPGM1 =VPGM0 +△VPGM1 。在一較佳實施例中，△VPGM1 =一半步長。
類似地，在第三程式化流程3)中所使用之階梯脈衝串具有為VPGM2 之最初程式化電壓，其中VPGM2 係與VPGM1 及VPGM0 相關，使得VPGM2 =VPGM0 +△VPGM2 =VPGM1 +△VPGM12 。在一較佳實施例中，△VPGM2 =¾步長，或△VPGM12 =¼步長。
因此，除了隨著每一遍次而使整個階梯脈衝之DC位準較高地移位預定量以外，相關多重遍次程式化將相同階梯脈衝串用於程式化每一遍次。在較佳實施例中，將第二遍次相對於先前遍次移位一半步長，且將第三遍次相對於先前遍次移位四分之一步長。使用此等三個相關程式化電壓波形之程式化得到與三個習知單重遍次程式化(其中每一遍次使用與先前遍次之步長相差一半步長的階梯波形)之解析度相同的解析度。
圖27 說明記憶體狀態之臨限電壓分布藉由使用多重遍次程式化的緊縮。每一分布之下邊緣係隨著每一遍次而經緊縮。
圖28A 為展示在習知多重遍次程式化中用於記憶體狀態之各種分割之程式化脈衝之數目的表。將看出，脈衝之數目為(20 +21 +...+2P-1 )×2N ，其中P為程式化流程之數目。舉例而言，對於三重遍次程式化，3位元單元將需要56個脈衝且4位元單元將需要112個脈衝。
圖28B 為展示在相關多重遍次程式化中用於記憶體狀態 之各種分割之程式化脈衝之數目的表。將看出，脈衝之數目恰好為P×2N 。舉例而言，對於三重遍次程式化，3位元單元將需要24個脈衝且4位元單元將需要48個脈衝，其遠小於圖28A 所示之習知多重遍次程式化所需要的脈衝數目。
圖29 為說明在遍次之間使用相關程式化位準之多重遍次程式化方法的流程圖。
步驟960 ：提供呈具有給定步長之階梯脈衝串之形式的隨著時間而遞增之程式化電壓歷時有限週期。
步驟970 ：在預定數目之多重程式化流程中程式化記憶體單元群組，每一逐次程式化流程具有經施加以程式化記憶體單元群組之階梯脈衝串，且其中每一逐次程式化流程具有自先前程式化流程之階梯脈衝串偏移預定偏移位準的階梯脈衝串。
步驟980 ：針對該群組而完成程式化。
多重遍次索引程式化技術允許驗證操作之數目的實質節省。類似地，多重遍次相關程式化技術允許所需要之程式化脈衝之數目的實質節省。兩種技術可一同整合至高效能之多重遍次索引及相關程式化中。益處對於經組態以每單元儲存三個或三個以上資料位元之記憶體甚至尤其如此。
本文中所參考之所有專利、專利申請案、文章、書籍、規範、其他公開案、文獻及事物之全文據此出於所有目的而以引用之方式併入本文中。就在所併入之公開案、文獻或事物中之任一者與本文獻之本文之間術語之定義或使用 之任何不一致性或衝突而言，在本文獻中術語之定義或使用應佔優勢。
儘管已關於某些實施例而描述本發明之各種態樣，但應理解，本發明有權在所附申請專利範圍之完整範疇內享有保護。
10‧‧‧記憶體單元
14‧‧‧源極
16‧‧‧汲極
20‧‧‧電荷儲存單元
30‧‧‧控制閘極
32‧‧‧控制閘極
34‧‧‧位元線/源極線
36‧‧‧位元線
42‧‧‧字線
44‧‧‧選擇線
50‧‧‧NAND串
54‧‧‧源極端子
56‧‧‧汲極端子
100‧‧‧記憶體晶片
110‧‧‧控制電路
112‧‧‧狀態機
200‧‧‧記憶體單元陣列/NAND陣列
230A‧‧‧列解碼器
230B‧‧‧列解碼器
231‧‧‧資料I/O匯流排
250A‧‧‧頁多工器
250B‧‧‧頁多工器
260A‧‧‧行解碼器
260B‧‧‧行解碼器
270A‧‧‧讀取/寫入電路
270B‧‧‧讀取/寫入電路
310‧‧‧記憶體控制器
311‧‧‧線
370‧‧‧讀取/寫入電路
400‧‧‧讀取/寫入堆疊
400-1‧‧‧讀取/寫入堆疊
400-r‧‧‧讀取/寫入堆疊
410‧‧‧頁控制器
411‧‧‧線
422‧‧‧感測放大器匯流排
423‧‧‧資料匯流排
430‧‧‧資料鎖存器
430-1‧‧‧資料鎖存器
430-k‧‧‧資料鎖存器
431‧‧‧堆疊匯流排
440‧‧‧I/O模組
480‧‧‧感測模組
480-1‧‧‧感測模組
480-k‧‧‧感測模組
500‧‧‧共同處理器
507‧‧‧輸出端
509‧‧‧旗標匯流排
550‧‧‧n電晶體
CLSRC‧‧‧聚集節點
DV1 ‧‧‧讀取分界臨限值
DV2 ‧‧‧讀取分界臨限值
DV3 ‧‧‧讀取分界臨限值
DV4 ‧‧‧讀取分界臨限值
DV5 ‧‧‧讀取分界臨限值
DV6 ‧‧‧讀取分界臨限值
DV7 ‧‧‧讀取分界臨限值
i 1 ‧‧‧電流
i 2 ‧‧‧電流
ID ‧‧‧源極-汲極電流
i p ‧‧‧電流
IREF ‧‧‧參考電流
i TOT ‧‧‧總單元電流
M1‧‧‧記憶體電晶體
M2‧‧‧記憶體電晶體
Mn‧‧‧記憶體電晶體
Q1 ‧‧‧電荷
Q2 ‧‧‧電荷
Q3 ‧‧‧電荷
Q4 ‧‧‧電荷
S1‧‧‧源極選擇電晶體
S2‧‧‧汲極選擇電晶體
VCG ‧‧‧控制閘極電壓
VPGM ‧‧‧程式化電壓
VPGM0 ‧‧‧最初程式化電壓/最初電壓位準
VT ‧‧‧目標臨限位準
圖1示意性地說明可實施本發明之非揮發性記憶體晶片之功能區塊。
圖2示意性地說明非揮發性記憶體單元。
圖3說明對於浮動閘極可在任一時間選擇性地儲存之四個不同電荷Q1至Q4而言源極-汲極電流ID 與控制閘極電壓VCG 之間的關係。
圖4說明NOR記憶體單元陣列之實例。
圖5A示意性地說明經組織為NAND串之記憶體單元串。
圖5B說明記憶體單元之NAND陣列200的實例，其係由諸如圖5A所示之NAND串的NAND串50構成。
圖6說明圖1所示之讀取/寫入電路270A及270B，其跨越記憶體單元陣列含有一組p個感測模組。
圖7示意性地說明圖6所示之感測模組的較佳組織。
圖8更詳細地說明圖7所示之讀取/寫入堆疊。
圖9(0)至圖9(2)說明程式化四狀態式記憶體單元群集之實例。
圖10(0)至圖10(2)說明程式化八狀態式記憶體單元群集之實例。
圖11說明用於將四狀態式記憶體單元程式化至目標記憶體狀態之習知技術。
圖12為說明用以使用習知交替程式化/驗證演算法來程式化頁之程式化脈衝及驗證循環之所估計數目的表。
圖13為說明索引程式化方法之通用方案的流程圖。
圖14A為根據第一實施之說明提供記憶體單元之程式化索引的流程圖。
圖14B為說明獲得記憶體單元之程式化索引之第二實施的流程圖。
圖14C為說明使用由一或多個檢查點所校準之預測性函數來獲得記憶體單元之程式化索引之第三實施的流程圖。
圖14D為根據一實施例之說明獲得記憶體單元之程式化索引之第三實施的流程圖。
圖14E為根據另一實施例之說明獲得記憶體單元之程式化索引之第三實施的流程圖。
圖15說明用以提供為將記憶體單元程式化至目標臨限電壓位準所需要之程式化電壓之預定函數的較佳實施例。
圖16說明用以對應於高於經抹除狀態之第一經程式化狀態之檢查點的較佳指定。
圖17說明在第一程式化流程中所使用且用以建置每一單元之程式化索引的預測性程式化。
圖18A為說明設定具有步長之程式化電壓以使得每一額外脈衝將使記憶體單元程式化至下一記憶體狀態的流程圖。
圖18B示意性地說明經歷第一程式化流程之記憶體單元的臨限電壓。
圖19為說明建立記憶體單元之程式化索引之較佳實施的流程圖。
圖20(A)、圖20(B)及圖20(C)分別說明圖19之針對圖18B所示之「正規」單元、「緩慢」單元及「極慢」單元的鎖存操作。
圖21為說明索引程式化方法之較佳實施例的流程圖。
圖22說明圖21之步驟820中所示之用於在第一遍次之後修整經程式化結果的額外驗證及程式化流程。
圖23示意性地說明用於儲存驗證狀態旗標之鎖存器。
圖24A為說明藉由使用驗證狀態旗標來啟用未被驗證記憶體單元以用於進一步程式化之方法的流程圖。
圖24B為說明藉由偏移記憶體單元之程式化索引來啟用未被驗證記憶體單元以用於進一步程式化之方法的流程圖。
圖24C為說明藉由偏移脈衝計數來啟用未被驗證記憶體單元以用於進一步程式化之方法的流程圖。
圖25為說明用以使用索引程式化技術來程式化頁之程式化脈衝及驗證循環之所估計數目的表。
圖26說明相關多重遍次程式化至圖21所示之索引程式化流程之施加。
圖27說明記憶體狀態之臨限電壓分布藉由使用多重遍次程式化的緊縮。
圖28A為展示在習知多重遍次程式化中用於記憶體狀態之各種分割之程式化脈衝之數目的表。
圖28B為展示在相關多重遍次程式化中用於記憶體狀態之各種分割之程式化脈衝之數目的表。
圖29為說明在遍次之間使用相關程式化位準之多重遍次程式化方法的流程圖。

Claims (38)

  1. 一種在具有一記憶體單元陣列之一非揮發性記憶體中並行地程式化一記憶體單元群組的方法，其中每一記憶體單元係可程式化至一各別目標狀態，該方法包含：(a)提供經受程式化之該群組之每一記憶體單元之一程式化索引，一記憶體單元之該程式化索引指示用以程式化該記憶體單元之最後程式化電壓位準；(b)在一程式化流程中將一程式化電壓作為一系列遞增電壓脈衝施加至該記憶體單元群組；及(c)根據一記憶體單元之該程式化索引而在該程式化流程期間允許該單元之程式化或抑制該單元之程式化。
  2. 如請求項1之方法，其中：該施加一程式化電壓作為一系列遞增電壓脈衝係在該程式化流程期間在該等電壓脈衝中間無對該記憶體單元群組之一驗證步驟的情況下經執行。
  3. 如請求項1之方法，其進一步包含：(d)相對於該群組之該等記憶體單元之各別目標狀態而驗證該群組之該等記憶體單元；(e)將未被驗證之一記憶體單元之該程式化索引更新一預定增量以反映待在一下一程式化流程中使用之該最後程式化電壓位準，且啟用未被驗證之該記憶體單元以用於在該下一程式化流程中進一步程式化；及(f)重複(b)至(e)，直至該群組之該等記憶體單元已相對於其各別目標臨限電壓位準而經驗證。
  4. 如請求項3之方法，其中：該施加一程式化電壓作為一系列遞增電壓脈衝係在該程式化流程期間在該等電壓脈衝中間無對該記憶體單元群組之一驗證步驟的情況下經執行。
  5. 如請求項1之方法，其中：由該程式化索引所指示之該最後程式化電壓位準係藉由識別用以程式化該記憶體單元之最後電壓脈衝的一脈衝數目表示。
  6. 如請求項1之方法，其中：在一最初程式化流程期間，在每一程式化電壓脈衝之後接續一驗證步驟；及一單元之該程式化索引係藉由以每一程式化電壓脈衝之一電壓位準進行更新直至該單元經驗證至該目標狀態而獲得。
  7. 如請求項1之方法，其中：在一最初程式化流程期間，一單元之該程式化索引最初經設定至經估計以將該單元程式化至距該單元之該目標狀態之一預定不足量內的一程式化電壓位準。
  8. 如請求項7之方法，其中：在一最初程式化流程期間，最初係藉由一預定函數設定一單元之該程式化索引；該預定函數依據該單元之該目標狀態而得到一經計算的程式化電壓值。
  9. 如請求項8之方法，其中該預定函數大體上為一線性函 數。
  10. 如請求項8之方法，其中該預定函數為線性的且係藉由一所估計斜率及一檢查點界定。
  11. 如請求項10之方法，其進一步包含：在一指定臨限電壓位準下指定該預定函數之一檢查點；藉由交替地程式化及驗證該記憶體單元直至該單元在該指定臨限電壓位準下經程式化驗證而判定相應檢查點程式化電壓值；及依照該檢查點而校準該預定函數。
  12. 如請求項1之方法，其進一步包含：提供用於儲存待程式化至該記憶體單元之程式資料的一資料鎖存器集合；及提供除了該資料鎖存器集合以外之用於儲存指示該記憶體單元是否經程式化驗證之一狀態的一鎖存器。
  13. 如請求項1之方法，其中每一遞增電壓脈衝具有將該記憶體單元自一記憶體狀態大體上程式化至一鄰近記憶體狀態之一電壓位準。
  14. 如請求項1之方法，其中每一記憶體單元具有一電荷儲存元件，該電荷儲存元件為一場效電晶體之一浮動閘極。
  15. 如請求項1之方法，其中每一記憶體單元具有一電荷儲存元件，該電荷儲存元件為一場效電晶體中之一介電層。
  16. 如請求項1之方法，其中該非揮發性記憶體具有記憶體單元，該等記憶體單元具有一NAND結構。
  17. 如請求項1之方法，其中該非揮發性記憶體為一快閃EEPROM。
  18. 如請求項1之方法，其中該非揮發性記憶體體現於一記憶體卡中。
  19. 如請求項1之方法，其中經受程式化之該等記憶體單元各自儲存一個以上資料位元。
  20. 一種非揮發性記憶體，其包含：一記憶體單元陣列，其中每一記憶體單元係可程式化至一各別目標狀態；讀取/寫入電路，其係用於並行地讀取及程式化一記憶體單元群組；經受程式化之該記憶體單元群組之每一記憶體單元之一程式化索引，該程式化索引指示用以程式化對應的該記憶體單元之最後程式化電壓位準；該等讀取/寫入電路執行包含以下操作之程式化：(a)在一程式化流程中將一程式化電壓作為一系列遞增電壓脈衝施加至該記憶體單元群組；及(b)根據對應的該記憶體單元之該程式化索引而在該程式化流程期間允許對應的該記憶體單元之程式化或抑制對應的該記憶體單元之程式化。
  21. 如請求項20之非揮發性記憶體，其中：該等讀取/寫入電路施加一程式化電壓作為一系列遞增 電壓脈衝係在該程式化流程期間在該等電壓脈衝中間無對該記憶體單元群組之一驗證步驟的情況下經執行。
  22. 如請求項20之非揮發性記憶體，其中該等讀取/寫入電路執行程式化進一步包含：(c)相對於該群組之該等記憶體單元之各別目標狀態而驗證該群組之該等記憶體單元；(d)將未被驗證之一記憶體單元之該程式化索引更新一預定增量以反映待在一下一程式化流程中使用之該最後程式化電壓位準，且啟用未被驗證之該記憶體單元以用於在該下一程式化流程中進一步程式化；及(e)重複(a)至(d)，直至該群組之該等記憶體單元已相對於其各別目標臨限電壓位準而經驗證。
  23. 如請求項22之非揮發性記憶體，其中：該等讀取/寫入電路施加一程式化電壓作為一系列遞增電壓脈衝係在該程式化流程期間在該等電壓脈衝中間無對該記憶體單元群組之一驗證步驟的情況下經執行。
  24. 如請求項20之非揮發性記憶體，其中：由該程式化索引所指示之該最後程式化電壓位準係藉由識別用以程式化該記憶體單元之最後電壓脈衝的一脈衝數目表示。
  25. 如請求項20之非揮發性記憶體，其中：在一最初程式化流程期間，該等讀取/寫入電路執行接續在每一程式化電壓脈衝之後的一驗證步驟；且一單元之該程式化索引係藉由以每一程式化電壓脈衝 之一電壓位準進行更新直至該單元經驗證至該目標狀態而獲得。
  26. 如請求項20之非揮發性記憶體，其中：在一最初程式化流程期間，一單元之該程式化索引最初經設定至經估計以將該單元程式化至距該單元之該目標狀態之一預定不足量內的一程式化電壓位準。
  27. 如請求項26之非揮發性記憶體，其中：在一最初程式化流程期間，一單元之該程式化索引最初係藉由一預定函數設定；該預定函數依據該單元之該目標狀態而得到一經計算的程式化電壓值。
  28. 如請求項27之非揮發性記憶體，其中該預定函數大體上為一線性函數。
  29. 如請求項27之非揮發性記憶體，其中該預定函數為線性的且係藉由一所估計斜率及一檢查點界定。
  30. 如請求項29之非揮發性記憶體，其中該等讀取/寫入電路校準該預定函數，該校準包含：在一指定臨限電壓位準下指定該預定函數之一檢查點；藉由交替地程式化及驗證該記憶體單元直至該單元在該指定臨限電壓位準下經程式化驗證而判定相應檢查點程式化電壓值；及依照該檢查點而校準該預定函數。
  31. 如請求項20之非揮發性記憶體，其進一步包含： 一資料鎖存器集合，其用於儲存待程式化至該記憶體單元之程式資料；及除了該資料鎖存器集合以外之一鎖存器，其用於儲存指示該記憶體單元是否經程式化驗證之一狀態。
  32. 如請求項20之非揮發性記憶體，其中每一遞增電壓脈衝具有將該記憶體單元自一記憶體狀態大體上程式化至一鄰近記憶體狀態之一電壓位準。
  33. 如請求項20之非揮發性記憶體，其中每一記憶體單元具有一電荷儲存元件，該電荷儲存元件為一場效電晶體之一浮動閘極。
  34. 如請求項20之非揮發性記憶體，其中每一記憶體單元具有一電荷儲存元件，該電荷儲存元件為一場效電晶體中之一介電層。
  35. 如請求項20之非揮發性記憶體，其中該非揮發性記憶體具有記憶體單元，該等記憶體單元具有一NAND結構。
  36. 如請求項20之非揮發性記憶體，其中該非揮發性記憶體為一快閃EEPROM。
  37. 如請求項20之非揮發性記憶體，其中該非揮發性記憶體體現於一記憶體卡中。
  38. 如請求項20之非揮發性記憶體，其中經受程式化之該等記憶體單元各自儲存一個以上資料位元。
TW98118432A 2008-06-12 2009-06-03 具有索引程式化及減少驗證之非揮發性記憶體及方法 TWI391929B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/138,371 US7800945B2 (en) 2008-06-12 2008-06-12 Method for index programming and reduced verify in nonvolatile memory
US12/138,378 US7826271B2 (en) 2008-06-12 2008-06-12 Nonvolatile memory with index programming and reduced verify

Publications (2)

Publication Number Publication Date
TW201011751A TW201011751A (en) 2010-03-16
TWI391929B true TWI391929B (zh) 2013-04-01

Family

ID=40849249

Family Applications (1)

Application Number Title Priority Date Filing Date
TW98118432A TWI391929B (zh) 2008-06-12 2009-06-03 具有索引程式化及減少驗證之非揮發性記憶體及方法

Country Status (6)

Country Link
EP (1) EP2289069B1 (zh)
JP (1) JP5529858B2 (zh)
KR (1) KR20110036884A (zh)
CN (1) CN102067233B (zh)
TW (1) TWI391929B (zh)
WO (1) WO2009151894A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI607449B (zh) * 2016-02-12 2017-12-01 Toshiba Memory Corp Semiconductor memory device
TWI621124B (zh) * 2016-10-12 2018-04-11 力旺電子股份有限公司 非揮發性記憶體的控制電壓搜尋方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101676816B1 (ko) * 2010-02-11 2016-11-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
CN103366826B (zh) * 2012-04-06 2016-03-30 北京兆易创新科技股份有限公司 一种nand闪存芯片及其棋盘格检查时的芯片编程方法
US9208847B2 (en) 2013-10-30 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Memory devices with improved refreshing operations
US9564226B1 (en) * 2015-10-30 2017-02-07 Sandisk Technologies Llc Smart verify for programming non-volatile memory
JP6539608B2 (ja) * 2016-03-15 2019-07-03 東芝メモリ株式会社 半導体記憶装置
CN110556146A (zh) * 2018-06-01 2019-12-10 北京兆易创新科技股份有限公司 一种存储单元的编程方法、装置、电子设备及存储介质
CN110556145A (zh) * 2018-06-01 2019-12-10 北京兆易创新科技股份有限公司 一种存储单元的编程方法、装置、电子设备及存储介质
CN112530494B (zh) * 2019-09-17 2024-06-25 硅存储技术股份有限公司 具有存储的索引信息的非易失性存储器设备
KR102735056B1 (ko) * 2020-03-03 2024-11-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US11605437B2 (en) * 2021-06-25 2023-03-14 Sandisk Technologies Llc Memory programming with selectively skipped verify pulses for performance improvement

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701266A (en) * 1995-12-14 1997-12-23 Intel Corporation Programming flash memory using distributed learning methods
US20080253197A1 (en) * 2007-04-10 2008-10-16 Raul-Adrian Cernea Predictive Programming in Non-Volatile Memory
TWI302312B (en) * 2006-06-28 2008-10-21 Elite Semiconductor Esmt Method for reading nand memory device and memory cell array thereof
TWI304986B (en) * 2005-05-11 2009-01-01 Infineon Technologies Flash Gm Non-volatile semiconductor memory and method for writing data into a non-volatile semiconductor memory
US7800945B2 (en) * 2008-06-12 2010-09-21 Sandisk Corporation Method for index programming and reduced verify in nonvolatile memory
US7826271B2 (en) * 2008-06-12 2010-11-02 Sandisk Corporation Nonvolatile memory with index programming and reduced verify

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0913832B1 (en) * 1997-11-03 2003-07-23 STMicroelectronics S.r.l. Method for multilevel programming of a nonvolatile memory, and a multilevel nonvolatile memory
US6888758B1 (en) * 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
EP1911033B1 (en) * 2005-08-01 2011-08-24 SanDisk Corporation Programming non-volatile memory with self-adjusting maximum program loop
US7457178B2 (en) * 2006-01-12 2008-11-25 Sandisk Corporation Trimming of analog voltages in flash memory devices
CN101711414B (zh) * 2007-04-10 2013-06-26 桑迪士克科技股份有限公司 非易失性存储器和用于预测编程的方法
JP4560073B2 (ja) * 2007-09-18 2010-10-13 株式会社東芝 不揮発性半導体記憶装置
KR101558144B1 (ko) * 2008-06-12 2015-10-08 샌디스크 테크놀로지스, 인코포레이티드 상호 관련 다중 패스 프로그래밍을 위한 비휘발성 메모리와 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701266A (en) * 1995-12-14 1997-12-23 Intel Corporation Programming flash memory using distributed learning methods
TWI304986B (en) * 2005-05-11 2009-01-01 Infineon Technologies Flash Gm Non-volatile semiconductor memory and method for writing data into a non-volatile semiconductor memory
TWI302312B (en) * 2006-06-28 2008-10-21 Elite Semiconductor Esmt Method for reading nand memory device and memory cell array thereof
US20080253197A1 (en) * 2007-04-10 2008-10-16 Raul-Adrian Cernea Predictive Programming in Non-Volatile Memory
US7800945B2 (en) * 2008-06-12 2010-09-21 Sandisk Corporation Method for index programming and reduced verify in nonvolatile memory
US7826271B2 (en) * 2008-06-12 2010-11-02 Sandisk Corporation Nonvolatile memory with index programming and reduced verify

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI607449B (zh) * 2016-02-12 2017-12-01 Toshiba Memory Corp Semiconductor memory device
TWI621124B (zh) * 2016-10-12 2018-04-11 力旺電子股份有限公司 非揮發性記憶體的控制電壓搜尋方法

Also Published As

Publication number Publication date
JP5529858B2 (ja) 2014-06-25
CN102067233A (zh) 2011-05-18
WO2009151894A1 (en) 2009-12-17
JP2011524062A (ja) 2011-08-25
TW201011751A (en) 2010-03-16
EP2289069B1 (en) 2016-12-28
KR20110036884A (ko) 2011-04-12
CN102067233B (zh) 2014-03-12
EP2289069A1 (en) 2011-03-02

Similar Documents

Publication Publication Date Title
TWI391929B (zh) 具有索引程式化及減少驗證之非揮發性記憶體及方法
US7826271B2 (en) Nonvolatile memory with index programming and reduced verify
US8300458B2 (en) Nonvolatile memory with correlated multiple pass programming
US7800945B2 (en) Method for index programming and reduced verify in nonvolatile memory
EP2335244B1 (en) Nonvolatile memory and method with reduced program verify by ignoring fastest and/or slowest programming bits
CN103477392B (zh) 具有减少的验证的改进的编程的非易失性存储器和方法
US7796435B2 (en) Method for correlated multiple pass programming in nonvolatile memory
TWI417880B (zh) 用在斜降程式化之非揮發性記憶體及方法
TWI394162B (zh) 關聯多遍次程式化之方法及非揮發性記憶體
CN101711414A (zh) 非易失性存储器和用于预测编程的方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees