TWI391945B - 具有內串流資料加密及解密與誤差校正之記憶體系統及用以校正在該記憶體系統中之資料的方法 - Google Patents

Description

具有內串流資料加密及解密與誤差校正之記憶體系統及用以校正在該記憶體系統中之資料的方法

本發明大體上係關於記憶體系統，且詳言之係關於具有內串流資料加密及解密與誤差校正之記憶體系統。

移動設備市場正在包括內容儲存以便藉由產生更多資料交換來增加平均收益的方向上發展。此意謂當內容儲存於一移動設備中時其必須受到保護。

攜帶型儲存設備已市售多年。其自一計算設備傳送資料至另一計算設備或用以儲存備份資料。更尖端攜帶型儲存設備，諸如攜帶型硬碟驅動、攜帶型快閃記憶體碟及快閃記憶卡，包括一用於控制儲存管理之微處理器。

為了保護儲存於攜帶型儲存設備中之內容，通常加密所儲存之資料且僅允許經授權使用者解密該資料。

因為在儲存於攜帶型儲存設備中之資料中可存在位元誤差，所以需要使用誤差校正。用於誤差校正之當前方案可能與具有密碼能力之攜帶型儲存設備不相容。因此需要提供一種其中減輕該等困難的經改良之局部儲存設備。

儲存於記憶體單元中之資料可含有由於若干原因而造成之誤差。因此當讀取來自該等記憶體單元之資料時執行誤差校正係普遍的。誤差校正亦可偵測在資料串流中之該等誤差的位置。藉由一電路來執行之密碼處理可改變在資料串流中之該等位元的位置，使得若當執行此等處理時未校正在資料串流中之該等位元誤差，則在該等處理之後該等位元誤差之位置的資訊將不再正確，使得在執行該等密碼處理之後可不再有可能進行誤差校正。因此本發明之一態樣基於此共識：在藉由該電路執行之任何加密處理之前，較佳地校正經過該等單元與該密碼電路之間之資料串流中之資料中的位元誤差。較佳地，在藉由該電路之資料密碼處理之前，使用至少一緩衝器以儲存在經過該等單元與該電路之間之資料串流中的資料且校正儲存於該緩衝器中並來源於該等單元之資料中的任一誤差或多個誤差。

藉由圖1之方塊圖來說明一例示性記憶體系統，其中可實現本發明之各種態樣。如圖1中所示，記憶體系統10包括一中央處理單元(CPU)12、一緩衝器管理單元(BMU)14、一主機介面模組(HIM)16及一快閃介面模組(FIM)18、一快閃記憶體20及一周邊通道模組(PAM)22。記憶體系統10經由一主機介面匯流排26及埠26a與一主機設備24通信。可為NAND(反及)型之快閃記憶體20為主機設備24提供資料儲存。用於CPU 12之軟體程式碼亦可儲存於快閃記憶體20中。FIM 18經由一快閃介面匯流排28及埠28a連接至快閃記憶體20。HIM 16適合於連接至一主機系統，如一數位相機、個人電腦、個人數位助理(PDA)、數位媒體播放器、MP3播放器及蜂巢式電話或其它數位設備。周邊通道模組22選擇諸如FIM、HIM及BMU之合適之控制模組，以用於與CPU 12通信。在一實施例中，在虛線框內之系統10之所有組件可封閉至單一單元(諸如記憶卡或記憶棒)10'中且較佳地密封至卡或棒中。

緩衝器管理單元14包括一主機直接記憶存取(HDMA)32、一快閃直接記憶存取(FDMA)控制器34、一仲裁器36、一緩衝器隨機存取記憶體(BRAM)38及一密碼引擎40。仲裁器36為一共用匯流排仲裁器，使得在任何時間僅一主控器或啟動器(其可為HDMA 32、FDMA 34或CPU 12)可為主動的，且受控器或目標為BRAM 38。該仲裁器負責引導合適之啟動器請求至BRAM 38。HDMA 32及FDMA 34負責在HIM 16、FIM 18與BRAM 38或CPU隨機存取記憶體(CPU RAM)12a之間傳輸資料。HDMA 32及FDMA 34之操作為習知的且無需在本文中詳細描述。使用BRAM 38來緩衝經過主機設備24、快閃記憶體20與CPU RAM 12a之間的資料。HDMA 32及FDMA 34負責在HIM 16/FIM 18與BRAM 38或CPU RAM 12a之間傳送資料且負責指示扇區傳送完成。如以下所述，當發現誤差時FIM 18亦具有偵測自快閃記憶體20讀取之資料中之誤差且通知CPU 12的能力。

首先，當藉由主機設備24讀取來自快閃記憶體20之資料時，經由匯流排28、FIM 18、FDMA 34、密碼引擎40來取出在記憶體20中之經加密資料，其中解密該經加密資料且儲存其於BRAM 38中。然後將該經解密資料自BRAM 38經由HDMA 32、HIM 16、匯流排26發送至主機設備24。在將其傳遞至HDMA 32之前可經由加密引擎40來再次加密取自BRAM 38的資料，使得發送至主機設備24的資料再次加密，但此加密係藉由一與彼等藉此解密儲存於記憶體20之資料的密鑰/或演算法相比不同之密鑰及/或演算法來進行。較佳地，且在一替代實施例中，不是在上述處理中將經解密資料儲存於BRAM 38中，其中資料可變成易受未授權訪問攻擊，而是可在將其發送至BRAM 38之前藉由密碼引擎40再次解密並加密來自記憶體20之資料。然後將在BRAM 38中之經加密資料如以前一樣發送至主機設備24。此說明在一讀取處理期間之資料串流。

當藉由主機設備24將資料寫入至記憶體20時，倒轉該資料串流之方向。舉例而言，若藉由主機設備來發送未加密資料，其經由匯流排26、HIM 16、HDMA 32至密碼引擎40，則可在資料儲存於BRAM 38中之前藉由引擎40來加密該資料。或者，可將未加密資料儲存於BRAM 38中。然後在將其發送至FDMA 34之前至記憶體20之途中加密該資料。其中所寫入資料經受多級密碼處理，較佳地，在將所處理資料儲存於BRAM 38中之前引擎40完成此處理。

當圖1中之記憶體系統10含有一快閃記憶體時，該系統可或者替換為包含另一類型非揮發性記憶體，諸如磁碟、光學CD以及可重寫非揮發性記憶體系統之所有其它類型，且上述各種優點將同樣應用於該替代實施例。在該替代實施例中，亦較佳地將該記憶體連同該記憶體系統之剩餘組件一起密封至同一實體(諸如一記憶卡或棒)中。

誤差校正

儲存於一非揮發性(例如，快閃)記憶體中之資料可遭受破壞且含有誤差。為此，FIM 18可含有一誤差校正(ECC)電路102，該誤差校正電路102偵測來自記憶體20之資料串流的哪個位元或哪些位元含有誤差，包括在位元串流中之誤差的位置。此將在圖2中說明，圖2為一用以說明本發明之另一態樣之一記憶體系統100的方塊圖。當在該位元串流中偵測出誤差時FIM 18發送一中斷訊號至CPU 12，且電路102將關於誤差中位元之位置的資訊發送至CPU 12。在無密碼特徵之習知記憶體系統中，將藉由CPU在BRAM 38中校正該等誤差。然而，若在進行校正之前首先以密碼方式處理來自資料串流之資料，則密碼處理可導致在所處理之資料串流中之資料位元的位置及/或值發生改變，使得在密碼處理之後的位元誤差之位置及/或值可與藉由電路102發送至CPU 12之彼等資料之位元誤差的位置及/或值不同。此可使當以密碼方式所處理之資料到達BRAM 38時校正該等誤差變為不可能。本發明之一態樣源自以下共識：在將資料以密碼方式處理之前校正所偵測之誤差可使得避免此問題。

使用一誤差緩衝器單元(EBU)104來儲存來自經過BMU 14與FIM 18之間之資料串流的資料，使得當CPU 12接收一來自FIM 18用以指示在資料串流中存在誤差的中斷時，該CPU校正在EBU 104中之誤差，而不是在BRAM 38處校正誤差。在藉由電路102所偵測之誤差的位置處將該等誤差位元進行簡單"交換"(意即，使"1"變成"0"及使"0"變成"1")以校正數位資料。

為了減少當偵測出誤差時在資料串流中之中斷數量，可在EBU 104中使用兩個或兩個以上緩衝器，諸如圖3中所示。如圖3中所示，使用兩個緩衝器104a及104b，其中該等兩個緩衝器之一者將經由FIM 18接收來自記憶體20的資料且另一者將經由在BMU 14中之FDMA 34發送資料至密碼引擎40。在圖3中，使用兩個開關106a及106b。當該等兩個開關處於如圖3中所示之實線位置中時，緩衝器104a將供給資料至BMU 14且緩衝器104b將接收來自FIM 18之資料。當該等兩個開關處於如圖3中所示之虛線位置中時，緩衝器104b將供給資料至BMU 14且緩衝器104a將接收來自FIM 18之資料。該等緩衝器之每一者在將儲存於其中之資料發送至BMU之前可首先用資料填充。當資料藉由緩衝器104a及104b發送或接收時該CPU校正在緩衝器104a及104b中之誤差。以此方式，當該資料串流開始時唯一潛伏時間為需要填充該等兩個緩衝器之一者的時間。其後，若藉由CPU來校正誤差所用之時間小於需要填充每一緩衝器之時間，則甚至當藉由電路102偵測出誤差時在該資料串流中亦將不存在中斷。

若校正資料與填充一緩衝器相比佔用更長的時間，則僅當偵測出誤差時將中斷該資料串流且當沒有偵測出誤差時該資料串流將流動而不會中斷。連接在EBU 104與FDMA 34之間之一緩衝器為空(buffer－empty)之訊號(未圖示)以訊號告知後者，該資料串流被中斷且無法獲得更多資料。然後FDMA 34以及密碼引擎40將暫停且等待該資料串流重新開始。

當藉由主機設備24將資料寫入至記憶體20時可無需校正誤差，使得其將需要跳過EBU。此可藉由開關108來完成。當開關108關閉時，來自HIM 16(在圖2中未完全展示)之資料完全跳過兩個緩衝器104a及104b。開關108亦可以一旁路模式關閉，其中當自記憶體20中讀取資料或寫入資料至記憶體20時無需密碼處理。在此模式中，將HDMA及FDMA直接連接至仲裁器36上，如同將密碼引擎40自系統10中消除，且該資料串流跳過EBU 104與密碼引擎40。此亦可藉由使用開關來完成。因此，在該旁路模式中，在系統100中之一邏輯電路(未圖示)在CPU 12控制下導致該資料串流跳過區塊40且導致開關108關閉。

藉由圖4之流程圖來說明該誤差校正處理。CPU 12在接收來自主機設備24之一讀取指令後開始一讀取操作(橢圓150)。然後使用合適安全組態資訊或記錄組態密碼引擎40至暫存器52，且組態用於一讀取操作之BMU 14及其它參數，諸如在BRAM 38中用於該操作之記憶體空間的分配(方塊152、154)。亦諸如藉由指定在記憶體20中待讀取資料之位置來組態FIM 18(方塊156)。接著啟動HDMA引擎32及FDMA引擎34(見方塊158)。當該CPU接收一中斷時，其檢查以便查看其是否為一FIM中斷(菱形160)。當接收一FIM中斷時，該CPU檢查以便查看該中斷是否為一指示在資料串流中存在一或多個誤差之中斷(162)。若指示誤差，則其開始在緩衝器104a及/或104b中校正誤差(方塊164)且返回以組態FIM 18以便改變在記憶體20中其中資料接著待讀取之位置(方塊156)。當FIM中斷並非指示在資料串流中之誤差時，其意謂FIM已完成其操作且CPU亦返回至方塊156以便重新組態且重新啟動FIM。若藉由CPU所偵測之中斷並非一FIM中斷，則其檢查以便查看其是否為一資料結束中斷(菱形166)。若是，則讀取操作結束(橢圓168)。若不是，則該中斷與該資料之密碼處理無關(意即，時鐘中斷)且CPU 12為其服務(未圖示)且其返回至菱形160以檢查中斷。

用於一寫入操作時僅需稍微修改圖4。因為在待寫入記憶體20之資料中不存在ECC誤差處理，所以在一寫入操作中CPU 12可跳過菱形162及方塊164中之處理。若在一寫入操作期間藉由CPU 12來接收一FIM中斷，則此意謂FIM完成其操作且CPU亦返回至方塊156以便重新組態FIM。除此區別以外，寫入操作與讀取操作大體上相似。

雖然本發明在上文中已參考各種實施例進行描述，但將理解在未脫離本發明之範疇的情況下可進行改變及修改，其僅藉由附加申請專利範圍及其等效物來界定。本文所參考之所有參照案將以引用的方式併入本文中。

10．．．記憶體系統

10'．．．單一單元

12．．．中央處理單元/CPU

12a．．．CPU隨機存取記憶體/CPU RAM

14．．．緩衝器管理單元/BMU

16．．．主機介面模組/HIM

18．．．快閃介面模組/FIM

20．．．快閃記憶體

22．．．周邊通道模組/PAM

24．．．主機設備

26．．．主機介面匯流排

26a．．．埠

28．．．快閃介面匯流排

28a．．．埠

32．．．主機直接記憶存取/HDMA

34．．．快閃直接記憶存取控制器/FDMA

36．．．仲裁器

38．．．緩衝器隨機存取記憶體/BRAM

40．．．密碼引擎

100．．．記憶體系統

102．．．誤差校正電路/ECC CKT

104．．．誤差緩衝器單元/EBU

104a．．．緩衝器

104b．．．緩衝器

106a．．．開關

106b．．．開關

108．．．開關

圖1係一與一主機設備相通信以說明本發明之記憶體系統的方塊圖。

圖2係在圖1中之記憶體系統的某些區塊的方塊圖。

圖3係一電路圖，其更詳細地說明圖2之誤差校正緩衝器單元的一較佳組態。

圖4係一流程圖，其說明圖2中之系統操作以說明本發明之一態樣的較佳實施例。

為便於描述，在本申請案中以相同數字標注同一組件。

12．．．中央處理單元/CPU

14．．．緩衝器管理單元/BMU

16．．．主機介面模組/HIM

18．．．快閃介面模組/FIM

32．．．主機直接記憶存取/HDMA

34．．．快閃直接記憶存取控制器/FDMA

36．．．仲裁器

38．．．緩衝器隨機存取記憶體/BRAM

40．．．密碼引擎

100．．．記憶體系統

102．．．誤差校正電路/ECC CKT

104．．．誤差緩衝器單元/EBU

Claims (12)

1. 一種記憶體系統，其包含：非揮發性記憶體；一電路，其可操作以偵測自該非揮發性記憶體所讀取之資料中的一或多個誤差的存在並進一步可操作以產生指示在該資料中的該一或多個誤差的存在之一信號；一密碼電路，其可操作以對該資料執行密碼處理；至少一緩衝器，其可操作以在該資料被發送至該密碼電路之前儲存自該非揮發性記憶體所讀取之該資料；及一處理器，其可操作以接收指示在該資料中的該一或多個誤差的存在之該信號，並回應於接收該信號以在該資料自該至少一緩衝器發送至該密碼電路之前校正儲存於該至少一緩衝器中之該資料中之該一或多個誤差；其中自該非揮發性記憶體至該密碼電路之一資料串流之一部分首先經誤差偵測並接著以密碼方式處理，且其中當該資料串流之一部分經誤差偵測時，以密碼方式處理該資料串流之另一部分。
2. 如請求項1之記憶體系統，其中當偵測到該一或多個誤差的存在時且校正該一或多個誤差比儲存資料於該至少一緩衝器中需要更長的時間，中斷自該非揮發性記憶體至該密碼電路之一資料串流。
3. 如請求項1之記憶體系統，其中該至少一緩衝器包含兩個緩衝器，且其中該處理器進一步可操作以交替使用該兩個緩衝器來儲存並發送自該非揮發性記憶體至該密碼電 路之資料。
4. 如請求項3之記憶體系統，其中該處理器進一步可操作以當儲存於該兩個緩衝器中之一第二緩衝器中之資料發送至該密碼電路時，儲存自該非揮發性記憶體所讀取之資料於該兩個緩衝器中之一第一緩衝器。
5. 如請求項1之記憶體系統，其中該處理器進一步可操作以當該記憶體系統操作於一旁路模式中時，跳過該至少一緩衝器。
6. 如請求項3之記憶體系統，其中僅當校正儲存於該兩個緩衝器中之一第一緩衝器中之資料中之一或多個誤差比用自該非揮發性記憶體所讀取之資料來填充該兩個緩衝器中之一第二緩衝器需要更長的時間時，中斷自該非揮發性記憶體至該密碼電路之一資料串流。
7. 一種用以校正在一記憶體系統中之資料的方法，該方法包含：在包含非揮發性記憶體、可操作以偵測資料中的一或多個誤差的存在之一電路、一密碼電路、至少一緩衝器及一處理器之一記憶體系統中執行下列步驟：儲存經過該非揮發性記憶體與該密碼電路之間之資料於該至少一緩衝器中；在提供該資料至該密碼電路之前，校正儲存於該至少一緩衝器中之該資料中的一或多個誤差，其中回應於自該電路接收指示該一或多個誤差的存在之一信號而由該處理器校正該資料中之該一或多個誤差；及 在儲存於該至少一緩衝器中之該資料中的該一或多個誤差被校正之後，提供該資料至該密碼電路；其中自該非揮發性記憶體至該密碼電路之一資料串流之一部分首先經誤差偵測並接著以密碼方式處理，且其中當該資料串流之一部分經誤差偵測時，以密碼方式處理該資料串流之另一部分。
8. 如請求項7之方法，其中當偵測到該一或多個誤差的存在時且校正該一或多個誤差比儲存資料於該至少一緩衝器中需要更長的時間，中斷自該非揮發性記憶體至該密碼電路之一資料串流。
9. 如請求項7之方法，其中該至少一緩衝器包含兩個緩衝器，且其中該方法進一步包含交替使用該兩個緩衝器來儲存並發送自該非揮發性記憶體至該密碼電路之資料。
10. 如請求項9之方法，其中當儲存於該兩個緩衝器中之一第二緩衝器中之資料發送至該密碼電路時，儲存自該非揮發性記憶體所讀取之資料於該兩個緩衝器中之一第一緩衝器。
11. 如請求項7之方法，其進一步包含當該記憶體系統操作於一旁路模式中時，跳過該至少一緩衝器。
12. 如請求項9之方法，其中僅當校正儲存於該兩個緩衝器中之一第一緩衝器中之資料中之一或多個誤差比用自該非揮發性記憶體所讀取之資料來填充該兩個緩衝器中之一第二緩衝器需要更長的時間時，中斷自該非揮發性記憶體至該密碼電路之一資料串流。