TWI391825B

TWI391825B - 處理模組、操作系統及處理方法

Info

Publication number: TWI391825B
Application number: TW98133665A
Authority: TW
Inventors: Shang Ming Chen; Shun Chih Huang
Original assignee: Giga Byte Tech Co Ltd
Priority date: 2009-10-05
Filing date: 2009-10-05
Publication date: 2013-04-01
Also published as: TW201113708A

Description

處理模組、操作系統及處理方法

本發明係有關於一種處理模組，特別是有關於具有繪圖處理器(Graphic Processing Unit；GPU)的處理模組。

在目前的產品中，繪圖處理器(GPU)係與一記憶單元進行資料傳輸。該記憶單元具有繪圖處理器的操作頻率。因此，繪圖處理器可根據記憶單元所儲存的操作頻率而運作。

為了讓繪圖處理器達到更高的效能，使用者可能會調高記憶單元所儲存的操作頻率，也就是超頻。然而，一旦超頻失敗，很有可能會造成繪圖處理器無法正常運作。

本發明提供一種處理模組，包括一繪圖處理器(GPU)、一第一記憶單元、一第二記憶單元以及一控制單元。繪圖處理器具有一暫存器。當第一記憶單元被致能時，便可與繪圖處理器進行資料傳輸。當第二記憶單元被致能時，便可與繪圖處理器進行資料傳輸。控制單元先致能第一記憶單元。當第一記憶單元無法與繪圖處理器進行資料傳輸時，控制單元致能第二記憶單元。

本發明另提供一種操作系統，包括一系統基本輸出輸入系統(System BIOS)、一繪圖處理器(GPU)、一第一記憶單元、一第二記憶單元以及一控制單元。系統基本輸出輸入系統進行一設定動作。繪圖處理器具有一暫存器。當第一記憶單元被致能時，便可與繪圖處理器進行資料傳輸。當第二記憶單元被致能時，便可與繪圖處理器進行資料傳輸。控制單元先致能第一記憶單元。當第一記憶單元無法與繪圖處理器進行資料傳輸時，控制單元致能第二記憶單元。

本發明更提供一種處理方法，包括致能一第一記憶單元，用以與一繪圖處理器進行資料傳輸；判斷該繪圖處理器與該第一記憶單元之間的資料傳輸是否正常；以及當該繪圖處理器無法與該第一記憶單元進行資料傳輸時，致能一第二記憶單元，使得該繪圖處理器與該第二記憶單元進行資料傳輸。

為讓本發明之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

第1圖為本發明之操作系統之一可能示意圖。如圖所示，操作系統100包括，處理模組120以及系統基本輸出輸入系統(system basic input/output system；以下簡稱SBIOS)130。本發明並不限定操作系統100之種類。在本實施例中，操作系統100係為一主機板(mother board；MB)110。

SBIOS 130進行一設定動作。SBIOS 130係儲存在一記憶體中，其所進行的設定動作係扮演硬體與作業系統溝通的角色。透過SBIOS 130，便可設定系統的操作模式。由於SBIOS的動作原理以及其所進行的設定動作，係為本領域人士所深知，故不再贅述。

在本實施例中，處理模組120包括，繪圖處理器(Graphic Processing Unit；GPU)121、記憶單元122、123以及控制單元124。繪圖處理器121具有暫存器125。當記憶單元122被致能時，繪圖處理器121便可與記憶單元122進行資料傳輸。因此，暫存器125便可儲存來自記憶單元122的資料。

同樣地，當記憶單元123被致能時，繪圖處理器121便可與記憶單元123進行資料傳輸。此時，暫存器125儲存來自記憶單元123的資料。在本實施例中，記憶單元122及123不會同時被致能。

另外，繪圖處理器121係透過傳輸匯流排126，與記憶單元122或123進行資料傳輸。本發明並不限定傳輸匯流排126的種類。在一可能實施例中，傳輸匯流排126係為一內部整合電路(I-squared-C；I² C)匯流排。

在一可能實施例中，暫存器125儲存繪圖處理器121的裝置標籤(device ID)，也就是儲存繪圖處理器121的識別碼。在另一可能實施例中，暫存器125係儲存一旗標(flag)。藉由讀取該旗標，便可得知繪圖處理器121正與哪個記憶單元進行資料傳輸。

舉例而言，當暫存器125所儲存的旗標為0時，則表示繪圖處理器121係與記憶單元122進行資料傳輸。當暫存器125所儲存的旗標為1時，則表示繪圖處理器121係與記憶單元123進行資料傳輸。在本實施例中，不論暫存器125係儲存繪圖處理器121的裝置標籤，或是儲存代表記憶單元122及123的旗標，其所儲存的內容均係由記憶單元122及123所提供。

在本實施例中，記憶單元122及123的致能與否，均係由控制單元124所決定。控制單元124根據一預先設定，先致能記憶單元122，其中該預先設定，可由使用者透過跨接線(jumper)自行設定，或是操作系統100在出廠前，便已事先預設。

為方便說明，以下所述的實施例，均以記憶單元122為預設記憶體，而記憶單元123係為備用記憶體。

在致能記憶單元122後，繪圖處理器121便可與記憶單元122進行資料傳輸。在一可能實施例中，記憶單元122將一裝置標籤或是一旗標儲存於暫存器125之中，其中裝置標籤係為繪圖處理器121的識別碼，而旗標係為記憶單元122的識別碼。

當記憶單元122無法與繪圖處理器121進行資料傳輸時，暫存器125可能無法繼續暫存繪圖處理器121的識別碼，或是記憶單元122的識別碼。因此，控制單元124致能記憶單元123，使得繪圖處理器121與記憶單元123進行資料傳輸。

由於記憶單元123亦具有繪圖處理器121的識別碼，因此，當繪圖處理器121與記憶單元123進行資料傳輸時，暫存器125可持續儲存繪圖處理器121的識別碼，或是改儲存記憶單元123的識別碼。

在本實施例中，藉由讀取暫存器125所儲存的資料，便可得知繪圖處理器121是否可正常地與記憶單元122進行資料傳輸。舉例而言，當記憶單元122被致能時，暫存器125便可儲存繪圖處理器121的識別碼，或是記憶單元122的識別碼。

然而，當繪圖處理器121無法與記憶單元122進行資料傳輸時，暫存器125便無法儲存繪圖處理器121的識別碼，或是記憶單元122的識別碼。因此，藉由讀取暫存器125所儲存的資料，便可得知繪圖處理器121是否可正常地與記憶單元122進行資料傳輸。

本發明並不限制讀取暫存器125的動作係由何者完成。在一可能實施例中，可藉由SBIOS 130或是控制單元124，讀取暫存器125所暫存的資料。

若利用SBIOS 130讀取暫存器125所暫存的資料時，SBIOS 130將根據讀取結果，發出一控制信號S_C 。控制單元124根據控制信號S_C ，致能記憶單元122或123。在此例中，SBIOS 130係透過系統管理匯流排(System Management Bus；SMBus)140，讀取暫存器125以及發出控制信號S_C 。

若利用控制單元124讀取暫存器125時，則控制單元124可根據讀取結果，致能記憶單元122或123。在此例中，控制單元124係透過通用型輸入輸出(general-purpose input/output；GPIO)127，讀取暫存器125的資料，或是傳送信號至繪圖處理器121。另外，若利用控制單元124讀取暫存器125時，則可省略第1圖中，SBIOS 130與控制單元124之間的連接。

在上述的實施例中，係根據暫存器125所儲存的資料，得知繪圖處理器121是否正常地與記憶單元122進行資料傳輸，但並非用以限制本發明。在其它實施例中，可利用其它方式，得知繪圖處理器121是否正常地與記憶單元122進行資料傳輸。

第2圖為本發明之控制單元之一可能實施例。如圖所示，控制單元124包括，微控制器(micro-controller)210以及切換器230。微控制器210根據控制信號S_C ，產生一切換信號S_S 。在一可能實施例中，微控制器210係利用通用型輸入輸出(GPIO)端，傳送切換信號S_S 。

在本實施例中，控制信號S_C 係由SBIOS 130所產生。SBIOS 130偵測暫存器125，並根據偵測結果，產生控制信號S_C 。

切換器230根據切換信號S_S ，將操作電壓V_CC 傳送至記憶單元122或123。當切換器230將操作電壓V_CC 傳送至記憶單元122時，則可致能記憶單元122。當切換器230將操作電壓V_CC 傳送至記憶單元123時，則可致能記憶單元123。

在一可能實施例中，切換器230係根據切換信號S_S 的位準，將操作電壓V_CC 傳送至記憶單元122或123。舉例而言，若切換信號S_S 為低位準時，切換器230將操作電壓V_CC 傳送至記憶單元122；若切換信號S_S 為高位準時，切換器230將操作電壓V_CC 傳送至記憶單元123。

在其它實施例中，控制單元124更包括重置器250。重置器250根據控制信號S_C ，重置繪圖處理器121。微控制器210與重置器250均係透過SMBus，耦接SBIOS 130。

第3圖為本發明之控制單元之另一可能實施例。如圖所示，控制單元124包括，微控制器310以及切換器330。微控制器310偵測暫存器125，並根據偵測結果，產生一切換信號S_S 。在一可能實施例中，微控制器310係透過通用型輸入輸出(GPIO)端，讀取暫存器125所暫存的資料。暫存器125所暫存的資料可為繪圖處理器121的識別碼或是記憶單元122或123的識別碼。

切換器330根據切換信號S_S ，將操作電壓V_CC 傳送至記憶單元122或123。當操作電壓V_CC 被傳送至記憶單元122時，則記憶單元122被致能。當操作電壓V_CC 被傳送至記憶單元123時，則記憶單元123被致能。

在本實施例中，控制單元124更包括重置器350。重置器350根據微控制器310的偵測結果，重置繪圖處理器121。在一可能實施例中，重置器350係根據切換信號S_S 的狀態，決定是否重置繪圖處理器121。舉例而言，當切換信號S_S 為低位準時，重置器350不重置繪圖處理器121。當切換信號S_S 為高位準時，重置器350重置繪圖處理器121。

第4圖為本發明之控制單元之另一可能實施例。如圖所示，控制單元124包括，微控制器410、切換器430、計數器470以及處理器490。微控制器410讀取暫存器125。處理器490根據計數器470之計數值以及微控制器410的讀取結果，產生切換信號S_S 。切換器430根據切換信號S_S ，將操作電壓V_CC 傳送至記憶單元122或123。由於切換器430的特性與切換器230相似，故不再贅述。

在其它實施例中，控制單元124更包括一重置器450。重置器450根據切換信號S_S ，重置繪圖處理器121。另外，當計數器470計數到一預設值時，則可產生一觸發信號S_T 予處理器490。在本實實施例中，該預設值與SBIOS 130所進行的一設定動作的時間有關。

舉例而言，計數器470計數到該預設值的時間係大於SBIOS 130進行該預設動作的時間。也就是說，當計數器470計數到該預設值時，SBIOS 130已進行完該預設動作。因此，當計數器470產生觸發信號S_T ，並且微控制器410無法讀取暫存器125所儲存的資料時，切換器430改將操作電壓V_CC 傳送至記憶單元123。

在其它實施例中，假設，SBIOS 130所進行的預設動作係為電腦裝置的開機動作。當計數器470未產生觸發信號S_T 時，表示SBIOS 130尚未完成預設動作。在此情況下，可能是電腦裝置發生當機。因此，切換器430並不會將將操作電壓V_CC 改傳送至記憶單元123，以避免使用者誤以為記憶單元122發生異常。

第5圖為本發明之處理方法之一可能流程圖。本發明之處理方法適用於一處理模組，其中處理模組包括，一第一記憶單元、一第二記憶單元以及一繪圖處理器。

首先，致能一第一記憶單元(步驟S510)，使得繪圖處理器與第一記憶單元進行資料傳輸。本發明並不限制致能記憶單元的方法。在本實施例中，係提供一操作電壓予第一記憶單元，以達到致能第一記憶單元的目的。

判斷繪圖處理器與第一記憶單元之間的資料傳輸是否正常(步驟S530)。本發明並不限制步驟S530的判斷方式。在一可能實施例中，可藉由判斷繪圖處理器的一暫存器所儲存的資料，得知繪圖處理器與第一記憶單元之間的資料傳輸是否正常。

舉例而言，當繪圖處理器與第一記憶單元進行資料傳輸時，由於第一記憶單元具有一第一識別碼，故繪圖處理器的一暫存器便可儲存該第一識別碼。當該暫存器無法再繼續儲存該第一識別碼時，表示繪圖處理器無法繼續與第一記憶單元進行資料傳輸。

若繪圖處理器與第一記憶單元之間的資料傳輸正常時，則執行步驟S510，繼續致能第一記憶單元。當繪圖處理器無法與第一記憶單元進行資料傳輸時，致能第二記憶單元(步驟S550)，使得繪圖處理器與第二記憶單元進行資料傳輸。

舉例而言，第一及第二記憶單元均具有繪圖處理器的識別碼。因此，當第一記憶單元與繪圖處理器進行資料傳輸時，繪圖處理器的暫存器便可儲存繪圖處理器的識別碼。當暫存器無法繼續儲存繪圖處理器的識別碼時，表示第一記憶單元無法與繪圖處理器進行正常的資料傳輸。因此，致能第二記憶單元。

由於第二記憶單元亦具有繪圖處理器的識別碼。因此，當第二記憶單元與繪圖處理器進行資料傳輸時，繪圖處理器的暫存器便可繼續儲存繪圖處理器的識別碼。

在另一可能實施例中，第一及第二記憶單元分別儲存一第一旗標以及一第二旗標。當第一記憶單元與繪圖處理器進行資料傳輸時，繪圖處理器的暫存器便可儲存第一旗標(也就是第一記憶單元的識別碼)。

當暫存器無法繼續儲存第一旗標時，表示第一記憶單元無法與繪圖處理器進行正常的資料傳輸。因此，致能第二記憶單元。當第二記憶單元與繪圖處理器進行資料傳輸時，繪圖處理器的暫存器便可儲存第二記憶單元的第二旗標。

在其它實施例中，當繪圖處理器無法與第一記憶單元進行資料傳輸時，除了致能第二記憶單元(步驟S550)，更可重置繪圖處理器。

綜上所述，在第一記憶單元無法與繪圖處理器進行資料傳輸時，可改由第二記憶單元與繪圖處理器進行資料傳輸，以維持繪圖處理器的運作。

另外，當第一記憶單元所儲存的資料(如繪圖處理器的操作頻率)造成繪圖處理器無法正常運作時，可在致能第二記憶單元之前，單獨地重置繪圖處理器。由於繪圖處理器可單獨地被重置，故不需重新啟動操作系統。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．操作系統

110．．．主機板

120．．．處理模組

130．．．SBIOS

140．．．系統管理匯流排

121．．．繪圖處理器

122、123．．．記憶單元

124．．．控制單元

125．．．暫存器

126．．．傳輸匯流排

127．．．通用型輸入輸出

210、310、410．．．微控制器

230、330、430．．．切換器

250、350、450．．．重置器

470．．．計數器

490．．．處理器

S510~S550．．．步驟

第1圖為本發明之操作系統之一可能示意圖。

第2圖為本發明之控制單元之一可能實施例。

第3、4圖為本發明之控制單元之其它可能實施例。

第5圖為本發明之處理方法之一可能流程圖。

S510、S530、S550．．．步驟

Claims

一種處理模組，包括：一繪圖處理器(GPU)，具有一暫存器；一第一記憶單元，當該第一記憶單元被致能時，便可與該繪圖處理器進行資料傳輸；一第二記憶單元，當該第二記憶單元被致能時，便可與該繪圖處理器進行資料傳輸；以及一控制單元，先致能該第一記憶單元，當該第一記憶單元無法與該繪圖處理器進行資料傳輸時，該控制單元致能該第二記憶單元。
如申請專利範圍第1項所述之處理模組，更包括：一傳輸匯流排，該傳輸匯流排耦接於該第一記憶單元與該繪圖處理器之間。
如申請專利範圍第2項所述之處理模組，其中該傳輸匯流排係為一內部整合電路(I-squared-C；I² C)匯流排。
如申請專利範圍第1項所述之處理模組，其中該控制單元耦接一系統基本輸出輸入系統(System BIOS)，該系統基本輸出輸入系統偵測該暫存器，並根據偵測結果，產生一控制信號，該控制單元根據該控制信號，致能該第一或第二記憶單元。
如申請專利範圍第4項所述之處理模組，其中該控制單元，包括：一微控制器，根據該控制信號，產生一切換信號；以及一切換器，根據該切換信號，將一操作電壓傳送至該第一或第二記憶單元，當該操作電壓被傳送至該第一記憶單元時，則該第一記憶單元被致能，當該操作電壓被傳送至該第二記憶單元時，則該第二記憶單元被致能。
如申請專利範圍第5項所述之處理模組，其中該控制單元更包括：一重置器，用以根據該控制信號，重置該繪圖處理器；一第一系統管理匯流排(System Management Bus；SMBus)，耦接於該系統基本輸出輸入系統與該繪圖處理器之間；以及一第二系統管理匯流排，耦接於該系統基本輸出輸入系統與該微控制器之間。
如申請專利範圍第5項所述之處理模組，其中該微控制器具有一通用型輸入輸出(GPIO)端，用以傳送該切換信號。
如申請專利範圍第1項所述之處理模組，其中該控制單元，包括：一微控制器，偵測該暫存器，並根據偵測結果，產生一切換信號；以及一切換器，根據該切換信號，將一操作電壓傳送至該第一或第二記憶單元，當該操作電壓被傳送至該第一記憶單元時，則該第一記憶單元被致能，當該操作電壓被傳送至該第二記憶單元時，則該第二記憶單元被致能。
如申請專利範圍第8項所述之處理模組，其中該控制單元更包括一重置器，用以根據該微控制器的偵測結果，重置該繪圖處理器。
如申請專利範圍第1項所述之處理模組，其中該控制單元，包括：一計數器；一微控制器，讀取該暫存器；一處理器，根據該計數器之計數值以及該微控制器的讀取結果，產生一切換信號；以及一切換器，根據該切換信號，將一操作電壓傳送至該第一或第二記憶單元，當該操作電壓被傳送至該第一記憶單元時，則該第一記憶單元被致能，當該操作電壓被傳送至該第二記憶單元時，則該第二記憶單元被致能。
如申請專利範圍第10項所述之處理模組，其中該控制單元更包括一重置器，用以根據該切換信號，重置該繪圖處理器。
如申請專利範圍第10項所述之處理模組，其中當該計數器之計數值等於一預設值，並且該微控制器無法讀取該暫存器所儲存的資料時，該切換器傳送該操作電壓予該第二記憶單元。
如申請專利範圍第12項所述之處理模組，其中該預設值與一系統基本輸出輸入系統所進行的一設定動作的時間有關。
如申請專利範圍第13項所述之處理模組，其中該計數器計數到該預設值的時間大於該系統基本輸出輸入系統進行該設定動作的時間。
如申請專利範圍第1項所述之處理模組，其中該第一記憶單元具有一第一識別碼，該第二記憶單元具有一第二識別碼，該第一識別碼相同於第二識別碼。
如申請專利範圍第15項所述之處理模組，其中當該第一記憶單元被致能時，該暫存器儲存該第一識別碼，當該控制單元偵測不到該暫存器所儲存之該第一識別碼時，該控制單元致能該第二記憶單元，使得該暫存器儲存該第二識別碼。
如申請專利範圍第1項所述之處理模組，其中該第一記憶單元具有一第一旗標(flag)，該第二記憶單元具有一第二旗標，該第一旗標不同於該第二旗標。
如申請專利範圍第17項所述之處理模組，其中當該第一記憶單元被致能時，該暫存器儲存該第一旗標，當該控制單元偵測不到該暫存器所儲存之該第一旗標時，該控制單元致能該第二記憶單元，使得該暫存器儲存該第二旗標。
如申請專利範圍第17項所述之處理模組，其中該繪圖處理器具有一通用型輸入輸出(GPIO)端，該控制單元透過該通用型輸入輸出端，讀取該暫存器。
一種操作系統，包括：一系統基本輸出輸入系統(System BIOS)，用以進行一設定動作；一繪圖處理器(GPU)，具有一暫存器；一第一記憶單元，當該第一記憶單元被致能時，便可與該繪圖處理器進行資料傳輸；一第二記憶單元，當該第二記憶單元被致能時，便可與該繪圖處理器進行資料傳輸；以及一控制單元，先致能該第一記憶單元，當該第一記憶單元無法與該繪圖處理器進行資料傳輸時，該控制單元致能該第二記憶單元。
如申請專利範圍第20項所述之操作系統，更包括：一傳輸匯流排，耦接於該第一記憶單元與該繪圖處理器之間。
如申請專利範圍第21項所述之操作系統，其中該第一傳輸匯流排係為一內部整合電路(I-squared-C；I² C)匯流排。
如申請專利範圍第20項所述之操作系統，其中該系統基本輸出輸入系統偵測該暫存器，並根據偵測結果，產生一控制信號，該控制單元根據該控制信號，致能該第一或第二記憶單元。
如申請專利範圍第23項所述之操作系統，其中該控制單元，包括：一微控制器，根據該控制信號，產生一切換信號；以及一切換器，根據該切換信號，將一操作電壓傳送至該第一或第二記憶單元，當該操作電壓被傳送至該第一記憶單元時，則該第一記憶單元被致能，當該操作電壓被傳送至該第二記憶單元時，則該第二記憶單元被致能。
如申請專利範圍第24項所述之操作系統，其中該控制單元更包括：一重置器，用以根據該控制信號，重置該繪圖處理器；一第一系統管理匯流排(System Management Bus；SMBus)，耦接於該系統基本輸出輸入系統與該繪圖處理器之間；以及一第二系統管理匯流排，耦接於該系統基本輸出輸入系統與該微控制器之間。
如申請專利範圍第24項所述之操作系統，其中該微控制器具有一通用型輸入輸出(GPIO)端，用以傳送該切換信號。
如申請專利範圍第20項所述之操作系統，其中該控制單元，包括：一微控制器，偵測該暫存器，並根據偵測結果，產生一切換信號；以及一切換器，根據該切換信號，將一操作電壓傳送至該第一或第二記憶單元，當該操作電壓被傳送至該第一記憶單元時，則該第一記憶單元被致能，當該操作電壓被傳送至該第二記憶單元時，則該第二記憶單元被致能。
如申請專利範圍第27項所述之操作系統，其中該控制單元更包括一重置器，用以根據該微控制器的偵測結果，重置該繪圖處理器。
如申請專利範圍第20項所述之操作系統，其中該控制單元，包括：一計數器；一微控制器，讀取該暫存器；一處理器，根據該計數器之計數值以及該微控制器的讀取結果，產生一切換信號；以及一切換器，根據該切換信號，將一操作電壓傳送至該第一或第二記憶單元，當該操作電壓被傳送至該第一記憶單元時，則該第一記憶單元被致能，當該操作電壓被傳送至該第二記憶單元時，則該第二記憶單元被致能。
如申請專利範圍第29項所述之操作系統，其中該控制單元更包括一重置器，用以根據該切換信號，重置該繪圖處理器。
如申請專利範圍第29項所述之操作系統，其中當該計數器之計數值等於一預設值，並且該微控制器無法讀取該暫存器所儲存的資料時，該切換器傳送該操作電壓予該第二記憶單元。
如申請專利範圍第31項所述之操作系統，其中該預設值與一系統基本輸出輸入系統所進行的一設定動作的時間有關。
如申請專利範圍第32項所述之操作系統，其中該計數器計數到該預設值的時間大於該系統基本輸出輸入系統進行該設定動作的時間。
如申請專利範圍第20項所述之操作系統，其中該第一記憶單元具有一第一識別碼，該第二記憶單元具有一第二識別碼，該第一識別碼相同於第二識別碼。
如申請專利範圍第34項所述之操作系統，其中當該第一記憶單元被致能時，該暫存器儲存該第一識別碼，當該控制單元偵測不到該暫存器所儲存之該第一識別碼時，該控制單元致能該第二記憶單元，使得該暫存器儲存該第二識別碼。
如申請專利範圍第20項所述之操作系統，其中該第一記憶單元具有一第一旗標(flag)，該第二記憶單元具有一第二旗標，該第一旗標不同於該第二旗標。
如申請專利範圍第36項所述之操作系統，其中當該第一記憶單元被致能時，該暫存器儲存該第一旗標，當該控制單元偵測不到該暫存器所儲存之該第一旗標時，該控制單元致能該第二記憶單元，使得該暫存器儲存該第二旗標。
如申請專利範圍第36項所述之操作系統，其中該繪圖處理器具有一通用型輸入輸出(GPIO)端，該控制單元透過該通用型輸入輸出端，讀取該暫存器。
一種處理方法，包括：致能一第一記憶單元，用以與一繪圖處理器進行資料傳輸；判斷該繪圖處理器與該第一記憶單元之間的資料傳輸是否正常；以及當該繪圖處理器無法與該第一記憶單元進行資料傳輸時，致能一第二記憶單元，使得該繪圖處理器與該第二記憶單元進行資料傳輸。
如申請專利範圍第39項所述之處理方法，其中該偵測步驟係偵測該繪圖處理器的一暫存器所儲存的資料。
如申請專利範圍第40項所述之處理方法，其中當該繪圖處理器與該第一記憶單元進行資料傳輸時，儲存一識別碼於該暫存器中。
如申請專利範圍第40項所述之處理方法，其中當該暫存器無法儲存該識別碼時，則判定該繪圖處理器無法與該第一記憶單元進行資料傳輸。
如申請專利範圍第39項所述之處理方法，更包括：當該繪圖處理器無法與該第一記憶單元進行資料傳輸時，致能一第二記憶單元，並重置該繪圖處理器。