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TWI390711B - 非揮發性半導體記憶裝置及其製造方法 - Google Patents

非揮發性半導體記憶裝置及其製造方法 Download PDF

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TWI390711B
TWI390711B TW097130058A TW97130058A TWI390711B TW I390711 B TWI390711 B TW I390711B TW 097130058 A TW097130058 A TW 097130058A TW 97130058 A TW97130058 A TW 97130058A TW I390711 B TWI390711 B TW I390711B
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濱村浩孝
柳至
峰利之
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瑞薩電子股份有限公司
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Description

非揮發性半導體記憶裝置及其製造方法
本發明關於可進行電氣寫入、抹除動作的非揮發性半導體記憶裝置及其製造方法，特別是關於適用於具有記憶體部的非揮發性半導體記憶裝置之有效技術，該記憶體部係由使用金屬氧化膜作為電荷儲存膜之MONOS(Metal Oxide Nitride Oxide Semiconductor)型記憶格所構成者。
EEPROM(Electrically Erasable and Programmable Read only Memory)被廣泛使用為可電氣寫入抹除之非揮發性半導體記憶裝置。以快閃記憶體為代表性之此種非揮發性半導體記憶裝置之記憶體部，係由多數非揮發性記憶格構成。該非揮發性記憶格係使用例如，於閘極下具有以氧化膜包圍之導電性浮置閘極(floating gate)或陷阱(trap)性絕緣膜，藉由該浮置閘極或陷阱性絕緣膜之保持電荷而記憶資訊的場效電晶體。浮置閘極或陷阱性絕緣膜等之記憶保持狀態，可藉由場效電晶體之臨限值電壓變化加以讀出。
上述陷阱性絕緣膜稱為可保持電荷之絕緣膜，可為例如氮化矽膜等。以氮化矽膜作為電荷儲存膜使用的非揮發性記憶格被稱為MONOS(Metal Oxide Nitride Oxide Semiconductor)記憶格，可以離散式儲存電荷，和上述使用浮置閘極作為電荷儲存之非揮發性記憶格比較，具有較佳之資料保持信賴性。另外，於MONOS記憶格，為抑制保持電荷之漏電，須於氮化矽膜上下形成氧化膜，但因具有較佳之資料保持信賴性之故，該氧化膜之膜厚可以薄膜化。例如可適用8nm以下之薄氧化膜，具有可達成寫入、抹除動作低電壓化之優點。
但是，以氮化矽膜作為電荷儲存膜使用之MONOS記憶格，其之電荷捕獲特性及電荷保持特性均並非充分，而例如以鋁等之金屬氧化膜取代氮化矽膜作為電荷儲存膜使用的MONOS記憶格被提案。
例如為改善電荷保持特性而以鋁等之金屬氧化膜作為電荷儲存膜使用的非揮發性記憶格被揭示於特開2004-158810號公報(參照專利文獻1)。又，形成金屬氧化膜之後進行熱處理而提升金屬氧化膜之介電係數的技術被揭示於美國專利公開第2006/0022252號說明書(參照專利文獻2)。該熱處理通常於形成金屬氧化膜之後被進行。另外，為達成抹除動作之高速化，於基板與金屬氧化膜之間形成氧化矽膜與氮化矽膜之積層膜(在氧化矽膜之上積層氮化矽膜之積層構造)的技術被揭示(參照非專利文獻1)。另外，電荷儲存膜設為鋁膜與氮化矽膜之積層構造(底部氮化矽膜/鋁膜/頂部氮化矽膜)，據以擴大裝置動作範圍(window)的技術被揭示(參照非專利文獻2)。
(專利文獻1)：特開2004-158810(專利文獻2)：美國專利公開第2006/0022252號說明書(非專利文獻1)：Technical Digest of IEDM 2006,p.971(非專利文獻2)：VLSI Technical Digest 2007,p.138
 (發明所欲解決之課題)
但是以金屬氧化膜作為電荷儲存膜使用的MONOS記憶格存在以下各種技術問題。
本發明人檢討發現，以金屬氧化膜作為電荷儲存膜使用，於該金屬氧化膜上下藉由氧化膜挾持的電荷保持用絕緣膜時，因為形成金屬氧化膜後之熱處理(例如沈積金屬氧化膜後之熱處理或雜質活化的熱處理等)，而在金屬氧化膜、和接於其上的頂部氧化膜或接於其下的底部氧化膜之間會引起相互反應。引起該相互反應時，金屬氧化膜之金屬元素會擴散，而存在於頂部氧化膜之中或底部氧化膜之中，介由存在於頂部氧化膜之中或底部氧化膜之中的金屬元素，電子會朝閘極側或基板側移動，而產生記憶格之電荷保持特性劣化的問題。
金屬氧化膜與氧化膜直接接觸之構造揭示於例如上述專利文獻1及2。於專利文獻1揭示之第5實施形態中，陷阱膜係使用氮化矽膜與鋁膜之積層膜，底部氧化膜則使用氧化矽膜與La2 O5 膜之積層膜。於該構造，氧化矽膜與金屬氧化膜、亦即La2 O5 膜直接接觸，因此，於後續工程之熱處理，La會擴散至氧化矽膜中，導致記憶格之電荷保持特性劣化之問題。
專利文獻2為，使用金屬氧化膜作為電荷儲存膜，底部氧化膜與金屬氧化膜直接接觸之構造，於實施例揭示為提升金屬氧化膜之介電係數在形成金屬氧化膜之後進行熱處理。但如上述說明，進行熱處理之後，金屬氧化膜中之金屬元素會朝底部氧化矽膜中擴散，導致記憶格之電荷保持特性劣化問題。
非專利文獻1、2為，在金屬氧化膜與底部氧化矽膜之間形成氮化矽膜。非專利文獻1為，在底部氧化矽膜上藉由CVD法沈積1.6nm厚度之氮化矽膜，形成底部氧化矽膜與氮化矽膜之積層膜，而達成裝置抹除動作高速化者。但是，1.6nm厚度之氮化矽膜藉由CVD法於晶圓面內均勻、且再現現性良好形成為困難之事，氮化矽膜之膜厚控制為問題。
另外，非專利文獻2為，電荷儲存膜使用在鋁膜之上下以氮化矽膜加以挾持之積層膜(底部氧化矽膜(3nm)/鋁膜(3nm)/頂部氮化矽膜(4nm))，據以擴大裝置動作範圍(window)者。但是，此構造時，電荷儲存膜之電氣膜厚約為5nm，裝置動作之電壓無法設為較低。藉由氮化矽膜之薄膜化可以縮小電荷儲存膜全體之電氣膜厚，此情況下，需要藉由CVD法形成3nm厚度以下之氮化矽膜。但是，如上述說明，氮化矽膜藉由CVD法於晶圓面內均勻、且再現現性良好形成為困難之事，氮化矽膜之膜厚控制為問題。
本發明目的在於提供，藉由抑制金屬氧化膜與挾持其上下的絕緣膜之間的相互擴散，來提升使用金屬氧化膜作為電荷儲存膜的非揮發性記憶格之電荷保持特性的技術。
本發明之目的及特徵可由本說明書之記載而理解。
(用以解決課題的手段)
本發明之非揮發性半導體記憶裝置具有記憶格，該記憶格具備：由半導體基板之通道區域側起，依序積層底部絕緣膜、金屬氧化膜構成之電荷儲存膜、及頂部絕緣膜而構成的電荷保持用絕緣膜；在底部絕緣膜中之電荷儲存膜側及電荷儲存膜中之頂部絕緣膜側，形成具有峰值、氮濃度為1原子%以上的氮化區域，例如在底部絕緣膜中之電荷儲存膜側被形成的氮化區域，其厚度設為0.5nm以上、1.5nm以下，氮濃度之峰值設為5原子%以上、40原子%以下，氮濃度之峰值位置設為自底部絕緣膜與電荷儲存膜之接面起2nm以內的區域。
本發明之非揮發性半導體記憶裝置之製造方法，係包含以下工程：於半導體基板上形成底部絕緣膜的工程；對底部絕緣膜進行電漿氮化處理，於底部絕緣膜中之上面側形成具有峰值、氮濃度為1原子%以上之氮化區域的工程；於底部絕緣膜上形成金屬氧化膜構成之電荷儲存膜的工程；對底部絕緣膜電荷儲存膜進行電漿氮化處理，於電荷儲存膜之上面側形成具有峰值、氮濃度為1原子%以上之氮化區域的工程；於電荷儲存膜上形成頂部氧化膜的工程；及於頂部氧化膜上形成閘極的工程；例如在底部絕緣膜中之電荷儲存膜側被形成的氮化區域，其厚度設為0.5nm以上、1.5nm以下，氮濃度之峰值設為5原子%以上、40原子%以下，氮濃度之峰值位置設為自底部絕緣膜與電荷儲存膜之接面起2nm以內的區域。
 (實施發明之最佳形態)
以下實施形態中必要時分割為多數段落(section)或實施形態加以說明，但除特別明示以外，彼等並非無關係，而是一方具有另一方之一部分或全部之變形例、詳細、補充說明等之關係。
又，以下說明之實施形態中，言及要素之數(包含個數、數值、量、範圍等)時，除特別明示以及原理上明確限定為特定數以外，並非限定於該特定數，而是可為特定數以上或以下。又，以下說明之實施形態中，其構成要素(包含要素步驟等)時，除特別明示以及原理上明確為必須以外，並非一定必要。同樣，以下說明之實施形態中，言及構成要素等之形狀、位置關係等時，除特別明示以及原理上明確為非如此以外，實質上包含和其之形狀近似或類似者。此一情況，關於上述數值及範圍亦同樣。
又，以下說明之實施形態中，以場效電晶體為代表之MISFET(Metal Insulator Semiconductor Field Effect Transistor)略稱為MIS，n通道型MISFET略稱為nMIS。又，MOSFET(Metal Oxide Semiconductor Field Effect Transistor)，係其閘極絕緣膜由氧化矽(SiO2 等)膜等構成之場效電晶體，設為含於上述MIS之下位概念者。另外，本實施形態中記載之MONOS記憶格，亦為含於上述MIS之下位概念者。另外，本實施形態中言及晶圓時，雖以矽單晶圓為主，但並不限定於此，亦指SOI晶圓、將積體電路形成於其上的絕緣膜基板等。其形狀亦不限定於圓形或略圓形，可為正方形或長方形。
又，以下說明實施形態之全圖中，同一功能者原則上附加同一符號，並省略重複說明。以下依圖面說明本發明實施形態。
(第1實施形態)
以下依圖1、2說明本發明之一實施形態之非揮發性半導體記憶裝置之記憶體部之一例。圖1為字元線及位元線之平面佈局圖，表示使用單體閘極構造的MONOS型記憶格的記憶陣列之構成。圖2(a)為單體閘極構造的MONOS型記憶格沿閘極長方向(圖1之A-A’線)切斷的記憶格之重要部分斷面圖，圖2(b)為圖2(a)之B區域擴大的電荷保持用絕緣膜之重要部分斷面圖。
非揮發性半導體記憶裝置之記憶體部之記憶格MC1，係由二次元格子狀配列之記憶陣列構成。如圖1所示，於該記憶陣列，信號線、亦即多數字元線WL平行延伸於第1方向，另一方信號線、亦即多數位元線BL被平行延伸於和第1方向呈交叉的第2方向。於字元線WL被連接各記憶格MC1之記憶閘極，於位元線BL被連接各記憶格MC1之汲極。
如圖2(a)所示，記憶格MC1係由nMIS構成，該nMIS具有：形成於半導體基板1之主面的p阱2；成為源極區域3s的n+ 型半導體區域；成為汲極區域3d的n+ 型半導體區域；在源極區域3s與汲極區域3d之間的通道區域被形成的電荷保持用絕緣膜4；及形成於電荷保持用絕緣膜4上的記憶閘極5。電荷保持用絕緣膜4係由：自通道區域側起，依序形成有底部絕緣膜(第1絕緣膜)4a、電荷儲存膜4c、及頂部絕緣膜(第2絕緣膜)4e的積層膜構成，底部絕緣膜4a及頂部絕緣膜4e係由例如氧化矽膜構成，電荷儲存膜4c係由例如氧化鉿膜等之金屬氧化膜構成。底部絕緣膜4a之厚度為2.5nm以上、6nm以下，頂部絕緣膜4e之厚度為4nm以上、6nm以下，電荷儲存膜4c之厚度(不考慮介電係數之物理膜厚)為20nm以下。記憶閘極5，係由例如導入有n型雜質的多晶矽膜構成，用於構成字元線WL。
如圖2(b)所示，在底部絕緣膜4a中之電荷儲存膜4c側，形成具有峰值、氮濃度為1原子%以上的氮化區域4b，該氮化區域4b之厚度為0.5nm以上、1.5nm以下。又，該氮化區域4b之氮濃度之峰值設為5原子%以上、40原子%以下，位於自底部絕緣膜4a與電荷儲存膜4c之接面起2nm以內。另外，在電荷儲存膜4c中之頂部絕緣膜4e側，亦形成具有峰值濃度、氮濃度為1原子%以上的氮化區域4d，該氮化區域4d之氮濃度之峰值為5原子%以上、40原子%以下。
於記憶格MC1，在底部絕緣膜4a中之電荷儲存膜4c側形成具有1原子%以上氮濃度的氮化區域4b，在電荷儲存膜4c中之頂部絕緣膜4e側，亦形成具有1原子%以上氮濃度的氮化區域4d，但是，在電荷儲存膜4c中之頂部絕緣膜4e側不形成氮化區域4d，僅在底部絕緣膜4a中之電荷儲存膜4c側形成氮化區域4b亦可。如後述使用評價結果(例如圖8所示記憶格之電荷保持特性)之說明，僅在底部絕緣膜4a中之電荷儲存膜4c側形成氮化區域4b時，亦具有記憶格之資料保持特性提升效果。
以下依據圖3-5說明本發明之一實施形態之單體閘極構造的MONOS型記憶格之製造方法之一例。圖3-5為記憶格之製造工程中之記憶格之重要部分斷面圖。
首先，如圖3所示，準備例如具有1～10Ω．Cm之電阻係數的p型單晶矽構成之半導體基板(此階段稱為半導體晶圓的平面大略圓形狀之半導體薄板)1。之後，於半導體基板1之主面，形成例如溝型之元件分離部及包圍其而被配置的活化區域等。亦即，於半導體基板1之特定位置形成分離溝之後，於半導體基板1之主面上，沈積例如氧化矽構成之絕緣膜，之後，藉由CMP(Chemical Mechanical Polishing)法等研磨絕緣膜使該絕緣膜僅殘留於分離溝內，如此而形成分離部。之後，於半導體基板1之特定部分藉由離子植入法等選擇性以特定能量導入p型雜質，而形成p阱2。
之後，對半導體基板1於例如850℃溫度施予乾氧化，於半導體基板1之主面上，形成例如氧化矽構成之厚度為2.5nm以上、6nm以下之底部絕緣膜4a。底部絕緣膜4a之形成並不限定於此，亦可藉由例如溼氧化、ISSG(In-Situ Steam Generation)氧化、臭氧氧化或電漿氧化等加以形成。
又，底部絕緣膜4a亦可使用氧氮化矽膜，藉由使用氧氮化矽膜可提升底部絕緣膜4a之信賴性。氧氮化矽膜之形成可為，例如針對主面被形成有氧化矽膜的半導體基板1，在使用一氧化炭(NO)氣體或一氧化二碳(N2 O)氣體之氮環境中進行熱處理而形成。例如在藉由氮被稀釋為10%的一氧化炭氣體環境中，例如於900℃溫度對半導體基板1施予10分鐘熱處理，而可於半導體基板1與氧化矽膜之接面形成被導入有約3原子%之氮的氧氮化矽膜。
之後，藉由使用氮氣體之電漿氮化處理進行底部絕緣膜4a之氮化處理，在底部絕緣膜4a中之上面側形成氮化區域(上述如圖2(b)所示之氮化區域4b)。如上述說明，氮化區域4b，係具有1原子%以上氮濃度，其厚度設為0.5nm以上、1.5nm以下。另外，氮化區域4b之氮濃度之峰值為5原子%以上、40原子%以下，氮濃度之峰值位於底部絕緣膜4a之上面起2nm以內的位置。製程氣體雖使用氮氣體，但並不限定於此，例如亦可使用氨(NH3 )氣體。另外，亦可使用氮與稀有氣體之混合氣體或氨氣體與稀有氣體之混合氣體。電漿氮化處理中之製程溫度例如為600℃，製程壓力例如為50Pa，RF電力例如為250W。彼等製程溫度、製程壓力、RF電力僅為一例，並不限定於此。
之後，於底部絕緣膜4a之上藉由ALCVD(Atomic Layer Chemical Vapor Deposition)法形成金屬氧化膜例如氧化鉿膜構成之電荷儲存膜4c。電荷儲存膜4c之厚度較好是20nm以下。其理由為，電荷儲存膜4c之厚度大於20nm時，記憶格之寫入、抹除動作之電壓變大，因此本發明人藉由變更各種氧化鉿膜之膜厚而進行電氣特性評估加以確認。
鉿之原料係使用四乙基甲胺基鉿(Hf[N(CH3 )(C2 H5 )]4 :TEMHf)，氧化劑使用臭氧，例如於285℃溫度下形成20nm以下膜厚之氧化鉿膜。ALCVD法為成膜方法，通常為重複進行反應週期，藉由連續積層1個原子層而形成高品質、且階梯覆蓋性良好的膜，在原料吸附之全範圍內可維持同一成長速度，因此可於晶圓面內均勻、且再現性良好地形成金屬氧化膜。鉿之原料可使用適合ALCVD法之其他原料。又，氧化劑可使用水(H2 O)。又，氧化鉿膜之形成不限定於ALCVD法，亦可使用CVD法或濺鍍法等。
之後，和對底部絕緣膜4a之電漿氮化處理同樣，對電荷儲存膜4c進行電漿氮化處理，在電荷儲存膜4c中之上面側形成氮化區域(上述如圖2(b)所示之氮化區域4b)。如上述說明，氮化區域4b，係具有1原子%以上氮濃度，氮化區域4b之氮濃度之峰值為5原子%以上、40原子%以下。
之後，於電荷儲存膜4c上形成例如氧化矽膜構成之厚度4nm以上、6nm以下之頂部絕緣膜4e。氧化矽膜，係藉由例如使用甲矽烷(SiH4 )氣體與一氧化二氮(N2 O)氣體原料之低壓CVD法形成。另外，亦可使用TEOS(Tetra Ethyl Ortho Silicate；Si(OC2 H5 )4 )原料之CVD法或電漿CVD法形成。
之後，於頂部絕緣膜4e上沈積具有例如5×1020 atms/cm3 雜質濃度的多晶矽膜構成之導體膜。該導體膜使用CVD法形成，其之厚度可為例如150nm。
之後，如圖4所示，以阻劑圖案為遮罩藉由乾蝕刻法加工上述導體膜而形成記憶閘極5。另外，藉由乾蝕刻法殘留記憶閘極5與半導體基板1之間的電荷保持用絕緣膜4(頂部絕緣膜4e、電荷儲存膜4c及底部絕緣膜4a)，選擇性除去其他區域之電荷保持用絕緣膜4(頂部絕緣膜4e、電荷儲存膜4c及底部絕緣膜4a)。之後，為回復乾蝕刻法引起之記憶閘極5之側壁形狀損傷，對半導體基板1實施ISSG氧化，於記憶閘極5之側壁形成4nm之側壁膜6。
之後，如圖5所示，以記憶閘極5為遮罩在半導體基板1之主面進行離子植入n型雜質例如砷(As)，在半導體基板1之主面對記憶閘極5以自動對準方式形成n+ 型半導體區域。此時之雜質離子植入能量為例如40keV，摻雜量例如為2×1015 atms/cm2 ，之後，例如於1000℃溫度下進行10秒之熱處理，使離子植入之n型雜質活化，形成源極區域3s及汲極區域3d。
之後，在半導體基板1之主面藉由例如CVD法形成層間絕緣膜7。之後，在層間絕緣膜7形成接觸孔之後，在接觸孔內形成栓塞。之後，在層間絕緣膜7上形成例如鎢(W)、鋁或銅等構成之第1層配線M1，大略完成記憶格MC1。以下經由通常之半導體裝置製程而製造半導體裝置。
以下使用圖2說明本發明之一實施形態之單體閘極構造的MONOS型記憶格之寫入及抹除方法。
「寫入」係於記憶格MC1之電荷儲存膜4c中注入熱電子。例如設定施加於源極區域3s之電壓(Vs)為0V，施加於汲極區域3d之電壓(Vd)為4V，施加於記憶閘極5之電壓(Vg)為6V。
「抹除」係藉由以電場加速帶對帶穿隧(Band To Band Tunneling)現象產生之熱電洞，使注入記憶格MC1之電荷儲存膜4c中而進行的熱電洞抹除(BTBT(Band To Band Tunneling)抹除)，或者藉由FN(Fowler Nordheim，傳勒諾德翰)穿隧現象，由半導體基板1將電洞注入記憶格MC1之電荷儲存膜4c中的F N抹除。進行BTBT抹除時，例如設定施加於源極區域3s之電壓(Vs)為0V，施加於汲極區域3d之電壓(Vd)為4V，施加於記憶閘極5之電壓(Vg)為-6V。進行F N抹除時，例如設定施加於源極區域3s之電壓(Vs)為0V，施加於汲極區域3d之電壓(Vd)為0V，施加於記憶閘極5之電壓(Vg)為-15V。又，上述寫入、抹除之電壓僅為施加條件之一例，並不限定於此，可依需要而變更。
以下使用圖6說明本發明之一實施形態之電荷保持用絕緣膜中底部絕緣膜(氧化矽膜)與電荷儲存膜(氧化鉿膜)間之相互反應。如圖6(a)所示為，在氧化矽膜中之氧化鉿膜側藉由電漿氮化處理形成有氮化區域的試料之膜厚方向之組成分布之圖，圖6(b)為在氧化矽膜中未形成氮化區域的試料之膜厚方向之組成分布之圖。彼等組成分布可藉由X線光電子分光法(XPS(X-ray Photoelectron Spectroscopy)法)獲得。於圖6(a)所示組成分布之試料中，係對矽基板上形成之氧化矽膜進行電漿氮化處理後沈積氧化鉿膜，之後，於950℃溫度下進行1分鐘熱處理。於圖6(b)所示組成分布之試料中，係對矽基板上形成之氧化矽膜不進行電漿氮化處理而沈積氧化鉿膜，之後，於950℃溫度下進行1分鐘熱處理。其中，為提升組成分布之分析感度，將氧化鉿膜之膜厚設為2nm。
如圖6(a)所示，在形成有氮化區域之試料中，鉿(Hf)朝氧化矽膜中之擴散被抑制。相對於此，如圖6(b)所示，在為形成有氮化區域之試料中，氧化矽膜中約有5%之Hf擴散。由彼等結果可知，藉由在氧化矽膜中之氧化鉿膜側形成氮化區域，可以抑制鉿(Hf)朝氧化矽膜中之擴散。
圖6(a)所示試料之組成分析結果為，在成為底部絕緣膜的氧化矽膜中之上面側形成氮化區域，於該成為底部絕緣膜的氧化矽膜上積層氧化鉿膜者，但是，關於藉由對氧化鉿膜進行電漿氮化處理，於氧化鉿膜中之上面側形成氮化區域，於該氧化鉿膜上積層成為頂部絕緣膜的氧化矽膜之試料，本發明人亦進行組成分析。由該組成分析結果亦可確認，可以抑制鉿(Hf)朝成為頂部絕緣膜的氧化矽膜中之擴散。
以下說明本發明之一實施形態之單體閘極構造的MONOS型記憶格之電氣特性調查結果。
調查對底部絕緣膜進行電漿氮化處理之處理時間與記憶格之電荷保持特性之相關性而獲得，電漿氮化處理之處理時間與記憶格之電荷保持特性之相關性，而獲得電漿氮化處理之處理時間為30秒以上時，記憶格之電荷保持特性被改善之實驗結果。此時之電漿氮化處理之壓力為50Pa，電力為250W。
另外，變化電漿氮化處理之氮化條件，控制底部絕緣膜之上面側所形成氮化區域之厚度，調查該氮化區域之厚度與記憶格之電荷保持特性之相關性而獲得，氮化區域之厚度為0.5nm以上、1.5nm以下時，記憶格之電荷保持特性被改善之實驗結果。其中，氮化區域係指由矽、氮及氧構成之絕緣區域，氮化區域之厚度定義為，氮濃度之比率為1原子%以上的區域之厚度。
另外，分別變化電漿氮化處理之氮化條件，控制底部絕緣膜中之上面側所形成氮化區域之氮濃度之峰值位置，調查該氮濃度之峰值位置與記憶格之電荷保持特性之相關性，而獲得氮濃度之峰值位置在底部絕緣膜與電荷儲存膜之接面起2nm以內時，記憶格之電荷保持特性被改善之實驗結果。
另外，分別變化電漿氮化處理之氮化條件，控制底部絕緣膜中之上面側所形成氮化區域之氮之峰值濃度在0～40原子%範圍，調查該氮之峰值濃度與記憶格之電荷保持特性之相關性。圖7記憶格之電荷保持特性與氮濃度關連性之說明圖。圖7之縱軸表示自記憶格之初期至特定時間為止之電壓偏移(自記憶格之臨限值電壓之初期起之變化量)，橫軸表示底部絕緣膜中之氮化區域之氮峰值濃度。電荷保持溫度設為150℃。
如圖7所示，底部絕緣膜中之氮化區域之氮峰值濃度為0原子%時電壓偏移約為-0.6V，但隨底部絕緣膜中之氮濃度之氮峰值濃度增加，電壓偏移呈減少，5原子%時之電壓偏移約為-0.22V，20原子%時之電壓偏移約為-1.6V。如上述說明，底部絕緣膜中之氮濃度之氮峰值濃度在5原子%以上時，可抑制電壓偏移。
圖7表示，底部絕緣膜中之上面側所形成氮化區域之氮峰值濃度與記憶格之電荷保持特性之相關性之調查結果。但是，經由分別變化電漿氮化處理之氮化條件，控制電荷儲存膜中之上面側所形成氮化區域之氮峰值濃度在0～40原子%範圍，調查該氮峰值濃度與記憶格之電荷保持特性之相關性。結果，和底部絕緣膜之此情況下同樣，電荷儲存膜中之氮化區域之氮峰值濃度在5原子%以上時，可抑制電壓偏移。
調查氮化區域之有無對記憶格之電荷保持特性之差異。圖8表示，在底部絕緣膜中之上面側及電荷儲存膜中之上面側未形成氮化區域的第1記憶格，僅於底部絕緣膜中之上面側形成氮化區域的第2記憶格，及在底部絕緣膜中之上面側及電荷儲存膜中之上面側分別形成氮化區域的第3記憶格，之各電荷保持特性之說明圖。
圖8之縱軸表示自記憶格之初期至特定時間為止之電壓偏移(自記憶格之臨限值電壓之初期起之變化量)，橫軸表示資料保持時間。於第2記憶格，係僅對底部絕緣膜進行電漿氮化處理，在第3記憶格係對底部絕緣膜及電荷儲存膜分別進行電漿氮化處理，底部絕緣膜中之上面側形成的氮化區域及電荷儲存膜中之上面側形成的氮化區域之氮峰值濃度為15原子%。底部絕緣膜及頂部絕緣膜係由氧化矽膜構成，電荷儲存膜係由氧化鉿膜構成。
如圖8所示，相較於未形成氮化區域的第1記憶格，僅於底部絕緣膜中之上面側形成有氮化區域的第2記憶格，其之電荷保持特性有顯著改善。另外，在底部絕緣膜中之上面側及電荷儲存膜中之上面側分別形成有氮化區域的第3記憶格，其之電荷保持特性較第2記憶格更為改善。但是，就進行電漿氮化處理來改善電荷保持特性之效果而言，相較於在電荷儲存膜中之上面側形成氮化區域的情況，在底部絕緣膜中之上面側形成有氮化區域的情況之效果會更大。
由上述說明之記憶格之電氣特性結果可知，相較於在底部絕緣膜未形成氮化區域的情況下，藉由對底部絕緣膜進行電漿氮化處理而在底部絕緣膜中之上面側形成氮化區域時，可以改善記憶格之電荷保持特性。另外，相較於在電荷儲存膜未形成氮化區域的情況下，藉由對電荷儲存膜進行電漿氮化處理而在電荷儲存膜中之上面側形成氮化區域時，可以改善記憶格之電荷保持特性。另外，相較於僅在底部絕緣膜形成氮化區域的情況下，藉由對底部絕緣膜及電荷儲存膜分別進行電漿氮化處理，而在底部絕緣膜中之上面側及電荷儲存膜中之上面側分別形成氮化區域時，更能改善記憶格之電荷保持特性。
如上述說明，依據本實施形態，在依序積層底部絕緣膜、金屬氧化膜構成之電荷儲存膜、及頂部絕緣膜而構成的電荷保持用絕緣膜之中，藉由對底部絕緣膜進行電漿氮化處理，在底部絕緣膜中之上面側形成具有氮濃度之峰值、氮濃度為1原子%以上的氮化區域(氮化區域之厚度設為0.5nm以上、1.5nm以下，氮化區域之氮濃度之峰值設為5原子%以上、40原子%以下，氮化區域之氮濃度之峰值位置設為自上面起2nm以內)，依此則，自電荷儲存膜至底部絕緣膜之金屬元素之擴散可以被抑制，可提升記憶格之電荷保持特性。另外，同樣於上述電荷保持用絕緣膜之中，藉由對電荷儲存膜進行電漿氮化處理，在電荷儲存膜中之上面側形成具有氮濃度之峰值、氮濃度為1原子%以上的氮化區域(氮化區域之峰值設為5原子%以上、40原子%以下)，依此則，自電荷儲存膜至頂部絕緣膜之金屬元素之擴散可以被抑制，可提升記憶格之電荷保持特性。
又，例如一氧化碳、一氧化二氮或氨環境等之氮環境中進行熱處理時，氮不會偏析於底部絕緣膜中之上面側，氮會偏析於半導體基板與底部絕緣膜間之接面，無法抑制鉿之朝底部絕緣膜之擴散。但是，藉由採用電漿氮化處理，可以僅在底部絕緣膜中之上面側產生氮之偏析，因此可以有效抑制金屬元素之擴散。另外，和CVD法比較，藉由採用電漿氮化處理，可以均勻容易控制晶圓面內之氮濃度及氮化區域之厚度。另外，氮化區域之厚度可以形成較薄之1.5nm以下。
又，本實施形態中說明本發明適用單體閘極構造之MONOS型記憶格，但並不限定於此，亦可適用例如由選擇用nMIS及記憶體用nMIS構成之裂縫閘極構造之MONOS型記憶格，亦可獲得同樣效果。又，彼等MONOS型記憶格，可以和邏輯用半導體裝置混合搭載於同一矽基板上，可實現高功能之半導體裝置。
裂縫閘極構造之MONOS型記憶格之一例圖示於圖9、10。圖9、10為裂縫(split)閘極構造之MONOS型記憶格沿閘極長方向切斷的記憶格之重要部分斷面圖。
於圖9所示記憶格MC2，係於半導體基板11之主面(裝置形成面)之活化區域配置選擇用nMIS(Qnc)及記憶體用nMIS(Qnm)。該記憶格MC2之汲極區域Drm及源極區域Srm，係具有相對低濃度之n- 型半導體區域12ad、12as，與雜質濃度相對較n- 型半導體區域12ad、12as為高的高濃度之n+ 型半導體區域12b(LDD(Lighted Doped Drain))。n- 型半導體區域12ad、12as，係於記憶格MC2之通道區域側被配置，n+ 型半導體區域12b，係於記憶格MC2之通道區域側起分離n- 型半導體區域12ad、12as之位置被配置。圖中，NW為n阱，PW為p阱。
於該汲極區域Drm及源極區域Srm之間的半導體基板11之主面上，使上述選擇用nMIS(Qnc)之選擇閘極CG及記憶體用nMIS(Qnm)之記憶閘極MG鄰接而延伸設置。選擇閘極CG，係配置於半導體基板11之主面之第1區域，記憶閘極MG係配置於半導體基板11之主面之和第1區域不同的第2區域。選擇閘極CG，係由例如n型多晶矽膜構成，其閘極長例如為100~200nm。記憶閘極MG係由例如n型多晶矽膜構成，其閘極長例如為50~150nm。
在構成選擇閘極CG、記憶閘極MG、源極區域Srm及汲極區域Drm之一部分的n+ 型半導體區域12b之上面，被形成例如鈷矽化物、鎳矽化物、鈦矽化物等之矽化物層13。矽化物層13之厚度例如為20nm。
在選擇閘極CG與半導體基板11之主面之間設置，例如厚度為1~5nm之薄的氧化矽膜構成之閘極絕緣膜14。在閘極絕緣膜14下方之半導體基板11之主面，被導入例如硼(B)而形成p型半導體區域15。該p型半導體區域15，係選擇用nMIS(Qnc)之通道形成用之半導體區域，藉由該半導體區域使選擇用nMIS(Qnc)之臨限值電壓被設為特定值。
記憶閘極MG被設於選擇閘極CG之側壁之單側，藉由積層底部絕緣膜16a、電荷儲存膜16c及頂部絕緣膜16e而成的電荷保持用絕緣膜16，而達成記憶閘極MG與選擇閘極CG之間的絕緣。又，介由電荷保持用絕緣膜16於半導體基板11之第2區域上配置記憶閘極MG。
電荷保持用絕緣膜16，係和使用上述圖2說明之電荷保持用絕緣膜4同樣，亦即自通道區域側起，依序積層底部絕緣膜16a、電荷儲存膜16c、及頂部絕緣膜16e而構成，底部絕緣膜16a及頂部絕緣膜16e係由例如氧化矽膜構成，電荷儲存膜16c係由例如氧化鉿膜等之金屬氧化膜構成。底部絕緣膜16a及頂部絕緣膜16e之厚度為4nm以上、6nm以下，頂部絕緣膜16e之厚度(物理膜厚)為20nm以下。另外，在底部絕緣膜16a中之電荷儲存膜16c側，形成具有峰值、氮濃度為1原子%以上的氮化區域，該氮化區域之厚度為0.5nm以上、1.5nm以下。又，該氮化區域之氮濃度之峰值設為5原子%以上、40原子%以下，位於自底部絕緣膜16a與電荷儲存膜16c之接面起2nm以內之位置。另外，在電荷儲存膜16c中之頂部絕緣膜16e側，亦可形成具有峰值濃度、氮濃度為1原子%以上的氮化區域。此情況下，該氮化區域之氮濃度之峰值為5原子%以上、40原子%以下。
在底部絕緣膜16a下方，於p型半導體區域15與源極區域Srm之間的半導體基板11之主面，被導入例如砷(P)而形成n型半導體區域17。該n型半導體區域17，係記憶體用nMIS(Qnm)之通道形成用之半導體區域，藉由該半導體區域使記憶體用nMIS(Qnm)之臨限值電壓被設為特定值。
記憶格MC2藉由層間絕緣膜18被覆蓋，於汲極區域Drm介由埋入形成於層間絕緣膜18的接觸孔19之栓塞20，而連接延伸於第2方向的第1層配線M1，該第2方向為和第1方向延伸之記憶閘極MG(或選擇閘極CG)呈交叉的方向。該第1層配線M1構成各記憶格MC2之位元線。
如圖10所示記憶格MC3，係具有和上述記憶格MC2同樣之電荷保持用絕緣膜者，記憶體用nMIS(Qnm)之記憶閘極MG之形狀及其形成方法，係和上述記憶格MC2不同。亦即，於上述記憶格MC2，係於選擇用nMIS(Qnc)之選擇閘極CG側壁，利用自動對準方式，採用記憶閘極側壁方式形成記憶體用nMIS(Qnm)之記憶閘極MG。相對於此，於記憶格MC3，係採用記憶閘極跨騎方式，而使記憶體用nMIS(Qnm)之記憶閘極MG之一部分跨騎在選擇用nMIS(Qnc)之選擇閘極CG上，使用藉由微影成像技術被形成之阻劑圖案分別加工選擇閘極CG及記憶閘極MG。記憶格MC3之記憶體用nMIS(Qnm)之記憶閘極MG以外，均和記憶格MC2大略同樣之構成，因此省略其說明。
又，於上述記憶格MC3，係採用記憶體用nMIS(Qnm)之記憶閘極MG之一部分，跨騎在選擇用nMIS(Qnc)之選擇閘極CG上，的記憶閘極跨騎方式，但亦可採用選擇用nMIS(Qnc)之選擇閘極CG之一部分，跨騎在記憶體用nMIS(Qnm)之記憶閘極MG上，的記憶閘極跨騎方式。
以上依據實施形態具體說明本發明，但本發明並不限定於上述實施形態，在不脫離其要旨情況下可做各種變更實施。
例如上述實施形態中，電荷保持用絕緣膜之電荷儲存膜係使用金屬氧化膜之氧化鉿膜，但並不限定於此，例如可使用氧化鋁膜、氧化鋯(Zr)膜、氧化鉭膜、氧化釔(Y)膜或氧化鑭(La)膜等之金屬氧化膜。另外，亦可使用於彼等金屬氧化膜添加矽之所謂矽酸鹽(silicate)氧化膜(例如鉿矽酸鹽、鋯矽酸鹽、鋁矽酸鹽等)或添加鋁之鋁酸鹽氧化膜(例如鉿鋁酸鹽、鋯鋁酸鹽等)。另外，亦可使用多數金屬氧化膜混合之氧化膜(例如鉿(Hf)與鑭(La)被混合之氧化膜等)。
 (產業上可利用性)
本發明可以利用於半導體記憶裝置，其具有以金屬氧化膜作為電荷儲存用的非揮發性記憶格。
(發明效果)
本發明之代表性效果簡單說明如下。
於底部絕緣膜、金屬氧化膜構成之電荷儲存膜、及頂部絕緣膜依序被積層而構成之電荷保持用絕緣膜中，對底部絕緣膜中之上面側及電荷儲存膜中之上面側進行電漿氮化處理，而形成氮化區域，依此則，底部絕緣膜與電荷儲存膜，或者電荷儲存膜與頂部絕緣膜間之相互擴散可以被抑制，可防止金屬元素之擴散至底部絕緣膜或頂部絕緣膜。如此則，可提升使用金屬氧化膜作為電荷儲存膜的非揮發性記憶格之電荷保持特性。
1、11．．．半導體基板
2．．．p阱
3s．．．源極區域
3d．．．汲極區域
4．．．電荷保持用絕緣膜
4a．．．底部絕緣膜(第1絕緣膜)
4b、4d．．．氮化區域
4c．．．電荷儲存膜
4e．．．頂部絕緣膜(第2絕緣膜)
5．．．記憶閘極
6．．．側壁膜
7、18．．．層間絕緣膜
12ad、12as、12b．．．半導體區域
13．．．矽化物層
14．．．閘極絕緣膜
15、17．．．半導體區域
16．．．電荷保持用絕緣膜
16a．．．底部絕緣膜
16c．．．電荷儲存膜
16e．．．頂部絕緣膜
19．．．接觸孔
20．．．栓塞
BL．．．位元線
CG．．．選擇閘極
Drm．．．汲極區域
M1．．．配線
MC1．．．記憶格
MG．．．記憶閘極
Srm．．．源極區域
WL．．．字元線
圖1為字元線及位元線之平面佈局圖，表示使用本發明之一實施形態之單體閘極構造的MONOS型記憶格的記憶陣列之構成。
圖2為本發明之一實施形態之單體閘極構造的MONOS型記憶格沿閘極長方向切斷的記憶格之重要部分斷面圖。
圖3為本發明之一實施形態之單體閘極構造的MONOS型記憶格之製造工程中之重要部分斷面圖。
圖4為接續圖3之MONOS型記憶格之製造工程中，和圖3相同處之重要部分斷面圖。
圖5為接續圖4之MONOS型記憶格之製造工程中，和圖3相同處之重要部分斷面圖。
圖6(a)為在氧化矽膜中之上面側藉由電漿氮化處理形成有氮化區域的試料之膜厚方向之組成分布之圖，(b)為在氧化矽膜中未形成有氮化區域的試料之膜厚方向之組成分布之圖。
圖7為本發明之一實施形態之MONOS型記憶格之電荷保持特性與氮濃度關連性之說明圖。
圖8為本發明之一實施形態之MONOS型記憶格之氮化區域有無對於電荷保持特性之差異說明圖。
圖9為本發明之一實施形態之裂縫型(split)閘極構造之MONOS型記憶格(記憶閘極側壁(side wall)方式)沿閘極長方向切斷的記憶格之重要部分斷面圖。
圖10為本發明之一實施形態之裂縫型閘極構造之MONOS型記憶格(記憶閘極上載方式)沿閘極長方向切斷的記憶格之重要部分斷面圖。
1．．．半導體基板
2．．．p阱
3s．．．源極區域
3d．．．汲極區域
4．．．電荷保持用絕緣膜
4a．．．底部絕緣膜(第1絕緣膜)
4b、4d．．．氮化區域
4c．．．電荷儲存膜
4e．．．頂部絕緣膜(第2絕緣膜)
5．．．記憶閘極
6．．．側壁膜
MC1．．．記憶格

Claims (18)

  1. 一種非揮發性半導體記憶裝置，係具有半導體基板；及記憶格，該記憶格具備：形成於上述半導體基板上的第1絕緣膜；形成於上述第1絕緣膜上的電荷儲存膜；形成於上述電荷儲存膜上的第2絕緣膜；及形成於上述第2絕緣膜上的閘極；上述電荷儲存膜由金屬氧化膜構成；其特徵為：在上述第1絕緣膜中的上述電荷儲存膜側形成，具有峰值、氮濃度為1原子%以上之氮化區域，上述氮化區域之厚度為0.5nm以上、1.5nm以下。
  2. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中上述第1絕緣膜中的上述氮濃度之峰值為5原子%以上、40原子%以下。
  3. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中上述第1絕緣膜中的上述氮濃度之峰值，係位於自上述第1絕緣膜與上述電荷儲存膜之接面起2nm以內的區域。
  4. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中上述電荷儲存膜之物理膜厚為20nm以下。
  5. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中上述第1絕緣膜為氧化矽膜或氧氮化矽膜。
  6. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中上述第2絕緣膜為氧化矽膜。
  7. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中上述第1絕緣膜之物理膜厚為2.5nm以上、6nm以下，而且上述第2絕緣膜之物理膜厚為4nm以上、6nm以下。
  8. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中上述電荷儲存膜為氧化鉿膜。
  9. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中在上述電荷儲存膜中之上述第2絕緣膜側形成，具有峰值、氮濃度為1原子%以上之氮化區域。
  10. 如申請專利範圍第9項之非揮發性半導體記憶裝置，其中上述電荷儲存膜中的上述氮濃度之峰值為5原子%以上、40原子%以下。
  11. 一種非揮發性半導體記憶裝置之製造方法，其特徵為：包含以下工程：(a)於半導體基板上形成第1絕緣膜的工程；(b)對上述第1絕緣膜進行電漿氮化處理，於上述第1絕緣膜中的上面側形成具有峰值、氮濃度為1原子%以上之氮化區域的工程；(c)於上述第1絕緣膜上形成金屬氧化膜構成之電荷儲存膜的工程；(d)於上述電荷儲存膜上形成第2絕緣膜的工程；及(e)於上述第2絕緣膜上形成閘極的工程；上述氮化區域之厚度為0.5nm以上、1.5nm以下。
  12. 如申請專利範圍第11項之非揮發性半導體記憶裝置之製造方法，其中上述(b)工程之上述電漿氮化處理的處理時間為30秒以上。
  13. 如申請專利範圍第11項之非揮發性半導體記憶裝置之製造方法，其中上述第1絕緣膜中的上述氮濃度之峰值為5原子%以上、40原子%以下。
  14. 如申請專利範圍第11項之非揮發性半導體記憶裝置之製造方法，其中上述氮濃度之峰值，係位於自上述第1絕緣膜與上述電荷儲存膜之接面起2nm以內的區域。
  15. 如申請專利範圍第11項之非揮發性半導體記憶裝置之製造方法，其中上述電荷儲存膜之物理膜厚為20nm以下。
  16. 如申請專利範圍第11項之非揮發性半導體記憶裝置之製造方法，其中上述電荷儲存膜係藉由ALCVD法形成。
  17. 如申請專利範圍第11項之非揮發性半導體記憶裝置之製造方法，其中在上述(c)工程與上述(d)工程之間另外包含：(f)對上述電荷儲存膜進行電漿氮化處理，於上述電荷儲存膜中的上面側形成具有峰值、氮濃度為1原子%以上之氮化區域的工程。
  18. 如申請專利範圍第17項之非揮發性半導體記憶裝置之製造方法，其中上述電荷儲存膜中的上述氮濃度之峰值為5原子%以上、40原子%以下。
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