[go: up one dir, main page]

TWI390059B - 導電膜形成方法、薄膜電晶體、具薄膜電晶體之面板、及薄膜電晶體之製造方法 - Google Patents

導電膜形成方法、薄膜電晶體、具薄膜電晶體之面板、及薄膜電晶體之製造方法 Download PDF

Info

Publication number
TWI390059B
TWI390059B TW096129731A TW96129731A TWI390059B TW I390059 B TWI390059 B TW I390059B TW 096129731 A TW096129731 A TW 096129731A TW 96129731 A TW96129731 A TW 96129731A TW I390059 B TWI390059 B TW I390059B
Authority
TW
Taiwan
Prior art keywords
conductive film
film
thin film
vacuum environment
film transistor
Prior art date
Application number
TW096129731A
Other languages
English (en)
Other versions
TW200827462A (en
Inventor
高澤悟
武井應樹
高橋明久
片桐弘明
浮島禎之
谷典明
石橋曉
增田忠
Original Assignee
愛發科股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛發科股份有限公司 filed Critical 愛發科股份有限公司
Publication of TW200827462A publication Critical patent/TW200827462A/zh
Application granted granted Critical
Publication of TWI390059B publication Critical patent/TWI390059B/zh

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C23C14/18—Metallic material, boron or silicon on other inorganic substrates
    • C23C14/185—Metallic material, boron or silicon on other inorganic substrates by cathodic sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3407—Cathode assembly for sputtering apparatus, e.g. Target
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/58—After-treatment
    • C23C14/5806—Thermal treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H10P14/44—
    • H10W20/033—
    • H10W20/056—
    • H10W20/425—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Chemical & Material Sciences (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Physics & Mathematics (AREA)
  • Inorganic Chemistry (AREA)
  • Thermal Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)
  • Liquid Crystal (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

導電膜形成方法、薄膜電晶體、具薄膜電晶體之面板、及薄膜電晶體之製造方法
本發明係關於適用於電子零件的金屬配線膜，及作為其成膜方法之濺鍍製程。
從前，於電子零件用之金屬配線膜，使用Al或Cu等低電阻材料或Mo、Cr等。例如在TFT(Thin film transistor)液晶顯示器伴隨著面板的大型化，同時對於配線電極的低電阻化的要求也變大，使用Al或Cu作為低電阻配線的必要性越來越高。
在TFT所使用的Al配線會有在後步驟產生小丘(hillock)，或使Al配線作為源極汲極電極使用的場合之對下底矽層的擴散問題，與由ITO(銦錫氧化物)所構成的透明電極之接觸電阻的劣化等問題，為了避開這些問題，有必要在其前後層積Mo或Cr以及以這些為主成分的合金膜之障壁層。
另一方面，關於銅配線，銅材料比鋁的電阻更低。鋁有跟ITO透明電極之接觸電阻之劣化問題，而銅不容易氧化所以接觸電阻也較佳。
亦即，把銅作為低電阻配線膜來使用的必要性越來越高。但是，銅與其他配線材料相比，有著與玻璃或矽等下底材料之密接性很差的問題，作為源極汲極電極使用的場合，因為有銅擴散至矽層的問題，所以有必要提高銅配線與其他層之界面的密接性或者設置防止擴散之用的障壁層。
此外，在半導體使用的銅鍍之下底銅箔，也與前述有同樣的擴散問題，所以有必要設置TiN或TaN等防止擴散之障壁層。
作為以銅為主成分之適用於電子零件的金屬配線膜之相關專利，有以對銅添加鉬等元素作為特徵之技術(特開2005－158887)，或是純粹在根據銅之濺鍍之成膜製程中導入氮氣或氧氣作為特徵之技術(特開平10－12151)係屬已知，但任一種都有密接性或低電阻化以及對小丘(hillock)之耐受性的問題。
〔專利文獻1〕日本專利特開2005－158887號公報〔專利文獻2〕日本專利特開平10－12151號公報
本發明為了解決前述之從前的技術課題，目的在於提供低電阻、與ITO透明電極之接觸電阻、與玻璃或矽之密接性、作為源極汲極電極使用的場合之與矽層擴散防止，小丘(hillock)之耐受性、這些對於裝置所要求的膜特性都很優異的銅系配線膜以及銅系障壁層膜之製造方法。
為了解決前述課題，本發明係藉由濺鍍法，在真空環境中在成膜對象物的表面，形成以銅為主成分，含有添加金屬的導電膜之導電膜形成方法，其特徵為：將化學構造中有氧原子的氧化氣體供給至前述真空環境中，同時濺鍍含有從Ti(鈦)、Zr(鋯)、Hf(鉿)、V(釩)、Nb(鈮)、Ta(鉭)、Cr(鉻)、Mo(鉬)、W(鎢)、Mn(錳)、Fe(鐵)、Ru(釕)、Os(鋨)、Co(鈷)、Ni(鎳)、Bi(鉍)、Ag(銀)、Zn(鋅)、Sn(錫)、B(硼)、C(碳)、Al(鋁)、Si(矽)、La(鑭)、Ce(鈰)、Pr(鐠)、Nd(釹)所構成的群中選出之至少任何1種類的添加金屬的標靶，而使前述添加金屬含有於前述導電膜之導電膜形成方法。
本發明係導電膜形成方法，使用於表面之至少一部份露出矽層與玻璃基板之任一方或雙方的前述成膜對象物，使前述導電膜形成於前述矽層表面與前述玻璃基板之任一方或雙方。
本發明係導電膜形成方法，於前述添加金屬選擇Ti，前述氧化氣體使用氧氣，以對前述真空環境之全壓之前述氧氣的分壓成為0.1%以上20%以下的方式導入前述氧氣，使前述導電膜中含有0.1原子百分比以上的Ti。
本發明係導電膜形成方法，於前述添加金屬選擇Zr，前述氧化氣體使用氧氣，以對前述真空環境之全壓之前述氧氣的分壓成為0.1%以上20%以下的方式導入前述氧氣，使前述導電膜中含有0.1原子百分比以上的Zr。
本發明係導電膜形成方法，使用於表面之至少一部份有透明導電膜露出的前述成膜對象物，使前述導電膜形成於前述透明導電膜的表面。
本發明係薄膜電晶體，其特徵為：具有閘極電極、以矽為主成分的汲極區域、及以矽為主成分的源極區域，在對前述汲極區域與源極區域施加電壓的狀態，以對前述閘極電極施加電壓時，前述源極區域與前述汲極區域之間流過電流的薄膜電晶體作為成膜對象物，將化學構造中有氧原子的氧化氣體供給至前述真空環境中，同時濺鍍含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶而形成的第1導電膜，被形成於前述汲極區域的表面與前述源極區域的表面之任何一方或者雙方。
本發明係薄膜電晶體，前述添加金屬選擇Ti，前述氧化氣體使用氧氣，以對前述真空環境之全壓之前述氧化氣體的分壓成為0.1%以上20%以下的方式導入前述氧化氣體，使前述導電膜中含有0.1原子百分比以上的Ti。
本發明係薄膜電晶體，前述添加金屬選擇Zr，前述氧化氣體使用氧氣，以對前述真空環境之全壓之前述氧化氣體的分壓成為0.1%以上20%以下的方式導入前述氧化氣體，使前述導電膜中含有0.1原子百分比以上的Zr。
本發明係具有基板，於前述基板表面上被配置薄膜電晶體與透明導電膜，前述薄膜電晶體具有閘極電極、以矽為主成分的汲極區域、及以矽為主成分的源極區域；具有在對前述汲極區域與源極區域施加電壓的狀態，以對前述閘極電極施加電壓時，前述源極區域與前述汲極區域之間流過電流的方式構成的薄膜電晶體之具薄膜電晶體之面板，其特徵為：以前述薄膜電晶體被配置的狀態之前述基板作為成膜對象物，將化學構造中有氧原子的氧化氣體供給至前述真空環境中，同時濺鍍含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、OS、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶而形成的第1導電膜，分別被形成於前述汲極區域的表面與前述源極區域的表面之任何一方或者雙方，與前述透明導電膜的表面。
本發明係具有基板，於前述基板表面上被配置薄膜電晶體與透明導電膜，前述薄膜電晶體具有閘極電極、以矽為主成分的汲極區域、及以矽為主成分的源極區域；具有在對前述汲極區域與源極區域施加電壓的狀態，以對前述閘極電極施加電壓時，前述源極區域與前述汲極區域之間流過電流的方式構成的薄膜電晶體之具薄膜電晶體之面板，其特徵為：於前述汲極區域的表面與前述源極區域的表面之任一方或者雙方，被配置第1導電膜，於前述第1導電膜之表面被配置以銅為主成分的銅膜，於前述銅膜的表面被配置第2導電膜，前述第1、第2導電膜，以前述薄膜電晶體被配置的狀態之前述基板作為成膜對象物，將化學構造中有氧原子的氧化氣體供給至前述真空環境中，同時濺鍍含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶而形成的具薄膜電晶體之面板。
本發明係具薄膜電晶體之面板，前述添加金屬選擇Ti，前述氧化氣體使用氧氣，以對前述真空環境之全壓之前述氧氣的分壓成為0.1%以上20%以下的方式導入前述氧氣，使前述第2導電膜中含有0.1原子百分比以上的Ti。
本發明係具薄膜電晶體之面板，前述添加金屬選擇Zr，前述氧化氣體使用氧氣，以對前述真空環境之全壓之前述氧氣的分壓成為0.1%以上20%以下的方式導入前述氧氣，使前述第2導電膜中含有0.1原子百分比以上的Zr。
本發明之薄膜電晶體之製造方法，係具有與矽層接觸的導電膜之薄膜電晶體之製造方法，其特徵為：將化學構造中有氧原子的氧化氣體供給至真空環境中，同時在前述真空環境中濺鍍以銅為主成分，含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶，而形成前述導電膜之薄膜電晶體之製造方法。
本發明之薄膜電晶體之製造方法，係具有與透明導電膜接觸的導電膜之薄膜電晶體之製造方法，其特徵為：將化學構造中有氧原子的氧化氣體供給至真空環境中，同時在前述真空環境中濺鍍以銅為主成分，含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶，而形成前述導電膜之薄膜電晶體之製造方法。
本發明之薄膜電晶體之製造方法，係具有與玻璃基板接觸的導電膜之薄膜電晶體之製造方法，其特徵為：將化學構造中有氧原子的氧化氣體供給至真空環境中，同時在前述真空環境中濺鍍以銅為主成分，含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶，而形成前述導電膜之薄膜電晶體之製造方法。
本發明之薄膜電晶體之製造方法，係具有與矽層及透明導電膜接觸的導電膜之薄膜電晶體之製造方法，其特徵為：將化學構造中有氧原子的氧化氣體供給至真空環境中，同時在前述真空環境中濺鍍以銅為主成分，含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶，而形成前述導電膜之薄膜電晶體之製造方法。
本發明之薄膜電晶體之製造方法，係具有以矽為主成分之矽層、與前述矽層接觸的第1導電膜、以銅為主成分，被形成於前述第1導電膜的表面之銅膜、及被形成於前述銅膜的表面之第2導電膜；透明導電膜接觸於前述第2導電膜之薄膜電晶體之製造方法，其特徵為：將化學構造中有氧原子的氧化氣體供給至真空環境中，同時在前述真空環境中濺鍍以銅為主成分，含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶，而形成前述第1、第2導電膜之薄膜電晶體之製造方法。
本發明係薄膜電晶體之製造方法，其中以對前述真空環境之全壓之前述氧化氣體的分壓成為0.1%以上20%以下的方式導入前述氧化氣體，進行前述濺鍍。
在本發明所謂主成分係指含量在50原子百分比以上者。亦即，以銅為主成分之標靶含有銅50原子百分比以上，以銅為主成分之導電膜含有銅50原子百分比以上。
又，第1、第2導電膜相互被導電連接亦可，第1、第2導電膜被一體化亦可，於第1、第2導電膜間亦可密接配置純銅膜等其他導電膜。
根據本發明，可得低電阻，且對成膜對象物之密接性很高的導電膜。此外，以與矽層密接的方式形成導電膜的場合，其矽層不會引起銅的擴散。使導電膜以與透明導電膜密接的方式形成的場合，對於透明導電膜之接觸電阻也很低。亦即，密接於矽層或透明導電膜的膜，具體而言，特別適用於源極電極或汲極電極之導電膜。
針對藉由本發明形成導電膜的步驟進行詳細說明。
圖1之符號1係顯示使用於本發明之成膜裝置之一例。成膜裝置1具有由真空槽所構成的第1成膜室2，於第1成膜室2被接續著真空排氣系9、濺鍍氣體供給系6、氧氣供給系8。
使用此成膜裝置1來形成導電膜時，首先藉由真空排氣系9真空排氣第1成膜室2的內部，持續真空排氣同時從濺鍍氣體供給系6與氧氣供給系8分別將濺鍍氣體與氧化氣體(在此為氧氣)導入第1成膜室2的內部，形成含有氧氣的特定壓力之第1真空環境。
圖2(a)之符號21顯示在基板22的表面被形成矽層23(在此為非晶矽層)的成膜對象物，維持第1真空氣氛的狀態該成膜對象物21搬入第1成膜室2內部。
於第1成膜室2的內部基板夾持器(holder)7、標靶部10以相互對面的方式被配置，使被形成矽層23之面朝向標靶部10而將成膜對象物21保持於基板夾持器7。
於基板夾持器7的背面側被配置加熱手段4，對加熱手段4通電將基板夾持器7上的成膜對象物21加熱至特定的成膜溫度。
標靶部10係以主成分為銅的主標靶11、與以添加金屬(此處為Ti或Zr)為主成分的副標靶12所構成。
主標靶11為板狀，單面朝向基板夾持器7而被配置。副標靶12之平面形狀比主標靶11還要小，被配置於主標靶11之朝向基板夾持器7之側的面上。主標靶11與副標靶12被接續於配置在第1成膜室2外部的電源5。
於主標靶11的背面被配置磁場形成裝置14，維持第1真空環境同時由電源5對主標靶11與副標靶12雙方施加電壓時，主標靶11與副標靶12雙方被磁控管濺鍍，銅之濺鍍粒子與添加金屬之濺鍍粒子分別被放出，這些濺鍍粒子到達成膜對象物21之矽層23的表面。
副標靶12之平面形狀，比主標靶11的平面形狀還小，添加金屬之濺鍍粒子被放出之量，也比銅之濺鍍粒子之放出量還小，所以到達成膜對象物21的銅濺鍍粒子的量，比添加金屬之濺鍍粒子還多，於矽層23表面，長成以銅為主成分，含有添加金屬之導電膜25(圖2(b))。
又，本發明之成膜方法，不僅使用在矽層23表面形成導電膜25的場合，也使用於在玻璃基板的表面形成導電膜25的場合。
導電膜25成長時，將成膜對象物21維持於前述之成膜溫度時，導電膜25之對矽層23或基板22(例如玻璃基板)之密接性會變得更高。
於第1成膜室2被接續著以真空槽構成的第2成膜室3。於第2成膜室3被接續有真空排氣系9與濺鍍氣體供給系6，以真空排氣系9將第2成膜室3內部予以真空排氣後，持續進行真空排氣同時由濺鍍氣體供給系6供給濺鍍氣體，於第2成膜室3內部預先形成不含有氧氣的第2 真空環境。
使導電膜25成長至特定膜厚之後，為了進行後述之「密接性試驗」、「比電阻試驗」、「密接性、比電阻、擴散試驗」、「添加金屬的種類」等試驗而將成膜對象物21之一部分由成膜裝置1取出，搬入未圖示之加熱裝置進行加熱處理(退火處理)，剩下的成膜對象物21維持在第2真空環境下直接搬入第2成膜室3內部。
於第2成膜室3內部被配置以銅為主成分的銅標靶15，維持第真空環境同時在使第2成膜室3在置於接地電位的狀態對銅標靶15施加負電壓進行濺鍍的話，在導電膜25表面，成長以銅為主成分而不含有添加金屬的銅膜。
圖2(c)顯示被形成銅膜26的狀態，將此狀態之成膜對象物21由成膜裝置1取出，使用於後述之「電極評價試驗」。
〔實施例〕
首先，檢討使用鈦作為添加金屬的場合。
<密接性試驗>
主標靶11使用直徑7英吋的銅(純度99.9原子百分比以上)標靶，副標靶12使用由鈦(Ti)所構成者，改變導電膜25中的鈦含量、與成膜時的氧氣分壓、與退火處理時之加熱溫度(後退火溫度)，在玻璃基板的表面密接形成導電膜25，製作125種類的試片。
又，成膜條件為：導電膜25的目標膜厚為300nm、濺鍍氣體為氬氣、第1成膜室2內部的全壓為0.4Pa。
導電膜25中的鈦含量、成膜時之對全壓的氧氣分壓的比例、後退火溫度等顯示於下列表1。
前述表1中的「as depo.」係指導電膜25成膜後不進行加熱的場合。此外，鈦含量為零的場合，係於前述主標靶上不配置副標靶，而僅濺鍍主標靶的場合。所得到的導電膜以下列所示之條件調查其「密接性」。
[密接性]
玻璃基板的導電膜25被成膜之面上以先端銳利的刀片切畫出1mm寬的四角形，10行×10列，共計畫出100個刻痕，在貼上黏接膠帶(透明膠帶)後，評價剝下黏接膠帶時殘存的膜的個數。全部剝離的場合為0/100，密接性很高1個也沒有剝離的場合為100/100，分子的數目越大密接性也越高。其結果記載於表1。
由前述表1可知，成膜時不導入氧氣的話，即使含有10原子百分比(原子%)之鈦也會再密接性實驗出現導電膜的一部份被剝離的情形，但是在成膜時導入氧氣的話，即使鈦含量低到只有0.1原子百分比，導電膜幾乎不被剝離而殘留下來。
由以上情形，可知在形成導電膜時導入氧氣的話，可得密接性優異的導電膜。又，將玻璃基板維持於120℃以上的成膜溫度同時形成導電膜時，與成膜時不加熱的場合相比其密接性顯著變高。
又，前述各試片之導電膜的氧含量以AES(歐傑電子分光法)測定時，可知在成膜時氧氣添加分壓在0.1%以上20%以下時，導電膜中的氧含量在02原子百分比以上40原子百分比以下。
<比電阻率試驗>接下來，除了把後退火溫度變更為350℃以外，以與前述「密接性試驗」的場合同樣的條件，在玻璃基板的表面形成鈦含量0原子百分比(純銅)、0.5原子百分比之導電膜，測定該導電膜之比電阻。測定結果顯示於圖3。圖3之橫軸顯示真空槽內之氧分壓對全壓之比例，縱軸顯示比電阻。
由圖3可知，銅內含鈦的合金膜，與藉由純銅標靶之濺鍍所形成之銅膜相比，比電阻之差很小。
此外，成膜時之氧分壓超過零，且對真空環境之全壓在1%以下的範圍時，比氧分壓為零的條件下成膜的場合之合金膜具有更低的比電阻。
這應該是因為鈦並不會固溶於銅的性質所導致，而且銅與氧氣的反應性很低，所以鈦與氧氣反應之氧化物積極地分離所導致。氧分壓對真空環境之全壓超過1%時可以見到銅的氧化導致電阻增加。
如前所述，使用純銅標靶的場合，電阻值低但是密接性差。亦即，可知使用鈦作為添加金屬的場合，只要成膜時的氧分壓超過零，而且對於真空環境之全壓氧分壓在20%以下的話，與使用純銅標靶的場合相比，可得比電阻為同等，同時密接性優異的導電膜。
又，作為參考用途在成膜時不導入氧氣，而分別改變鈦含量與後退火溫度形成導電膜並製作試片，測定該導電膜之比電阻。測定結果顯示於圖4。
<密接性、比電阻、擴散試驗>其次，以鈦含量為0原子百分比、0.1原子百分比、3.0原子百分比、10原子百分比、20原子百分比，而對真空環境的全壓之氧分壓分別為0%、0.1%、3.0%、10%、20%，而且使後退火溫度為450℃這幾點以外，與前述「密接性試驗」相同的條件，分別於玻璃基板的表面，與矽層(Si層)的表面形成導電膜，合計製作50種試片。
這些試片之中，針對導電膜被形成於玻璃基板的試片，進行前述「密接性試驗」，與導電膜之比電阻的測定。進而，針對導電膜被形成於矽層表面的試片，確認是否有對矽層之銅擴散。又，對矽層之銅擴散之有無，係以電子顯微鏡觀察藉由蝕刻除去導電膜之後的矽層表面，來進行確認。
「密接性試驗」與「比電阻」之測定結果，與銅擴散之有無之結果記載於下列表2，鈦含量為3原子百分比，氧分壓為3%的條件下成膜的場合之矽層表面的電子顯微鏡照片顯示於圖5，鈦含量為零，濺鍍時之氧分壓為0%的條件下成膜的場合之矽層表面的電子顯微鏡照片顯示於圖6。
由前述表2與圖5、6可知，在鈦含量為零的場合有對矽層之銅擴散，鈦含量在0.1原子百分比以上的場合，沒有對矽層之銅擴散。
此外，對玻璃基板之密接性，只要導電膜之鈦含量在0.1原子百分比以上，且對真空環境之全壓之氧分壓在0.1%以上的話，被確認了導電膜接近100%不被剝離。
在對真空環境之全壓的氧分壓為全壓的20%的場合，與不滿20%的場合相比雖然比電阻比較高，但是其值作為構成源極電極或汲極電極的導電膜就實用上並不會有問題。
但是，氧分壓超過全壓的20%時，如果濺鍍氣體的分壓降低則濺鍍速度也降低使得成膜效率變差，所以氧分壓對真空環境的全壓，以在20%以下的條件下形成導電膜較佳。
此外，氧分壓對真空環境的全壓為超過3.0%的範圍，氧分壓越大比電阻也有跟著越大的趨勢，如表2所示，其分壓在零與3%之間時，比電阻之值最低。
亦即，可知形成導電膜25時之氧分壓，只要超過零，且在3%以下的範圍的話，可得密接性高，而且比電阻值低的導電膜。
<電極評價試驗>其次，使用表面露出矽層的矽基板，與表面露出玻璃的玻璃基板，在矽基板表面與玻璃基板表面，改變鈦含量而製作由導電膜(膜厚350nm)所構成的電極，得到6種試片。
除此之外，改變鈦含量而分別在矽基板表面與玻璃基板表面製作膜厚50nm的導電膜之後，於各導電膜的表面製作300nm之純銅膜而製作由導電膜與純銅膜所構成的電極，得到6種試片。
進而，作為比較對照，在矽基板表面與玻璃基板的表面製作由膜厚350nm的純銅膜所構成的電極。又，純銅膜，係在真空槽內部不導入氧氣(氧分壓為零)，進行純銅標靶的濺鍍而成膜。
針對製作於玻璃基板表面的電極，測定比電阻、密接性，針對製作於矽基板的表面之電極，確認有無對矽層之銅元素的擴散，評價作為電極之特性。將其測定結果，與導電膜之鈦含量、形成導電膜時之氧分壓一起記載於下列表3。
由前述表3可知，由純銅膜所構成的電極雖然比電阻很低，但沒有密接性，而且會有銅元素往矽層擴散。
對此，含鈦導電膜，銅元素不往矽層擴散，而且密接性也優異。電極僅以含鈦導電膜構成的場合，比電阻雖然高，但就實用上並無問題。
此外，使含鈦的導電膜的膜厚薄化，被薄化掉的部分在該導電膜上使純銅膜成長之電極，與以純銅膜構成電極的場合幾乎不改變其比電阻值。
亦即，電極係以包含氧與添加金屬雙方之導電膜、與不包含氧與添加金屬之任一方的導電膜(例如純銅膜)之2層以上所構成的，而且最好把包含氧與添加金屬雙方之導電膜配置於與矽層之界面。
<對ITO之接觸電阻>
藉由本發明之形成方法，在玻璃基板表面形成鈦含量不同的導電膜，圖案化導電膜而製作薄膜電極後，在形成薄膜電極的玻璃基板表面作為透明電極形成膜厚150nm之ITO膜，圖案化，製作3種試片。
作為比較對象，改變導電膜，製作分別形成鋁膜與純銅膜之薄膜電極，在被形成該薄膜電極的玻璃基板表面製作由ITO所構成的透明電極。
針對將各試片進而以250℃之後退火溫度加熱處理之物，與未加熱處理之物(as depo.)，測定薄膜電極與透明電極之間的接觸電阻。將其測定結果，與鈦含量、濺鍍時之氧分壓一起記載於下列表4。
由前述表4可知，由含鈦之導電膜所構成的薄膜電極，其與透明電極之接觸電阻比由純銅膜所構成的薄膜電極同等程度地低。對此，由鋁膜所構成的薄膜電極，與純銅膜或藉由本發明形成的導電膜相比接觸電阻很高，特別是加熱處理後的接觸電阻是無法使用於TFT基板的程度之高。亦即，藉由本發明成膜之導電膜，被確認了如前所述不僅對矽層之密接性、比電阻、以及擴散防止性都很優異，對於ITO之類的透明電極之接觸電阻值也低。
<添加金屬的種類>其次，除了改變鈦，而作為副標靶使用下列表5所記載的各添加金屬以外，以與前述「密接性試驗」相同的條件進行濺鍍，製作含有1原子百分比的添加金屬之導電膜。添加元素的種類，與濺鍍時之真空槽內的氧分壓記載於下列表5。
將被形成合金膜的基板以350℃、450℃之後退火溫度進行加熱處理，製作試片，針對各試片之合金膜進行比電阻的測定，與密接性試驗。其結果記載於前述表5。
由前述表5可知，在使用各添加金屬的場合，與濺鍍的場合密接性提高。
此外，與在圖3所示的鈦的場合同樣，設定濺鍍時之氧氣氛壓於最適範圍的話，與不添加氧氣的場合相比，確認了添加氧氣的一方比電阻下降。
由以上結果可知，作為添加金屬，除了Ti(鈦)以外，也確認了可以使用Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd。
其次，檢討使用鋯(Zr)作為添加金屬的場合。
<密接性試驗>主標靶11使用直徑7英吋的銅(純度99.9原子百分比以上)標靶，副標靶12使用由鋯(Zr)所構成者，改變導電膜25中的鋯含量、與成膜時的氧氣分壓、與退火處理時之加熱溫度(後退火溫度)，在玻璃基板的表面密接形成導電膜25，製作125種類的試片。
又，成膜條件為：導電膜25的目標膜厚為300nm、濺鍍氣體為氬氣、第1成膜室2內部的全壓為0.4Pa。導電膜25中的鋯含量、成膜時之對全壓的氧氣分壓的比例、後退火溫度等顯示於下列表6。
前述表6中的「as depo.」係指導電膜25成膜後不進行加熱的場合。此外，鋯含量為零的場合，係於前述主標靶上不配置副標靶，而僅濺鍍主標靶的場合。所得到的導電膜以下列所示之條件調查其「密接性」。
[密接性]
成膜對象物21的導電膜25被成膜之面上以先端銳利的刀片切畫出1mm寬的四角形，10行10列，共計畫出_100個刻痕，在貼上黏接膠帶(透明膠帶)後，評價剝下黏接膠帶時殘存的膜的個數。全部剝離的場合為0/100，密接性很高1個也沒有剝離的場合為100/100，分子的數目越大密接性也越高。其結果記載於前述表6。
由前述表6可知，成膜時不導入氧氣的話，即使含有10原子百分比之鋯也會再密接性實驗出現導電膜的一部份被剝離的情形，但是在成膜時導入氧氣的話，即使鋯含量低到只有0.1原子百分比，導電膜幾乎不被剝離而殘留下來。
由以上情形，可知在形成導電膜時導入氧氣的話，可得密接性優異的導電膜。又，添加金屬為鋯的場合，也是將基板維持於120℃以上的成膜溫度同時形成導電膜時，與成膜時不加熱基板的場合相比其密接性顯著變高。
又，前述各試片之導電膜的氧含量以AES(歐傑電子分光法)測定時，可知在成膜時氧氣添加分壓在0.1%以上20%以下時，導電膜中的氧含量在02原子百分比以上40原子百分比以下。
<比電阻率試驗>
接下來，除了把後退火溫度變更為350℃以外，以與前述「密接性試驗」的場合同樣的條件，在玻璃基板表面形成鋯含量0原子百分比(純銅)、0.5原子百分比之導電膜，測定該導電膜之比電阻。測定結果顯示於圖11。圖11之橫軸顯示真空槽內之氧分壓對全壓之比例，縱軸顯示比電阻。
由圖11可知，銅內含鋯的合金膜，與藉由純銅標靶之濺鍍所形成之銅膜相比，比電阻之差很小。
此外，成膜時之氧分壓超過零，且對真空環境之全壓在1%以下的範圍時，比氧分壓為零的條件下成膜的場合之合金膜具有更低的比電阻。
這應該是因為鋯並不會固溶於銅的性質所導致，而且銅與氧氣的反應性很低，所以鋯與氧氣反應之氧化物積極地分離所導致。氧分壓對真空環境之全壓超過1%時可以見到銅的氧化導致電阻增加。
如前所述，使用純銅標靶的場合，電阻值低但是密接性差。亦即，可知使用鋯作為添加金屬的場合，只要成膜時的氧分壓超過零，而且對於真空環境之全壓氧分壓在20%以下的話，與使用純銅標靶的場合相比，可得比電阻為同等，同時密接性優異的導電膜。
又，作為參考用途在成膜時不導入氧氣，而分別改變鋯含量與後退火溫度形成導電膜並製作試片，測定該導電膜之比電阻。測定結果顯示於圖12。
<密接性、比電阻、擴散試驗>其次，以鋯含量為0原子百分比、0.1原子百分比、3.0原子百分比、10原子百分比、20原子百分比，而對真空環境的全壓之氧分壓分別為0%、0.1%、3.0%、10%、20%，而且使後退火溫度為450℃這幾點以外，與前述鋯之「密接性試驗」相同的條件，分別於玻璃基板的表面，與矽層(Si層)的表面形成導電膜，合計製作50種試片。
這些試片之中，針對導電膜被形成於玻璃基板的試片，進行前述「密接性試驗」，與導電膜之比電阻的測定。進而，針對導電膜被形成於矽層表面的試片，確認是否有對矽層之銅擴散。
又，對矽層之銅擴散之有無，係以電子顯微鏡觀察藉由蝕刻除去導電膜之後的矽層表面。「密接性試驗」與「比電阻」之測定結果，與銅擴散之有無之結果記載於下列表7。
由前述表7與圖5、6可知，在鋯含量為零的場合有對矽層之銅擴散，鋯含量在0.1原子百分比以上的場合，蝕刻除去導電膜後之矽層表面，與圖5所示者同樣平滑，沒有見到對矽層之銅擴散。
此外，只要導電膜中之鋯含量在0.1原子百分比以上，且對真空環境之全壓之氧分壓在0.1%以上的話，被確認了導電膜接近100%不會由玻璃基板被剝離，密接性很高。
在對真空環境之全壓的氧分壓為全壓的20%的場合，與不滿20%的場合相比雖然比電阻比較高，但是其值作為構成源極電極或汲極電極的導電膜就實用上並不會有問題。但是，氧分壓超過全壓的20%時，如果濺鍍氣體的分壓降低則濺鍍速度也降低使得成膜效率變差，所以氧分壓對真空環境的全壓，以在20%以下的條件下形成導電膜較佳。
此外，氧分壓對真空環境的全壓為超過3.0%的範圍，氧分壓越大比電阻也有跟著越大的趨勢，如前述表7所示，其分壓在零與3%之間時，比電阻之值最低。亦即，可知形成導電膜25時之氧分壓，只要超過零，且在3%以下的範圍的話，可得密接性高，而且比電阻值低的導電膜。
<電極評價試驗>其次，使用表面露出矽層的矽基板，與表面露出玻璃的玻璃基板，在各基板表面，改變鋯含量而製作由導電膜(膜厚350nm)所構成的電極，得到6種試片。
除此之外，改變鋯含量而分別在矽基板與玻璃基板的表面製作膜厚50nm的導電膜之後，於各導電膜的表面製作300nm之純銅膜而製作由導電膜與純銅膜所構成的電極，得到6種試片。
進而，作為比較對照，在矽基板的表面與玻璃基板的表面製作由膜厚350nm的純銅膜所構成的電極。又，純銅膜，係在真空槽內部不導入氧氣(氧分壓為零)，進行純銅標靶的濺鍍而成膜。
針對製作於玻璃基板表面的電極，測定比電阻、密接性，針對製作於矽基板的表面之電極，確認有無對矽層之銅元素的擴散，評價作為電極之特性。將其測定結果，與導電膜之鋯含量、形成導電膜時之氧分壓一起記載於下列表8。
由前述表8可知，由純銅膜所構成的電極雖然比電阻很低，但沒有密接性，而且會有銅元素往矽層擴散。
對此，於基板表面形成含鋯的導電膜的場合，銅元素不往矽層擴散，而且密接性也優異。電極僅以含鋯導電膜構成的場合，比電阻雖然高，但就實用上並無問題。
此外，使含鋯的導電膜的膜厚薄化，被薄化掉的部分在該導電膜上使純銅膜成長之電極，與以純銅膜構成電極的場合幾乎不改變其比電阻值。
亦即，電極係以包含氧與添加金屬雙方之導電膜、與不包含氧與添加金屬之任一方的導電膜(例如純銅膜)之2層以上所構成的，而且最好把包含氧與添加金屬雙方之導電膜配置於與矽層之界面。
<對ITO之接觸電阻>藉由本發明之形成方法，在玻璃基板表面形成鋯含量不同的導電膜，圖案化導電膜而製作薄膜電極後，在與薄膜電極相同的玻璃基板表面作為透明電極形成膜厚150nm之ITO膜，圖案化，製作3種試片。
作為比較對象，改變導電膜，製作分別形成鋁膜與純銅膜之薄膜電極，在被形成該薄膜電極的玻璃基板表面製作由ITO所構成的透明電極。
針對將各試片進而以250℃之後退火溫度加熱處理之物，與未加熱處理之物(as depo.)，測定薄膜電極與透明電極之間的接觸電阻。將其測定結果，與鋯含量、濺鍍時之氧分壓一起記載於下列表9。
由前述表9可知，由含鋯之導電膜所構成的薄膜電極，其與透明電極之接觸電阻比由純銅膜所構成的薄膜電極同等程度地低。對此，由鋁膜所構成的薄膜電極，與純銅膜或藉由本發明形成的導電膜相比接觸電阻很高，特別是加熱處理後的接觸電阻是無法使用於TFT基板的程度之高。亦即，藉由本發明成膜之導電膜，被確認了如前所述不僅對矽層之密接性、比電阻、以及擴散防止性都很優異，對於ITO之類的透明電極之接觸電阻值也低。
其次，說明本發明之TFT(薄膜電晶體)之一例。
圖7(a)之符號41，顯示在表面被形成絕緣層(例如二氧化矽層)42之透明基板，於絕緣層42的表面之特定區域被配置以矽為主成分，被添加摻雜劑(dopant)之矽層61。
於矽層61被形成源極區域62與汲極區域64，在源極區域62與汲極區域64之間被形成通道區域63。
於矽層61的表面被形成橫跨源極區域62、通道區域63、與汲極區域之閘極氧化膜66，在閘極氧化膜66的表面被配置閘極電極67。
絕緣層42之閘極電極67被配置之側之面以第1層間絕緣膜43覆蓋。源極區域62之一部分，與汲極區域64之一部分由閘極氧化膜66伸出，於第1層間絕緣膜43被形成源極區域62從閘極氧化膜66伸出的部分露出於底面的第1貫通孔69a，與在底面由汲極區域64之閘極氧化膜66伸出的部分露出之第2貫通孔69b。
將此狀態之透明基板41作為成膜對象物搬入圖1所示的成膜裝置1，以圖2(b)所示的步驟，在第1層間絕緣膜43被形成之側之面形成第1導電膜，進而以圖2(c)所示的步驟在第1導電膜的表面形成銅膜。
圖7(b)顯示第1導電膜52與銅膜53被形成的狀態，第1導電膜52與第1層間絕緣膜43的表面、第1、第2貫通孔69a、69b之內壁面以及底面密接。亦即，第1導電膜52在第1、第2貫通孔69a、69b之底面分別密接於源極區域62的表面與汲極區域64的表面。此外，在此狀態，第1、第2貫通孔69a、69b之內部以第1導電膜52與銅膜53填充。
使此狀態之透明基板41由第2成膜室3回到第1成膜室2，以與在第1層間絕緣膜43的表面形成第1導電膜52的方法相同的方法在銅膜53的表面形成第2導電膜54(圖7(c))。
圖7(c)之符號50顯示由第1、第2導電膜52、54與銅膜53所構成的導電體。
其次，將此導電體50圖案化，使被充填於導電體50的第1貫通孔69a的部分，與被充填於第2貫通孔69b的部分分離。
圖7(d)之符號51係導電體50之被填充於第1貫通孔69a的部分，顯示由殘留於其周圍的部分所構成的源極，該圖之符號55顯示導電體50之被填充於第2貫通孔69b的部分，顯示由殘留於其周圍的部分所構成的汲極。
如前所述，第1導電膜52在第1、第2貫通孔69a、69b的底面密接於源極區域62與汲極區域64，所以源極電極51之第1導電膜52被電氣接續於源極區域62，汲極電極55之第1導電膜52被電氣接續於汲極區域64。
銅膜53與第2導電膜54被電氣接續於第1導電膜52，所以源極電極51之銅膜53與第2導電膜54介由第1導電膜52被電氣接續於源極區域62，汲極電極55之銅膜53與第2導電膜54介由第1導電膜52被電氣接續於汲極區域64。亦即，源極電極51全體被電氣接續於源極區域62，汲極電極55全體被電氣接續於汲極區域64。
其次，在透明基板41之被形成源極電極51與汲極電極55之側之面上形成第2層間絕緣膜44，於第2層間絕緣膜44表面的特定位置配置遮蔽膜76後，第2層間絕緣膜44之被配置遮蔽膜76之側的面上形成第3層間絕緣膜46(圖8(a))。
接著，在汲極電極55之正上方位置形成連通第2、第3層間絕緣膜44、46的第3貫通孔72，於該第3貫通孔72的底面使汲極電極55之第2導電膜54露出後，在形成第3貫通孔72之側的面上，藉由濺鍍法等形成ITO之透明導電膜，圖案化該透明導電膜，以填充第3貫通孔72的ITO與殘留於第3貫通孔72上與其周圍的透明導電膜構成透明電極71(圖8(b))。
圖8(b)之符號40顯示被形成透明電極71的狀態之TFT面板(具薄膜電晶體之面板)。
如前所述，在第3貫通孔72的底面有汲極電極55之第2導電膜54之表面位於該處，所以透明電極71被電氣接續於汲極電極55之第2導電膜54。
亦即，汲極電極55之銅膜53與第1導電膜52介由第2導電膜54被電氣接續於透明電極71，汲極電極55全體被電氣接續於透明電極71，介由汲極電極55，透明電極71與汲極區域54被電氣接續。
通道區域63，係與源極及汲極區域62、64相同的導電型，但不純物濃度變低。
在對源極區域62與汲極區域64施加電壓的狀態下，對閘極電極67施加電壓時，介由通道區域63之閘極氧化膜66而與閘極電極67接觸的部分，被形成低電阻的蓄積層，介由該蓄積層與源極區域62及汲極區域64電氣接續，而有電流流過。
又，通道區域63，亦可為與源極及汲極區域62、64相反的導電型，在此場合，對閘極電極67施加電壓時，在通道區域63之介由閘極氧化膜66與閘極電極67接觸的部分，被形成與閘極及汲極區域62、64相同導電型的反轉層，藉由該反轉層使源極區域62與汲極區域64間被電氣接續，而有電流流過。
汲極電極55被電氣接續於透明電極71，所以源極區域62與汲極區域64之間有電流流過時，透明電極71有電流流過。
藉由本發明形成的第1、第2導電膜52、54對矽之密接性很高，所以源極電極51與汲極電極55很難由矽層61剝離，而且第1、第2導電膜52、54的防止擴散性很高，銅膜53之構成金屬(銅)不會擴散至矽層61。
此外，藉由本發明形成的導電膜52、54不僅比電阻低，而且與透明導電膜之間的接觸電阻也低，所以此TFT60之源極電極51及汲極電極55之導通性優良。
如此，藉由本發明形成的導電膜，適於作為與矽層61或透明電極71密接的電極之障壁膜。
又，在TFT面板40的透明基板41表面上，在離開TFT60的位置也被配置著閘極配線膜或源極配線膜等其他配線或其他電氣零件。此處，圖示閘極配線膜74。
以上，說明在源極電極51與汲極電極55的表面與背面分別藉由本發明之形成方法形成導電膜的場合，但是本發明並不以此為限。
圖9之符號80係顯示藉由本發明製造之TFT面板之第2例。此TFT面板80，具有透明基板82、被配置於透明基板82表面的TFT90。
此TFT90之閘極電極83被配置於透明基板82表面，在透明基板82之被配置閘極電極83之側的面上，被形成覆蓋閘極電極83的表面及側面的絕緣膜84，在絕緣膜84表面之閘極電極83上的位置被配置矽層86，絕緣膜84表面之離開矽層86的位置被配置由透明導電膜所構成的透明電極85。
於矽層86，與圖8(b)所示的矽層61同樣被形成源極區域87、通道區域88、與汲極區域89。於源極區域87的表面有源極電極91的底面密接，於汲極區域89的表面有汲極電極92的底面密接。汲極電極92一部份延伸至透明電極85，其底面與透明電極85的表面密接，亦即汲極電極92的底面，與汲極區域89與透明電極85雙方密接。
源極電極91與汲極電極92，具有藉由本發明之形成方法所成膜之導電膜93、與被配置於該導電膜93的表面之銅膜94。
源極電極91與汲極電極92，例如將透明基板82的表面上露出透明電極85、與矽層86之物作為成膜對象物使用，於該成膜對象物之透明電極85與矽層86路出之面的全部形成導電膜，於該導電膜的表面形成銅膜之後，將導電膜與銅膜一起圖案化而形成。
於汲極電極92與源極電極91之底面分別有導電膜93位於該處。如前所述汲極電極92的底面密接於汲極區域89與透明電極85雙方，所以汲極電極92之導電膜93被電氣接續於透明電極85與汲極區域89雙方。
銅膜94與導電膜93密接，所以汲極電極92的銅膜介由導電膜93被電氣接續於透明電極85與汲極區域89雙方，汲極電極92全體被電氣接續於汲極區域89與透明電極85雙方。
此外，源極電極91密接於源極區域87，所以源極電極91之導電膜93被電氣接續於源極區域87，源極電極91之銅膜94介由導電膜83被電氣接續於源極區域87，源極電極91全體被電氣接續於源極區域87。
如前所述，藉由本發明成膜之導電膜93因為與ITO之接觸電阻很低，所以與汲極電極92與透明電極85之導通性優良。
於此TFT面板80，源極電極91也被接續於未圖示之源極配線，在對閘極電極83施加電壓的狀態由源極配線對源極電極91施加電壓，在閘極電極83與源極電極91之間產生電壓差時，電流由源極區域87通過通道區域88流至汲極區域89，該電流通過汲極電極92被供給至透明電極85。
以上說明以導電膜與銅膜構成源極電極與汲極電極的場合，但本發明並不以此為限。圖10之符號140顯示本發明之第3例之TFT面板，此TFT面板140除了源極電極151與汲極電極155係以藉由本發明形成的導電膜來構成以外，具有與前述圖8(b)所示之面板40相同的構成。
本發明之TFT面板，例如使用於液晶顯示器或有機EL(電致發光)顯示裝置等。
以上使用ITO作為透明電極71、85之構成材料但是本發明並不以此為限，除了ITO以外也可以使用氧化鋅等，種種金屬氧化物所構成的透明導電膜。
使用於導電膜的成膜之標靶部10也沒有特別限定。例如，圖13之符號18係顯示使用於本發明的成膜裝置之其他例，此成膜裝置18，除了標靶部以一枚板狀標靶19構成之外，具有與前述圖1的成膜裝置1相同的構成。
此標靶19以銅為主成分，係含有前述添加金屬一種以上的合金標靶。替代圖1所示的標靶部10，使用此標靶19形成導電膜25時，導電膜25中的添加金屬的含量，約略等同於標靶19中的添加金屬的含量。
此外，使用此標靶19，對於鋯與鈦之各含量，進行前述之密接性、比電阻、擴散試驗、電極評價、對ITO之接觸電阻、添加金屬的種類等各試驗，得到與使用圖1的標靶部10的場合相同的試驗結果。
以上，說明使用不同的標靶製作以銅為主成分的銅膜、與導電膜(第1、第2導電膜52、54)的場合，但本發明並不以此為限。
例如，在第1成膜室2內部導入氧氣及濺鍍氣體同時濺鍍標靶部10形成導電膜之後，真空排氣第1成膜室2內部，使第1成膜室2內部的氧氣分壓比導電膜成膜時更低之後，濺鍍與使用於導電膜成膜之相同的標靶部10而形成銅膜亦可。
在此場合，成膜導電膜時，亦可選擇提高密接性的氧氣分壓，而在形成銅膜時，選擇比電阻變低的氧氣分壓。
第1、第2導電膜52、54使用相同的標靶部10來成膜亦可，使用不同的標靶部10來成膜，而改變添加金屬的種類或含量亦可。此外，成膜第1、第2導電膜52、54時之氧分壓亦可為相同的，改變氧分壓亦可。
退火處理方法並沒有特別限定，以在真空環境下進行較佳，此外把被形成導電膜的狀態之成膜對象物搬送往其他成膜室或加熱裝置時，不使成膜對象物暴露於大氣，而在真空環境下搬送者較佳。
濺鍍氣體不限於氬氣，氬氣以外也可以使用氖氣、氙氣等。此外藉由本發明形成的導電膜不僅使用於TFT或TFT面板的電極或障壁膜而已，也可以使用於半導體元件或配線板等其他電子零件的障壁膜或電極(配線膜)。
此外，氧化氣體只要是化學構造中含有氧原子的氣體即可並沒有特別限定，除了氧氣以外，也可以使用臭氧、水等。透明基板不限於玻璃基板，例如也可以使用石英基板、塑膠基板。
使用於本發明的矽層之種類或製造方法並沒有特別限定，例如可以廣泛使用以濺鍍法或蒸鍍法堆積之矽層(非晶矽層、多晶矽層)等、使用於TFT之矽層者。
使用於本發明之添加金屬，如前所述最好為Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd，這些僅使用1種形成包含1種添加金屬的導電膜亦可，使用種以上，形成包含2種以上的添加金屬之導電膜亦可。前述添加金屬之中，在本發明特別適合使用如鈦與鋯之類的第4屬元素。
其次，說明製造本發明之第4例之步驟。
圖或圖13支成膜裝置1、18之真空槽2內部，搬入基板(例如玻璃基板)作為成膜對象物。
於基板的表面，以與前述圖7(a)~(c)說說明的步驟相同的步驟，依序層積第1導電膜、銅膜、第2導電膜，形成導電體。
圖14(a)顯示在基板211表面形成導電體213的狀態。
接著，藉由攝影步驟、蝕刻步驟而圖案化導電體213時，如圖14(b)所示，藉由被圖案化的導電體213，形成閘極電極215與蓄積電容電極212。
於基板211之被形成閘極電極215與蓄積電容電極212之面，藉由CVD法等形成由氮化矽膜、二氧化矽膜、或者氮化氧化矽膜(SiON)所構成的閘極絕緣膜214。
圖16係被配置閘極電極215(或者蓄積電容電極212)的部分之擴大剖面圖。
閘極電極215及蓄積電容電極212，具有前述之第1、第2導電膜251、252與銅膜253。第1導電膜251與基板211密接，第2導電膜252與閘極絕緣膜214密接，第1、第2導電膜251、252之間有銅膜253。
第1、第2導電膜251、252含有氧與添加金屬，所以對基板211與閘極絕緣膜之密接性很高。此外，第1、第2導電膜251、252之間被配置電阻很低的銅膜253，所以閘極電極215與蓄積電容電極212全體之電阻很低。
形成閘極絕緣膜214後，藉由CVD法等，於閘極絕緣膜214的表面，形成例如由非晶矽所構成的通道半導體層(通道區域)216(圖14(d))。
接著，藉由CVD法等於通道半導體層216的表面形成以矽為主成分，含有不純物之歐姆層217(圖14(e))。
接著，把被形成歐姆層217的基板211搬入圖1或圖13支成膜裝置1、18之真空槽2內部，以與前述導電體213的成膜相同的步驟，依序層積第1導電膜251、銅膜253與第2導電膜252，形成導電體223(圖15(a))。
其次，藉由攝影步驟與蝕刻步驟圖案化導電體223、歐姆層217、與通道半導體層216。
藉由該圖案化，留下通道半導體層216之位於閘極電極215的正上方的部分，與位於閘極電極215的兩側的部分。
此外，藉由該圖案化，使位於歐姆層217及導電體223之通道半導體層216上的部分之中，位於閘極電極215的中央正上方的部分被除去，而留下位於閘極電極215的兩側的部分。
圖15(b)之符號225、226，分別顯示歐姆層217之閘極電極215的兩側所殘留的部分所構成的源極半導體層(源極區域)與汲極半導體層(汲極區域)。
該圖之符號221、222，顯示以殘留於導電體223之閘極電極215的兩側位置的部分所構成的源極電極與汲極電極。
其次，於源極電極221與汲極電極222的表面，藉由CVD法等形成由氮化矽膜、氧化矽膜、或者氮化氧化矽膜所構成的層閘絕緣膜224(圖15(c))。
圖15(c)之符號220，表示被形成層間絕緣膜224的狀態之薄膜電晶體(TFT)，該圖之符號210表示具有薄膜電晶體之面板。
源極電極221與汲極電極222，與閘極電極215或蓄積電容電極212同樣，具有第1、第2導電膜251、252，與銅膜253，第1導電膜251密接於歐姆層217，第2導電膜252密接於層間絕緣膜224，銅膜253位於第1、第2導電膜251、252之間。
歐姆層217以矽為主成分。第1、第2導電膜251、252含有氧與添加金屬，所以與矽或絕緣膜之密接性很高。亦即，源極電極221與汲極電極222很難由歐姆層217或層間絕緣膜224剝離。此外，銅不會由第1、第2導電膜251、252往歐姆層217擴散。
在此薄膜電晶體220，源極半導體層225與汲極半導體層226之間，與源極電極221與汲極電極222之間，藉由位在閘極電極215中央的正上方之開口218而相互分離。該開口218被填充著層間絕緣膜224。
通道半導體層216，係與源極及汲極半導體層225、226相同的導電型，但不純物濃度變低。
在對源極半導體層225與汲極半導體層226施加電壓的狀態下，對閘極電極215施加電壓時，介由通道半導體層216之閘極絕緣膜214而與閘極電極215接觸的部分，被形成低電阻的蓄積層，介由該蓄積層與源極半導體層225及汲極半導體層226電氣接續，而有電流流過。
又，通道半導體層216，亦可為與源極及汲極半導體層225、226相反的導電型。
在此場合，在對源極半導體層225與汲極半導體層226施加電壓的狀態下，對閘極電極215施加電壓時，介由通道半導體層216之閘極絕緣膜214而與閘極電極215接觸的部分，被形成與源極及汲極半導體層225、226相同導電型之反轉層，藉由該反轉層與源極半導體層225及汲極半導體層226電氣接續，而有電流流過。
圖15(d)係顯示在層間絕緣膜224之汲極電極222或者源極電極221(此處為汲極電極222)上之部分，與蓄積電容電極212上之部分開窗之後，將圖案化的透明導電膜配置於層間絕緣膜224上的狀態。
該圖之符號227係顯示透明導電膜之位於薄膜電晶體220的側方的部分所構成的畫素電極。
該圖之符號228係顯示透明導電膜之位於薄膜電晶體220上的部分，且是與汲極電極222接觸的部分所構成的接續部。
畫素電極227介由接續部228被電氣接續於汲極電極222，源極半導體層225與汲極半導體層226被電氣接續時，於畫素電極227有電流流過。
圖17之符號204顯示在TFT220被形成的基板221與面板240之間被配置液晶241之液晶顯示裝置。
面板240具有玻璃基板242、及被配置於玻璃基板242之表面上的對向電極245。對向電極245與畫素電極227夾著液晶241而對向。
控制對畫素電極227與對向電極245之間施加的電壓，可以改變液晶241之光透過率。
又，液晶顯示裝置204，改變第4例之TFT220而使用第1~第3例之TFT之任一被形成的基板211來製作亦可。
1、18．．．成膜裝置
2．．．第1成膜室(真空槽)
10,19．．．標靶部(標靶)
11．．．主標靶
12．．．副標靶
22,41,82,211．．．基板
23,61,86．．．矽層
25,52,54,93,251,252．．．導電膜(第1、第2導電膜)
26,253．．．銅膜
40,80.210．．．TFT面板
60,90,220．．．TFT
62,87,225．．．源極區域
64,89,226．．．汲極區域
71,85．．．透明電極(透明導電膜)
圖1係說明使用於本發明之成膜裝置之一例之剖面圖。
圖2(a)~(c)係說明成膜導電膜與銅膜之步驟之剖面圖。
圖3係顯示氧氣分壓與比電阻之關係圖(Ti)。
圖4係顯示後退火溫度與比電阻之關係圖(Ti)。
圖5係顯示導電膜之矽層擴散性之電子顯微鏡照片。
圖6係顯示銅膜之矽層擴散性之電子顯微鏡照片。
圖7(a)~(d)：係說明製造TFT面板的步驟之前半之剖面圖。
圖8(a)、(b)：係說明製造TFT面板的步驟之後半之剖面圖。
圖9係說明藉由本發明製造之TFT面板之一例之剖面圖。
圖10係說明藉由本發明製造之TFT面板之其他例之剖面圖。
圖11係顯示氧氣分壓與比電阻之關係圖。
圖12係顯示後退火溫度與比電阻之關係圖(Ti)。
圖13係說明使用於本發明之成膜裝置之其他例之剖面圖。
圖14(a)~(e)：係說明製造第4例之TFT的步驟之前半之剖面圖。
圖15(a)~(d)：係說明製造第4例之TFT的步驟之後半之剖面圖。
圖16係供說明閘極電極與蓄積電容電極之擴大剖面圖。
圖17係供說明液晶顯示裝置之一例之剖面圖。
21．．．成膜對象物
22．．．基板
23．．．矽層
25．．．導電膜(第1、第2導電膜)
26．．．銅膜

Claims (17)

  1. 一種導電膜形成方法，係將濺鍍氣體導入真空環境中，藉由濺鍍法，在前述真空環境中在成膜對象物的表面，形成以銅為主成分，含有添加金屬的導電膜之導電膜形成方法，其特徵為：對前述真空環境，以對前述真空環境的全壓之氧氣氣體的分壓成為0.1%以上20%以下的方式將氧氣氣體供給至前述真空環境中，同時濺鍍含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶，而使前述添加金屬與氧含有於前述導電膜之導電膜形成方法。
  2. 如申請專利範圍第1項之導電膜形成方法，其中使用於表面之至少一部份露出矽層與玻璃基板之任一方或雙方的前述成膜對象物，使前述導電膜形成於前述矽層表面與前述玻璃基板之任一方或雙方。
  3. 如申請專利範圍第1項之導電膜形成方法，其中於前述添加金屬選擇Ti，使前述導電膜中含有0.1原子百分比以上的Ti。
  4. 如申請專利範圍第1項之導電膜形成方法，其中於前述添加金屬選擇Zr， 使前述導電膜中含有0.1原子百分比以上的Zr。
  5. 如申請專利範圍第1項之導電膜形成方法，其中使用於表面之至少一部份有透明導電膜露出的前述成膜對象物，使前述導電膜形成於前述透明導電膜的表面。
  6. 一種薄膜電晶體，其特徵為：具有閘極電極、以矽為主成分的汲極區域、及以矽為主成分的源極區域，在對前述汲極區域與源極區域施加電壓的狀態，以對前述閘極電極施加電壓時，前述源極區域與前述汲極區域之間流過電流的薄膜電晶體作為成膜對象物，對配置了前述成膜對象物的真空環境中導入濺鍍氣體，以對前述真空環境的全壓之分壓成為0.1%以上20%以下的方式將氧氣氣體供給至前述真空環境中，同時濺鍍含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶而形成的，含有前述添加金屬與氧的第1導電膜，被形成於前述汲極區域的表面與前述源極區域的表面之任何一方或者雙方。
  7. 如申請專利範圍第6項之薄膜電晶體，其中前述添加金屬選擇Ti，使前述導電膜中含有0.1原子百分比以上的Ti。
  8. 如申請專利範圍第6項之薄膜電晶體，其中 前述添加金屬選擇Zr，使前述導電膜中含有0.1原子百分比以上的Zr。
  9. 一種具薄膜電晶體之面板，係具有基板，於前述基板表面上被配置薄膜電晶體與透明導電膜，前述薄膜電晶體具有閘極電極、以矽為主成分的汲極區域、及以矽為主成分的源極區域；具有在對前述汲極區域與源極區域施加電壓的狀態，以對前述閘極電極施加電壓時，前述源極區域與前述汲極區域之間流過電流的方式構成的薄膜電晶體之具薄膜電晶體之面板，其特徵為：以前述薄膜電晶體被配置的狀態之前述基板作為成膜對象物，對配置了前述成膜對象物的真空環境中導入濺鍍氣體，以對前述真空環境的全壓之分壓成為0.1%以上20%以下的方式將氧氣氣體供給至前述真空環境中，同時濺鍍含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶而形成的，含有前述添加金屬與氧的第1導電膜，分別被形成於前述汲極區域的表面與前述源極區域的表面之任何一方或者雙方，與前述透明導電膜的表面。
  10. 一種具薄膜電晶體之面板，係 具有基板，於前述基板表面上被配置薄膜電晶體與透明導電膜，前述薄膜電晶體具有閘極電極、以矽為主成分的汲極區域、及以矽為主成分的源極區域；具有在對前述汲極區域與源極區域施加電壓的狀態，以對前述閘極電極施加電壓時，前述源極區域與前述汲極區域之間流過電流的方式構成的薄膜電晶體之具薄膜電晶體之面板，其特徵為：於前述汲極區域的表面與前述源極區域的表面之任一方或者雙方，被配置第1導電膜，於前述第1導電膜之表面被配置以銅為主成分的銅膜，於前述銅膜的表面被配置第2導電膜，前述第1、第2導電膜，以前述薄膜電晶體被配置的狀態之前述基板作為成膜對象物，對配置了前述成膜對象物的真空環境中導入濺鍍氣體，以對前述真空環境的全壓之分壓成為0.1%以上20%以下的方式將氧氣氣體供給至前述真空環境中，同時濺鍍含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶而形成的，含有前述添加金屬與氧之具薄膜電晶體之面板。
  11. 如申請專利範圍第10項之具薄膜電晶體之面板，其中前述添加金屬選擇Ti，使前述第2導電膜中含有0.1原子百分比以上的Ti。
  12. 如申請專利範圍第10項之具薄膜電晶體之面板，其中前述添加金屬選擇Zr，使前述第2導電膜中含有0.1原子百分比以上的Zr。
  13. 一種薄膜電晶體之製造方法，係具有與矽層接觸的導電膜之薄膜電晶體之製造方法，其特徵為：對配置了成膜對象物的真空環境中導入濺鍍氣體，以對前述真空環境的全壓之分壓成為0.1%以上20%以下的方式將氧氣氣體供給至真空環境中，同時在前述真空環境中濺鍍以銅為主成分，含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶，而在前述成膜對象物形成前述導電膜之薄膜電晶體之製造方法。
  14. 一種薄膜電晶體之製造方法，係具有與透明導電膜接觸的導電膜之薄膜電晶體之製造方法，其特徵為：對配置了成膜對象物的真空環境中導入濺鍍氣體，以對前述真空環境的全壓之分壓成為0.1%以上20%以下的方式將氧氣氣體供給至真空環境中， 同時在前述真空環境中濺鍍以銅為主成分，含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶，而在前述成膜對象物形成前述導電膜之薄膜電晶體之製造方法。
  15. 一種薄膜電晶體之製造方法，係具有與玻璃基板接觸的導電膜之薄膜電晶體之製造方法，其特徵為：對配置了成膜對象物的真空環境中導入濺鍍氣體，以對前述真空環境的全壓之分壓成為0.1%以上20%以下的方式將氧氣氣體供給至真空環境中，同時在前述真空環境中濺鍍以銅為主成分，含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶，而在前述成膜對象物形成前述導電膜之薄膜電晶體之製造方法。
  16. 一種薄膜電晶體之製造方法，係具有與矽層及透明導電膜接觸的導電膜之薄膜電晶體之製造方法，其特徵為：對配置了成膜對象物的真空環境中導入濺鍍氣體，以對前述真空環境的全壓之分壓成為0.1%以上20%以下的方式將氧氣氣體供給至真空環境中，同時在前述真空環境中濺鍍以銅為主成分，含有從Ti 、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶，而在前述成膜對象物形成前述導電膜之薄膜電晶體之製造方法。
  17. 一種薄膜電晶體之製造方法，係具有以矽為主成分之矽層、與前述矽層接觸的第1導電膜、以銅為主成分，被形成於前述第1導電膜的表面之銅膜、及被形成於前述銅膜的表面之第2導電膜；透明導電膜接觸於前述第2導電膜之薄膜電晶體之製造方法，其特徵為：對配置了成膜對象物的真空環境中導入濺鍍氣體，以對前述真空環境的全壓之分壓成為0.1%以上20%以下的方式將氧氣氣體供給至真空環境中，同時在前述真空環境中濺鍍以銅為主成分，含有從Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr、Nd所構成的群中選出之至少任何1種類的添加金屬的標靶，而在前述成膜對象物形成前述第1、第2導電膜之薄膜電晶體之製造方法。
TW096129731A 2006-08-10 2007-08-10 導電膜形成方法、薄膜電晶體、具薄膜電晶體之面板、及薄膜電晶體之製造方法 TWI390059B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006218122 2006-08-10

Publications (2)

Publication Number Publication Date
TW200827462A TW200827462A (en) 2008-07-01
TWI390059B true TWI390059B (zh) 2013-03-21

Family

ID=39033019

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096129731A TWI390059B (zh) 2006-08-10 2007-08-10 導電膜形成方法、薄膜電晶體、具薄膜電晶體之面板、及薄膜電晶體之製造方法

Country Status (7)

Country Link
US (1) US8119462B2 (zh)
EP (1) EP2051287A4 (zh)
JP (1) JP5247448B2 (zh)
KR (1) KR101064144B1 (zh)
CN (1) CN101501820B (zh)
TW (1) TWI390059B (zh)
WO (1) WO2008018490A1 (zh)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5228251B2 (ja) * 2007-05-07 2013-07-03 三菱マテリアル株式会社 密着性に優れたｔｆｔトランジスターを用いたフラットパネルディスプレイ用配線膜および電極膜を形成するためのスパッタリングターゲット
CN101971350B (zh) * 2008-04-15 2012-10-10 株式会社爱发科 薄膜晶体管、薄膜晶体管的制造方法
WO2009131035A1 (ja) * 2008-04-25 2009-10-29 株式会社アルバック 薄膜トランジスタの製造方法、薄膜トランジスタ
JP2009280834A (ja) * 2008-05-19 2009-12-03 Ulvac Japan Ltd ターゲット、配線膜形成方法、薄膜トランジスタの製造方法
JP2010065317A (ja) * 2008-08-14 2010-03-25 Kobe Steel Ltd 表示装置およびこれに用いるＣｕ合金膜
JP4567091B1 (ja) * 2009-01-16 2010-10-20 株式会社神戸製鋼所 表示装置用Ｃｕ合金膜および表示装置
JP2010165955A (ja) * 2009-01-16 2010-07-29 Kobe Steel Ltd Ｃｕ合金膜および表示デバイス
WO2010082638A1 (ja) * 2009-01-16 2010-07-22 株式会社神戸製鋼所 Ｃｕ合金膜および表示デバイス
JP2010248619A (ja) * 2009-03-26 2010-11-04 Hitachi Metals Ltd 酸素含有Ｃｕ合金膜の製造方法
KR101320229B1 (ko) * 2009-07-27 2013-10-21 가부시키가이샤 고베 세이코쇼 배선 구조 및 배선 구조를 구비한 표시 장치
EP2312633A1 (en) * 2009-10-15 2011-04-20 Applied Materials, Inc. Method and installation for producing a semiconductor device, and semiconductor device
JP5557595B2 (ja) * 2010-05-14 2014-07-23 富士フイルム株式会社 電子デバイスの製造方法、薄膜トランジスタ、電気光学装置及びセンサー
JP2012027159A (ja) * 2010-07-21 2012-02-09 Kobe Steel Ltd 表示装置
JP2012060015A (ja) * 2010-09-10 2012-03-22 Hitachi Cable Ltd 電子デバイス配線用Ｃｕ合金スパッタリングターゲット材、及び素子構造
JP6369750B2 (ja) * 2013-09-10 2018-08-08 日立金属株式会社 積層配線膜およびその製造方法ならびにＮｉ合金スパッタリングターゲット材
US20150155313A1 (en) 2013-11-29 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6418631B2 (ja) * 2014-06-17 2018-11-07 株式会社アルバック 透明導電性基板およびその製造方法、並びにタッチパネル
JP6560497B2 (ja) * 2015-01-27 2019-08-14 デクセリアルズ株式会社 Ｍｎ−Ｚｎ−Ｗ−Ｏ系スパッタリングターゲット及びその製造方法
TWI607572B (zh) * 2015-06-23 2017-12-01 群創光電股份有限公司 顯示面板
US9666615B2 (en) 2015-10-20 2017-05-30 International Business Machines Corporation Semiconductor on insulator substrate with back bias
JP6042520B1 (ja) * 2015-11-05 2016-12-14 デクセリアルズ株式会社 Ｍｎ−Ｚｎ−Ｏ系スパッタリングターゲット及びその製造方法
CN105261636B (zh) * 2015-11-05 2018-04-27 京东方科技集团股份有限公司 一种薄膜晶体管、其制备方法、阵列基板及显示装置
US10410883B2 (en) 2016-06-01 2019-09-10 Corning Incorporated Articles and methods of forming vias in substrates
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
US10134657B2 (en) 2016-06-29 2018-11-20 Corning Incorporated Inorganic wafer having through-holes attached to semiconductor wafer
WO2018004280A1 (ko) * 2016-06-30 2018-01-04 부산대학교 산학협력단 무결점 단결정 구리 박막을 이용한 산화구리 박막 구조체 및 그 제조방법
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US10760156B2 (en) 2017-10-13 2020-09-01 Honeywell International Inc. Copper manganese sputtering target
CN111052397B (zh) * 2017-10-31 2023-07-14 株式会社爱发科 薄膜晶体管及其制造方法
US12180108B2 (en) 2017-12-19 2024-12-31 Corning Incorporated Methods for etching vias in glass-based articles employing positive charge organic molecules
US11035036B2 (en) 2018-02-01 2021-06-15 Honeywell International Inc. Method of forming copper alloy sputtering targets with refined shape and microstructure
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
US11152294B2 (en) 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
EP3853394A1 (en) 2018-09-20 2021-07-28 Industrial Technology Research Institute Copper metallization for through-glass vias on thin glass
US11760682B2 (en) 2019-02-21 2023-09-19 Corning Incorporated Glass or glass ceramic articles with copper-metallized through holes and processes for making the same
US12354007B2 (en) * 2024-05-07 2025-07-08 North University Of China Artificial intelligence (AI)-based method for non-contact measurement of sheet resistance of a conductive film material

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JPH06333925A (ja) * 1993-05-20 1994-12-02 Nippon Steel Corp 半導体集積回路及びその製造方法
KR100186540B1 (ko) 1996-04-25 1999-03-20 구자홍 피디피의 전극 및 그 형성방법
JP3302894B2 (ja) * 1996-11-25 2002-07-15 株式会社東芝 液晶表示装置
TW374227B (en) * 1998-04-18 1999-11-11 United Microelectronics Corp Method for manufacturing a metal-oxide semiconductor transistor of a metal gate
JP4360716B2 (ja) * 1999-09-02 2009-11-11 株式会社アルバック 銅薄膜製造方法、及びその方法に用いるスパッタ装置
KR20010051016A (ko) * 1999-11-11 2001-06-25 김순택 투명도전막 형성용 조성물 및 이로부터 형성된투명도전막을 구비하고 있는 표시소자
JP4110563B2 (ja) * 2001-04-02 2008-07-02 三菱マテリアル株式会社 銅合金スパッタリングターゲット
JP4603190B2 (ja) * 2001-04-16 2010-12-22 株式会社日立製作所 液晶表示装置
KR100413632B1 (ko) 2001-07-23 2003-12-31 학교법인 인하학원 수소 플라즈마 및 급속 열처리의 이중 전처리 단계를포함하는 구리 전착방법
EP2264215A3 (en) * 2003-03-17 2011-03-16 Nippon Mining & Metals Co., Ltd. Copper alloy sputtering target, process for producing the same and semiconductor element wiring
JP2005158887A (ja) 2003-11-21 2005-06-16 Dept Corp 回路基板及びその製造方法
JP2005166757A (ja) * 2003-11-28 2005-06-23 Advanced Lcd Technologies Development Center Co Ltd 配線構造体、配線構造体の形成方法、薄膜トランジスタ、薄膜トランジスタの形成方法、及び表示装置
TWI282031B (en) * 2004-08-31 2007-06-01 Univ Tohoku Nat Univ Corp Copper alloy and a liquid crystal display device
JP5068925B2 (ja) * 2004-09-03 2012-11-07 Ｊｘ日鉱日石金属株式会社 スパッタリングターゲット
JP2006077295A (ja) * 2004-09-09 2006-03-23 Tosoh Corp Ｃｕ合金配線材料及びＣｕ合金スパッタリングターゲット
KR101282397B1 (ko) * 2004-12-07 2013-07-04 삼성디스플레이 주식회사 표시 장치용 배선, 상기 배선을 포함하는 박막 트랜지스터표시판 및 그 제조 방법
JP2006193783A (ja) * 2005-01-13 2006-07-27 Dept Corp 電子部品用金属材料、電子部品、電子機器、金属材料の加工方法、電子部品の製造方法及び電子光学部品
CN101971350B (zh) * 2008-04-15 2012-10-10 株式会社爱发科 薄膜晶体管、薄膜晶体管的制造方法
WO2009131035A1 (ja) * 2008-04-25 2009-10-29 株式会社アルバック 薄膜トランジスタの製造方法、薄膜トランジスタ

Also Published As

Publication number Publication date
KR101064144B1 (ko) 2011-09-15
KR20090042245A (ko) 2009-04-29
US20090173945A1 (en) 2009-07-09
WO2008018490A1 (fr) 2008-02-14
EP2051287A4 (en) 2014-05-21
TW200827462A (en) 2008-07-01
CN101501820A (zh) 2009-08-05
US8119462B2 (en) 2012-02-21
JPWO2008018490A1 (ja) 2010-01-07
JP5247448B2 (ja) 2013-07-24
EP2051287A1 (en) 2009-04-22
CN101501820B (zh) 2012-11-28

Similar Documents

Publication Publication Date Title
TWI390059B (zh) 導電膜形成方法、薄膜電晶體、具薄膜電晶體之面板、及薄膜電晶體之製造方法
KR101067364B1 (ko) 도전막 형성 방법, 박막 트랜지스터, 박막 트랜지스터를 갖는 패널 및 박막 트랜지스터의 제조 방법
TWI597849B (zh) Thin film transistor and method of manufacturing the same
TWI324394B (en) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
TWI437697B (zh) Wiring structure and a display device having a wiring structure
JP5017282B2 (ja) 配線膜の形成方法
TWI437107B (zh) Display device
CN102804352B (zh) 布线层结构及其制造方法
KR20130064116A (ko) 배선 구조 및 표시 장치
TW200846795A (en) Transparent electrode for display device and method for manufacturing the same
TW201026862A (en) Display device, Cu alloy film for use in the display device, and Cu alloy sputtering target
JP2011091364A (ja) 配線構造およびその製造方法、並びに配線構造を備えた表示装置
JPWO2008081805A1 (ja) 配線膜の形成方法、トランジスタ、及び電子装置
US20190148412A1 (en) Multilayer wiring film and thin film transistor element
WO2010013636A1 (ja) 配線膜、薄膜トランジスタ、ターゲット、配線膜の形成方法
TW201330104A (zh) 顯示裝置用配線構造
JP2008124450A (ja) ターゲット、成膜方法、薄膜トランジスタ、薄膜トランジスタ付パネル、薄膜トランジスタの製造方法、及び薄膜トランジスタ付パネルの製造方法
JP2009280834A (ja) ターゲット、配線膜形成方法、薄膜トランジスタの製造方法
JP2007081385A (ja) ソース−ドレイン電極、トランジスタ基板およびその製造方法、並びに表示デバイス
JP5374111B2 (ja) 表示装置およびこれに用いるＣｕ合金膜
JP2012222166A (ja) 配線膜、薄膜トランジスタ、ターゲット、配線膜の形成方法
JP2008112989A (ja) ターゲット、成膜方法、薄膜トランジスタ、薄膜トランジスタ付パネル、及び薄膜トランジスタの製造方法
CN102246311A (zh) Cu合金膜以及显示设备
JP2008306043A (ja) 配線膜の形成方法、トランジスタ、及び電子装置
JPWO2010143609A1 (ja) 電子装置の形成方法、電子装置、半導体装置及びトランジスタ