TWI387922B - 晶片燒錄系統 - Google Patents

Description

晶片燒錄系統

本發明係關於一種燒錄系統，尤指一種用於燒錄貼裝於主機板上之晶片之燒錄系統。

於電腦系統架構中，主機板上通常貼裝有多種不同功能之晶片，以實現電腦系統之順利運行，例如基本輸入輸出系統晶片、網路卡晶片等。通常於主機板之製造過程中，需要將BIOS(Basic Input Output System，基本輸入輸出系統)程式及MAC(Media Access Control，媒體接入控制)位址分別燒錄到主機板上對應之晶片中，一般先將晶片燒錄完成，爾後再將晶片貼裝到主機板上，如一種可程式化晶片之燒錄器，其包含一燒錄單元，可程式化晶片裝設於其上。然，該燒錄器僅能燒錄未進行貼裝之晶片，且用於燒錄之燒錄模組成本高，人為漏燒錄之情況亦經常發生，因此增加測試成本。

另外，傳統之燒錄系統一般藉由串列傳輸方式將燒錄機中之燒錄資料傳送給對應之晶片，該種方式資料傳輸速度較快，然資料傳輸流量小，資料僅能一位一位地傳輸給該待燒錄晶片，該種燒錄方式影響燒錄產線之工作效率。傳統之燒錄系統亦有藉由並列傳輸方式將燒錄機中之燒錄資料傳送給對應之晶片，該種資料傳輸方式雖資料傳輸流程量大，待燒錄之晶片可同時接收到多位資料，然該種將並列資料直接輸送至待燒錄晶片之方法會降低燒錄之準確性。

鑒於以上內容，有必要提供一種以較快地速度燒錄貼裝到主機板上之晶片之燒錄系統。

一種晶片燒錄系統，用於燒錄貼裝於主機板上之待燒錄晶片，其包括一存有燒錄資料之燒錄機及一控制晶片，該燒錄機與該控制晶片之間藉由並列介面相連，該燒錄系統還包括一具有並列串列資料轉換功能及串列並列資料轉換功能之可編程邏輯器件，該可編程邏輯器件藉由並列介面與該控制晶片相連，且藉由串列介面與該待燒錄晶片相連。

本燒錄系統利用一可編程邏輯器件之並列串列資料轉換功能及串列並列資料轉換功能達到了快速燒錄貼裝於主機板上之晶片之目的。於燒錄過程中，根據需要將並列資料轉換成串列資料或將串列資料轉換成並列資料，由於并列傳輸方式之資料流程量較大而串列傳輸方式之速度較快且誤碼率低，使得本燒錄系統之燒錄速度較快，穩定性高。

請參閱第一圖，本發明較佳實施方式晶片燒錄系統用於燒錄貼裝於主機板上待燒錄之一第一晶片40及一第二晶片50，其包括一燒錄機10、一控制晶片20及一CPLD(Complex Programmable Logic Device，複雜可編程邏輯器件)30。

該燒錄機10存儲有與該第一晶片40及該第二晶片50對應之燒錄資料，該燒錄機10藉由雙向並列介面與該控制晶 片20相連。

該控制晶片20具有與該複雜可編程邏輯器件30相連之並列資料輸出介面22及並列資料输入介面24，該控制晶片20還具有一輸出資料傳輸控制信號LOWC(低電平有效)至該複雜可編程邏輯器件30之控制線、一輸出讀/寫控制信號R/W(高電平對應寫入資料、低電平對應讀出資料)至該複雜可編程邏輯器件30之控制線、一輸出片選信號CS1(高電平有效)至該複雜可編程邏輯器件30之控制線及一輸出片選信號CS0(高電平有效)至該複雜可編程邏輯器件30之控制線。

該複雜可編程邏輯器件30包括一並列資料输入介面32及一並列資料輸出介面34，該並列資料输入介面32與該控制晶片20之並列資料輸出介面22相連，該並列資料輸出介面34與該控制晶片20之並列資料输入介面24相連。該複雜可編程邏輯器件30包括兩組分別與該第一待燒錄晶片40及第二待燒錄晶片50相連之引腳，其中第一組引腳包括一輸出時鐘信號之引腳BSCK、一輸出串列燒錄資料之資料寫入引腳BSI(串列資料寫入介面)、一輸出片選信號之引腳BCE及一接收該第一晶片40之反饋資料之資料讀出引腳BSO(串列資料讀出介面)，該第一組引腳與該第一晶片40相連；該第二組引腳包括一輸出時鐘信號之引腳NSCK、一輸出串列燒錄資料之資料寫入引腳NSI(串列資料寫入介面)、一輸出片選信號之引腳NCE及一接收該第二晶片50之反饋資料之資料讀出引腳NDO(串列資料讀出介面)，該第二組引腳與該第二晶片50相連。

請參閱第二圖，本發明燒錄系統之資料發送流程為：燒錄機10將與該第一晶片40或第二晶片50相對應之燒錄資料藉由並列介面輸出至該控制晶片20；該控制晶片20收到燒錄資料後將燒錄資料並列輸出至該複雜可編程邏輯器件30；該複雜可編程邏輯器件30對燒錄資料進行並列串列資料轉換並將燒錄資料串列輸出至該第一晶片40或該第二晶片50。

請參閱第三圖，本發明燒錄系統資料接收流程為：該第一晶片40或該第二晶片50接收到燒錄資料後，將反饋資料串列回傳至該複雜可編程邏輯器件30；該複雜可編程邏輯器件30對收到之反饋資料進行串列並列轉換後將資料並列傳輸至該控制晶片20；該控制晶片20將收到之反饋資料並列輸出至該燒錄機10，藉由比較原燒錄資料及反饋資料判斷燒錄是否成功。

請參閱第四圖，第四圖係該複雜可編程邏輯器件30之原理圖，該複雜可編程邏輯器件30包括一並/串資料轉換模組301、一串/並資料轉換模組302，複數用於加快資料傳輸速度之緩衝暫存器303(303a、303b、303c、303d、303e、303f、303g、303h、303i、303j、303k，該等緩衝暫存器均具有一輸入端、一控制端及一輸出端)，兩個反向器304(304a、304b)，一晶振305及一與該晶振35相連之分頻器306。

該並/串資料轉換模組301之輸入端為與該並列資料输入介面32相連之並列介面，輸出端為與該緩衝暫存器303b之輸入端相連之串列介面，其可將接收到之並列資料轉換成串列資料藉由緩衝暫存器303輸出至該第一晶片40或第二晶片50。

該串/並轉換模組302之輸入端為與該緩衝暫存器303c之輸出端相連之串列介面，輸出端為與該並列資料輸出介面34相連之並列介面，其可將接收到之串列資料轉換成並列資料輸出至該控制晶片20。

該緩衝暫存器303a具有一引入該讀/寫控制信號R/W之輸入端、一引入該資料傳輸控制信號LOWC之控制端及一與該反向器304a之輸入端及該緩衝暫存器303b之控制端相連之輸出端。

該緩衝暫存器303b具有一與該並/串轉換模組301之輸出端相連之輸入端、一與該緩衝暫存器303a之輸出端相連之控制端及一同時與該緩衝暫存器303e及該緩衝暫存器303i之輸入端相連之輸出端。

該緩衝暫存器303c具有一同時與該緩衝暫存器303g及該緩衝暫存器303k輸出端相連之輸入端、一與該反向器304a之輸出端相連之控制端及一與該串/並轉換模組302之輸入端相連之輸出端。

該緩衝暫存器303d包括一與該分頻器306相連之輸入端、一與該反向器304b之輸出端相連之控制端及一輸出時鐘信號之輸出端BSCK。

該緩衝暫存器303e包括一與該緩衝暫存器303b之輸出端相連之輸入端、一與該反向器304b之輸出端相連之控制端及一輸出燒錄資料至該第一晶片40之輸出端BSI。

該緩衝暫存器303f包括一引入該片選信號CS1之輸入端、一與該反向器304b之輸出端相連之控制端及一輸出片選信號之輸出端BCE。

該緩衝暫存器303g包括一用以接收該第一晶片40輸出資料之輸入端、一與該反向器304b之輸出端相連之控制端及一與該緩衝暫存器303c之輸入端相連之輸出端。

該緩衝暫存器303h包括一與該分頻器306相連之輸入端、一引入CS0信號之控制端及一輸出時鐘信號之輸出端NSCK。

該緩衝暫存器303i包括一與該緩衝暫存器303b之輸出端相連之輸入端、一引入CS0信號之控制端及一輸出燒錄資料至該第二晶片50之輸出端NSI。

該緩衝暫存器303j包括一引入該片選信號CS1之輸入端、一引入CS0信號之控制端及一輸出片選信號之輸出端NCE。

該緩衝暫存器303k包括一用以接收該第二晶片50之反饋資料之輸入端、一引入CS0信號之控制端及一與該緩衝暫存器303c之輸入端相連之輸出端。

該反向器304a之輸入端與該緩衝暫存器303a之輸出端相連，輸出端與該緩衝暫存器303c之控制端相連。

該反向器304b之輸入端引入CS0信號，輸出端同時與該緩衝暫存器303d、緩衝暫存器303e、緩衝暫存器303f及緩衝暫存器303g之控制端相連。

該晶振305用於產生一時鐘信號SCK，該分頻器306用於對該時鐘信號SCK進行分頻以得到系統工作之適當頻率。

該並/串轉換模組301、緩衝暫存器303b及緩衝暫存器303e串接形成該第一燒錄晶片40之燒錄資料發送通道，該緩衝暫存器303g、緩衝暫存器303c及該串/並轉換模組302串接形成該第一燒錄晶片40之反饋資料接收通道。該並/串轉換模組301、緩衝暫存器303b及緩衝暫存器303i串接形成該第二燒錄晶片40之燒錄資料發送通道，該緩衝暫存器303k、緩衝暫存器303c及該串/並轉換模組302串接形成該第二燒錄晶片40之反饋資料傳輸通道。

當該資料傳輸控制信號LOWC信號為低電平時，該緩衝暫存器303a引入之讀/寫控制信號R/W可輸出至該緩衝暫存器303b或藉由反向器輸出至該緩衝暫存器303c，此時資料發送通道或者資料接收通道開通(相當於允許寫入資料或允許讀出資料指令)；當該資料傳輸控制信號LOWC為高電平時，該緩衝暫存器303a引入之讀/寫控制信號R/W停止輸出，此時燒錄資料發送通道及反饋資料接收通道均斷開(相當於既禁止寫入資料亦禁止讀出資料指令)。

該資料傳輸控制信號LOWC為低電平時且該R/W信號為高電平時，該緩衝暫存器303a輸出高電平至該緩衝暫存器 303b，輸出低電平至該緩衝暫存器303c(相當於允許寫入/禁止讀出資料指令)，此時該緩衝暫存器303b可將燒錄資料輸出至該緩衝暫存器303e或該緩衝暫存器303i，該緩衝暫存器303c停止傳輸反饋資料。該資料傳輸控制信號LOWC為低電平時且該R/W信號為低電平時，該緩衝暫存器303a輸出高電平至該緩衝暫存器303c，輸出低電平至該緩衝暫存器303b(相當於允許讀出/禁止寫入資料指令)，此時該緩衝暫存器303c可將該緩衝暫存器303g或該緩衝暫存器303k傳送來之反饋資料輸出至該串/並資料轉換模組302，該緩衝暫存器303b停止傳輸燒錄資料。

當該CS1信號為高電平時，該第一待燒錄晶片40及第二待燒錄晶片50被選中。

當該CS0信號為低電平時，第一組緩衝暫存器之控制端藉由反向器接該低電平，即該第一組緩衝暫存器接高電平，該第一緩衝暫存器均可正常輸出輸入端送來之信號；該第二組緩衝暫存器之控制端均直接接該低電平，第二組緩衝暫存器均停止輸出資料。當該CS0信號為高電平時，第一組緩衝暫存器之控制端藉由反向器接該高電平，即該第一組緩衝暫存器接低電平，該第一組緩衝暫存器均停止輸出信號；該第二組緩衝暫存器之控制端均直接接該高電平，第二組緩衝暫存器均可正常輸出輸入端送來之信號。

由上述可知，該燒錄系統發送或接收資料時，該資料傳輸控制信號LOWC信號為低電平，該CS1信號為高電平。於滿足上述資料發送與接收條件之前提下，該第一晶片40 對應之燒錄資料發送條件為：該R/W信號為高電平，該CS0信號為低電平；該第一晶片40之反饋資料接收條件為：該R/W信號為低電平，CS0信號為低電平。於滿足上述資料發送與接收條件之前提下，該第二晶片50對應之燒錄資料發送條件為：該R/W信號為高電平，該CS0信號為高電平；該第二片晶片50之反饋資料接收條件為：該R/W信號為低電平，該CS0信號為高電平。

其中該控制信號之有效電平亦可靈活設置成相反電平，此時燒錄系統之工作原理不變，僅係控制條件有所變換。

該複雜可編程邏輯器件30可採用Verilog HDL(Verilog Hardware Description Language，硬體描述語言)輸入法進行設計，利用EDA(Electronic Design Automatic，電子設計自動化)工具來實現將語言描述之電路轉換為實際之電路即可，開發成本低且方便快捷。另外，由於該串/並資料轉換模組301及該並/串資料轉換模組302同時集成於該複雜可編程邏輯器件30內，使得該複雜可編程邏輯器件30之資源利用率較高，進一步降低了成本。其中該複雜可編程邏輯器件30可為其他類型之可編程邏輯器件PLD，如現場可編程閘陣列FPGA、現場可編程互聯電路FPIC等。

綜上所述，本發明確已符合發明專利要求，爰依法提出專利申請。惟，以上所述者僅為本發明之較佳實施例，舉凡熟悉本發明技藝之人士，爰依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下之申請專利範圍內。

10‧‧‧燒錄機

20‧‧‧控制晶片

30‧‧‧CPLD

40‧‧‧第一晶片

50‧‧‧第二晶片

22,34‧‧‧並列資料輸出介面

24,32‧‧‧並列資料輸入介面

301‧‧‧並/串資料轉換模組

302‧‧‧串/並資料轉換模組

303‧‧‧緩衝暫存器

304‧‧‧反向器

230‧‧‧晶振

306‧‧‧分頻器

第一圖係本發明較佳實施方式晶片燒錄系統之組成原理圖。

第二圖係本發明較佳實施方式晶片燒錄系統燒錄資料發送流程圖。

第三圖係本發明較佳實施方式晶片燒錄系統反饋資料接收流程圖。

第四圖係第一圖中複雜可編程邏輯器件之原理圖。

10‧‧‧燒錄機

20‧‧‧控制晶片

30‧‧‧CPLD

40‧‧‧第一晶片

50‧‧‧第二晶片

22,34‧‧‧並列資料輸出介面

24,32‧‧‧並列資料輸入介面

Claims (9)

1. 一種晶片燒錄系統，用於燒錄貼裝於主機板上之待燒錄晶片，其包括一存有燒錄資料之燒錄機及一控制晶片，其中該燒錄機與該控制晶片之間藉由並列介面相連，該燒錄系統還包括一具有串列並列資料轉換功能及並列串列資料轉換功能之可編程邏輯器件，該可編程邏輯器件藉由並列介面與該控制晶片相連，且藉由串列介面與該待燒錄晶片相連，該控制晶片具有輸出讀/寫控制信號至該可編程邏輯器件之控制線及輸出片選信號至該可編程邏輯器件之控制線。
2. 如申請專利範圍第1項所述之晶片燒錄系統，其中該待燒錄晶片包括一第一晶片及一第二晶片，該可編程邏輯器件具有與該第一晶片相連之第一組引腳及與該第二晶片相連之第二組引腳，該第一組引腳及第二組引腳均包括一時鐘信號輸出引腳、一資料寫入引腳，一資料讀出引腳及一片選引腳。
3. 如申請專利範圍第2項所述之晶片燒錄系統，其中該可編程邏輯器件包括一資料發送通道，該資料發送通道之輸入端與該控制晶片藉由並列介面相連，輸出端與該第一晶片及該第二晶片藉由串列介面分別相連。
4. 如申請專利範圍第3項所述之晶片燒錄系統，其中該資料發送通道包括一具有並列資料輸入介面及串列資料輸出介面之一並/串資料轉換模組、一第一緩衝暫存器及一第二緩衝暫存器，該並列資料輸入介面與該控制晶片相連，該串列資料輸出介面同時與該第一緩衝暫存器及該第二緩衝 暫存器之輸入端相連，該第一緩衝暫存器之輸出端與該第一晶片相連，該第二緩衝暫存器之輸出端與該第二晶片相連。
5. 如申請專利範圍第4項所述之晶片燒錄系統，其中該第一緩衝暫存器具有一藉由反向器引入該片選信號之控制端，該第二緩衝暫存器具有一引入該片選信號之控制端。
6. 如申請專利範圍第3項所述之晶片燒錄系統，其中該可編程邏輯器件還包括一開通/斷開狀態與該資料發送通道相反之資料接收通道，該資料接收通道之輸入端與該第一晶片及該第二晶片藉由串列介面分別相連，輸出端與該控制晶片藉由並列介面相連。
7. 如申請專利範圍第6項所述之晶片燒錄系統，其中該資料接收通道包括一具有串列資料輸入介面及並列資料輸出介面之串/並資料轉換模組、一第三緩衝暫存器及一第四緩衝暫存器，該串/並資料轉換模組之並列資料輸出介面與該控制晶片之並列介面相連，該串/並轉換模組之串列資料輸入介面同時與該第三緩衝暫存器及該第四緩衝暫存器輸出端相連，該第三緩衝暫存器之輸入端與該第一晶片相連，該第四緩衝暫存器之輸入端與該第二晶片相連。
8. 如申請專利範圍第7項所述之晶片燒錄系統，其中該第三緩衝暫存器具有一藉由反向器引入該片選信號之控制端，該第四緩衝暫存器具有一引入該片選信號之控制端。
9. 如申請專利範圍第2項所述之晶片燒錄系統，還包括一晶振及一分頻器，該分頻器一端與該晶振相連，另一端與該第一晶片及第二晶片相連。