TWI387878B

TWI387878B - 輸出以邏輯區段為基礎的介面之非及快閃記憶體控制器

Info

Publication number: TWI387878B
Application number: TW96130794A
Authority: TW
Inventors: Menahem Lasser
Original assignee: Sandisk Il Ltd
Priority date: 2006-08-21
Filing date: 2007-08-20
Publication date: 2013-03-01
Also published as: KR20090054958A; TW200815991A; WO2008023368A2; WO2008023368A3

Description

輸出以邏輯區段為基礎的介面之非及快閃記憶體控制器

本發明係關於記憶體設備(諸如快閃記憶體設備)，且更特定言之，本發明係關於一種記憶體設備，其之控制器輸出一以邏輯區段為基礎之介面。

快閃記憶體設備久已為吾人所知。通常，一快閃記憶體內之每一單元儲存一個資訊位元。傳統上，儲存一位元之方式係支援單元之兩個狀態－一個狀態表示邏輯"0"且另一狀態表示邏輯"1"。在一快閃記憶體單元中，該兩個狀態係藉由使一浮動閘極位於單元之通道(該區域連接該單元之電晶體的源極元件與汲極元件)上方且具有針對儲存於此浮動閘極內之電荷量的兩個有效狀態來實施。通常，一個狀態係在浮動閘極中具有零電荷且為在被抹除後該單元之初始未寫入狀態(通常被界定為表示"1"狀態)且另一狀態係在浮動閘極中具有某一定量之負電荷(通常被界定為表示"0"狀態)。在該閘極中具有負電荷導致該單元之電晶體之臨限電壓(亦即，必須被施加至電晶體之控制閘極以便導致該電晶體導電的電壓)增加。現可藉由檢查該單元之臨限電壓來讀取所儲存之位元－若臨限電壓係處於較高狀態，則位元值係"0"，且若臨限電壓係處於較低狀態，則位元值係"1"。實際上，無需精確地讀取單元之臨限電壓－僅需正確地識別該單元當前處於該兩個狀態中之哪一狀態。為彼目的，與一處於該兩個狀態之間的中間處之參考電壓值進行比較，且因此判定單元之臨限電壓係低於還是高於此參考值就足夠了。

圖1A圖解展示了此係如何工作的。特定言之，圖1A展示了大量單元之臨限電壓之分布。因為在快閃設備中之單元在其特徵與性能方面並不完全相同(例如，由於雜質濃度之微小變化或矽結構之缺陷)，所以將相同程式化操作應用於所有該等單元並不會導致所有該等單元皆具有完全相同之臨限電壓。(注意，由於歷史原因，將資料寫入至一快閃記憶體通常被稱作"程式化"該快閃記憶體。術語"寫入"與"程式化"在本文中可互換使用)。實情為，臨限電壓以類似於圖1A中所示之方式而分布。儲存值"1"之單元通常具有一負臨限電壓，使得大多數單元具有一接近由圖1A之左峰值所示之值的臨限電壓，同時某些較小數目之單元具有較低或較高之臨限電壓。類似地，儲存值"0"之單元通常具有一正臨限電壓，使得大多數單元具有一接近由圖1A之右峰值所示之值的臨限電壓，同時某些較小數目之單元具有較低或較高之臨限電壓。

近年來，一新穎種類之快閃設備已出現在市場上，其使用一被習知稱為"多位準單元"或簡稱為MLC的技術。(此命名法會使人誤解，因為先前類型之快閃單元亦具有一個以上之位準：其具有兩個位準，如上文所描述。因此，在本文中將該兩種快閃單元稱作"單一位元單元"(SBC)及"多位元單元"(MBC))。由MBC快閃設備所帶來之改良係在每一單元中儲存兩個位元。(原則上，MBC亦包括每單元儲存兩個以上之位元。為簡化解釋，本文中強調兩位元狀況。然而，應理解，本發明同等適用於支援每單元兩個以上之位元的快閃記憶體設備)。為使單一單元儲存兩個資訊位元，該單元必須能夠處於四個不同狀態中之一者中。由於單元之"狀態"係由其臨限電壓來表示，所以清楚的是一MBC單元應支援其臨限電壓的四個不同有效範圍。圖1B展示了一典型MBC單元之臨限電壓分布。如所預期，圖1B具有四個峰值，每一峰值對應於該等狀態中之一者。對於SBC狀況而言，每一狀態實際上為一臨限電壓範圍且並非為一單一臨限電壓。當讀取單元之內容時，僅必須保證單元之臨限電壓所處的範圍被正確識別。要獲得一MBC快閃設備之一先前技術實例，見Harari之美國專利第5,434,825號，該專利為所有目的而以引用之方式併入本文，就如同完全陳述於本文中一般。

通常將快閃記憶體設備劃分為NOR設備及非及設備，該等名稱係得自個別記憶體單元在單元陣列內互連之方式。NOR設備為隨機存取設備－存取一NOR快閃設備之主機電腦可在設備之位址插腳上向該設備提供任何位址且在該設備之資料插腳上立即擷取儲存於彼位址中之資料。此非常類似於SRAM或EPROM記憶體的操作方式。另一方面，非及設備並非為隨機存取設備而是串行存取設備。不可以上文針對NOR所描述之方式來存取任何隨機位址，相反，主機必須將一位元組序列寫入至該設備中，該位元組序列識別所請求之命令之類型(例如，讀取、寫入、抹除等等)及待用於彼命令之位址。該位址識別一頁(可在單一操作中被寫入的快閃記憶體之最小塊)或一區塊(可在一單一操作中被抹除的快閃記憶體之最小塊)而非識別一單一位元組或字組。讀取及寫入命令序列確實包括單一位元組或字組之位址，但實際上非及快閃設備總是自記憶體單元讀取完整頁及將完整頁寫入至記憶體單元。在已將一資料頁自陣列讀取至一位於該設備內部之緩衝器中之後，主機可藉由使用一選通信號來連續時脈輸出資料位元組或字組而一個接一個地存取該等資料位元組或字組。

由於非及設備之非隨機存取性質，所以此等設備無法用於直接執行來自其快閃記憶體之代碼。此與支援直接代碼執行(通常被稱為"在適當位置執行"或"XIP")之NOR設備相反。因此，NOR設備係通常用於代碼儲存之設備。然而，非及設備具有使其非常有用於資料儲存之優勢。非及設備比具有相同位元容量之NOR設備便宜，或等效地，非及設備比相同成本之NOR設備提供多得多的儲存位元。又，非及設備之寫入及抹除效能比NOR設備之寫入及抹除效能快得多。此等優勢使得非及快閃記憶體技術成為用於儲存資料的首選技術。

一典型之SBC非及設備係提供2Gbit之儲存容量的TC58NVG1S3B(Toshiba Corporation,Tokyo,Japan)。一典型之MBC非及設備係提供4Gbit之儲存容量的TC58NVG2D4B(亦為Toshiba Corporation,Tokyo,Japan)。附加了兩個設備之資料表作為附錄A及附錄B。

如可自上述資料表所見，彼等兩種非及設備具有類似之介面。此等非及設備使用相同之電信號以用於協調在非及快閃設備與其主機設備之間的命令及資料轉移。彼等信號包括資料線及一些控制信號－ALE(位址鎖存啟用)、CLE(命令鎖存啟用)、WE\(寫入啟用)、RE\(讀取啟用)等等。SBC及MBC設備在其性能方面並不完全相同，寫入一MBC頁花費之時間比寫入一SBC頁花費之時間長得多。然而，用於兩個設備中之電信號及該兩個設備之功能性係相同的。此類型之介面協定在此項技術中被稱為"非及介面"協定。儘管該"非及介面"協定迄今未由一標準化組織來正式標準化，非及快閃設備之製造者仍皆遵循用於支援非及快閃功能性之基本子集的相同協定。完成此以使得在其電子產品內使用非及設備之顧客可使用來自任何製造者之非及設備而不必特製其硬體或軟體來與一特定廠商之設備一起操作。注意，甚至提供超出此基本功能性子集之額外功能性的非及廠商仍確保提供該基本功能性以便至少在某種程度上提供與由其他廠商所使用之協定的相容性。

本文中，術語"非及介面協定"(或簡言之"非及介面")意謂一在一起始設備與一回應設備之間的介面協定，即使該協定並不完全與所有時序參數相容、並不支援一抹除命令、並不完全與由非及設備所支援之其他命令相容或含有非及設備並不支援之額外命令，該介面協定仍通常遵循上文所描述之用於基本讀取及寫入操作的在一主機設備與一非及快閃設備之間的協定。換言之，術語"非及介面(協定)"係指代任何使用被轉移位元組序列(在功能性方面與當與Toshiba TC58NVG1S3B非及設備及Toshiba TC58NVG2D4B非及設備建立介面以進行讀取(操作碼00H)及寫入(操作碼80H)時所使用的位元組序列等效)且亦使用控制信號(在功能性方面與此等兩種非及設備之CLE、ALE、CE、WE及RE信號等效)的介面協定。

應注意，"非及介面協定"並非為對稱的。總是主機設備經由一非及介面而起始互動且快閃記憶體設備從未起始互動。

若一給定之設備(例如，控制器、快閃設備、主機設備等等)包括用於支援一非及介面協定(例如，用於使用該非及介面協定而與另一設備相互作用)所必要的元件(例如，硬體、軟體、韌體或其任何組合)，則將該設備稱為包含、包括或具有該"非及介面"。

由於非及介面協定並非為對稱的，所以本文中使用術語"主機型非及介面"及"快閃型非及介面"來區別一非及介面協定之兩個側。由於總是主機起始相互作用，所以若一給定之設備包括用於實施非及介面協定之主機側(亦即，用於呈現一非及主機並起始非及協定相互作用)所必要的硬體及/或韌體及/或軟體，則將該設備稱為具有一"主機型非及介面"或輸出一"主機型非及介面"或"支援"一"主機型非及介面"。類似地，由於快閃設備從未起始相互作用，所以若一給定之設備包括用於實施非及協定之快閃側(亦即，用於呈現一非及快閃設備)所必要的硬體及/或韌體及/或軟體，則將該設備稱為具有一"快閃型非及介面"或"輸出"一"快閃型非及介面"或"支援"一"快閃型非及介面"。

本文中，術語"主機設備"(或簡言之"主機")意謂任何具有處理能力且能夠與一快閃記憶體設備建立介面的設備。典型主機設備之實例包括個人電腦、PDA、行動電話、遊戲機等等。

通常，相對難以與非及設備建立介面及配合其操作。彼之一原因為用於存取非及設備之相對複雜(與NOR設備相比)的協定，如上文所描述。另一困難係在自非及設備讀取之資料中存在誤差(與可被假定為總是傳回正確資料之NOR設備相反)。非及設備之此固有之非可靠性要求使用誤差偵測碼(EDC)及誤差校正碼(ECC)。

SBC非及快閃設備之製造者通常建議使用者應用一能夠在每一具有512個資料位元組之頁中校正1個位元誤差的誤差校正碼。但MBC非及快閃設備之資料表通常建議應用一能夠在每一具有512個資料位元組之頁中校正4個位元誤差的ECC。對於大小為2048個位元組之頁(諸如在上文所提及之非及設備(通稱為"大型區塊設備")之狀況下)而言，建議係對於該頁之每一512個位元組部分應用誤差校正。本文中，術語"N位元ECC"係指代一能夠校正512個資料位元組中之N個位元誤差的ECC機制，而不管該512個位元組係一個頁之大小、小於一個頁還是大於一個頁。

由於非及設備之此等複雜性，所以慣例係使用一"非及控制器"以用於控制一非及設備在一電子系統中之使用。確實可直接藉由一主機設備來操作並使用一非及設備而無介入之非及控制器，且存在實際類似於此而操作之系統。然而，此架構遭受許多缺陷。首先，主機必須個別地操縱非及設備之控制信號中之每一者(例如，CLE或ALE)，此對於主機而言繁瑣且耗時。第二，對EDC及ECC之支援將一嚴重負擔強加於主機，必須針對被寫入之每一頁來計算同位位元，且必須藉由主機來執行誤差偵測計算(且有時亦執行誤差校正計算)。所有此使得此"無控制器"架構變得相對緩慢且無效率。

當使用非及設備時，使用一非及控制器顯著簡化了主機之任務。處理器使用一使用起來方便得多的協定(可在位址及資料之後發送一用於寫入一頁之請求作為一單一命令代碼，而不必為控制線及非及命令代碼之複雜編序而費心)而與該控制器相互作用。該控制器接著將主機－控制器協定轉換為等效之非及協定序列，同時主機可自由執行其他任務(或僅等待完成非及操作(若需要如此))。

在先前技術中關於非及控制器在系統內之位置存在若干選擇。圖2中展示了一第一方法。此處，一非及控制器114實體位於一主機設備110A之一主機處理器112A內。若將主機處理器112A實施為一單一晶粒，則將控制器114A併入於相同晶粒上。此為(例如)在某些由Dallas TX USA之Texas Instruments製造及出售之OMAP處理器中的狀況。在一使用此架構建置之系統中，主機處理器112A通常使用某一專有協定而與非及控制器114相互作用，因為該相互作用係在主機處理器112A之內部且使用一標準協定不存在益處。

圖3A至圖3B中展示了一第二先前技術方法。此處，一非及控制器116係一常駐於一主機110B之一主機處理器112B與一非及設備120A之間的獨立實體元件。此為(例如)在攜帶型USB快閃驅動器(UFD)(諸如由Milpitas CA USA之SanDisk Corporation製造及出售的DiskOnKey)中之狀況。在此UFD中，存在一非及控制器116，該非及控制器116被封裝於UFD內部且在一側上使用一設備側非及介面124而與非及設備120A相互作用並在另一側上(使用一使用USB協定之主機側USB介面122)與主機處理器112B相互作用。在一使用此架構建置之系統中，主機處理器112B通常使用一標準協定(諸如USB或ATA)而與非及控制器116相互作用，因為該相互作用係在處理器112B之外部且針對其他目的而使用業已由處理器112B所支援之標準協定可更為方便。

圖4中展示了一第三先前技術方法。此處，非及控制器118實體位於一非及設備120B內。可甚至將非及設備120B及控制器118實施於相同晶粒上。此為(例如)在某些由SanDisk Corporation製造及出售之MDOC儲存設備及由Suwon,South Korea之Samsung Electronics製造及出售之OneNAND設備中的狀況。在一使用此架構建置之系統中，主機處理器112B通常使用一標準協定(諸如USB)或半標準協定(如為MDOC及OneNAND設備中之狀況)而與非及控制器118相互作用。

可自上文推斷一先前技術單機非及控制器(其並未與非及設備或主機處理器整合)通常在其之主機側上具有一標準介面且在其之快閃記憶體設備側上具有一非及介面(如圖3B中)。實際上，吾人可在市場中發現輸出許多介面類型，USB、SD(安全數位)、MMC(多媒體卡)等等，之非及控制器。Lasser之美國專利申請案11/326,336(作為美國專利申請公開案第2007/0074093號而公開)揭示了一在兩個側上具有非及型介面的非及控制器。

另一由非及控制器所提供之功能係向主機輸出一邏輯位址空間而非一實體位址空間。快閃設備具有某些限制，其使得在實體位址位準下使用此等設備有點問題。在一快閃設備中，對該記憶體之一先前被寫入區域進行重寫而先前不抹除該區域(亦即，在快閃單元可再次被程式化之前，該等單元必須被抹除(例如，程式化至"1"))係不切實際的。僅可針對通常被稱為"抹除區塊"的相對較大之單元組(通常在當前市售非及設備中大小為16 Kbyte至128 Kbyte，且在NOR設備中具有更大之大小)來執行抹除。因此，更新單一位元組或甚至一為1千位元組之塊的內容需要"內務處理(housekeeping)"操作，必須首先將抹除區塊之不被更新的部分移至別處，使得此等部分在抹除期間將被保留，且接著將其移回適當位置。

此外，該設備之某些區塊為不可靠之"不良區塊"，使得應避免使用此等區塊。區塊由製造者在初始測試該設備時或由應用程式軟體在現場使用該設備期間偵測區塊之故障時被宣告為"不良區塊"。

為克服非及設備之此等限制，已引入了快閃檔案系統(FFS)。一種此FFS描述於Ban之美國專利第5,404,485號中，該專利以引用之方式併入本文，就如同完全陳述於本文中一般。一FFS在快閃設備上提供一資料儲存及操縱系統，其允許此等設備模擬磁碟。在現有技術中，應用程式或作業系統與一不使用實體位址而是使用邏輯位址(有時被稱為虛擬位址)之快閃儲存系統相互作用。在軟體應用程式與實體儲存系統之間存在一中間軟體層，其提供自邏輯位址至實體位址中之一映射。儘管軟體可將儲存系統視為具有一鄰接之不含缺陷之媒體(其可被隨機且無限制地讀取或寫入)，但實體定址機制在其位址範圍中具有"孔"(例如，歸因於不良區塊)，且在邏輯位址範圍中彼此鄰近之資料片段在實體位址範圍中可被極大地分離。執行上文所描述之映射的中間軟體層可為一執行於應用程式所執行於之相同CPU上的軟體驅動程式。或者，該中間軟體層可嵌入於一控制器內，該控制器控制儲存系統之快閃設備且在主機電腦存取儲存系統時充當該主機電腦之主CPU的介面。此為(例如)在抽取式記憶卡(諸如安全數位(SD)卡或多媒體卡(MMC))中之情形，其中該卡具有一執行一韌體程式之板上控制器，該韌體程式除其他功能外還實施此類型之映射。

通常將執行此等位址映射之軟體或韌體實施稱為"快閃管理系統"或"快閃檔案系統"。後一術語係一誤稱，因為該等實施不必支援"檔案"(在檔案用於作業系統或個人電腦中之意義上)，而是支援類似於彼等由硬碟軟體驅動器所輸出之區塊設備介面的區塊設備介面。儘管如此，仍通常使用術語"快閃檔案系統"，且"快閃檔案系統"與"快閃管理系統"在本文中可互換使用。

其他實施邏輯－實體位址映射之先前技術系統被描述於Ban之美國專利5,937,425及Lasser之美國專利6,591,330中，該等專利皆為所有目的而以引用之方式併入本文，就如同完全陳述於本文中一般。

若一與一儲存設備建立介面且存取該設備以用於讀取及/或寫入資料的主機電腦並不知道儲存該資料之實體位址，則將彼設備在本文中稱為輸出(或簡單地"具有")一邏輯介面。可將被寫入至一由主機提供之特定邏輯位址/自一由主機提供之特定邏輯位址讀取的資料儲存於該儲存設備內之任何實體位置中，但此事實係主機所不可見的。通常，一儲存設備具有一邏輯介面亦意謂主機將儲存設備看作具有一鄰接之"無孔"位址空間。

若一與一儲存設備建立介面且存取該設備以用於讀取及/或寫入資料的主機電腦知道儲存該資料之實體位址且當向該儲存設備發出命令時明確地引用此等實體位址，則將彼設備在本文中稱為輸出(或"具有")一實體介面。

更一般而言，如在一具有一邏輯介面之儲存設備的狀況中，若對應之經由其主機型非及介面而與一"具有"或"輸出"一快閃型非及介面之設備相互作用的主機設備並不知道實體位址而是僅知道邏輯位址，則將該設備在本文中稱為"具有"或"輸出"一"邏輯"快閃型非及介面。主機設備之對應之主機型介面在本文中稱為一"邏輯"主機型非及介面。類似地，如在一具有一實體介面之儲存設備的狀況中，若對應之主機設備知道實體位址，則一"具有"或"輸出"一快閃型非及介面之設備在本文中稱為"具有"或"輸出"一"實體"主機型非及介面。主機設備之對應之主機型介面在本文中稱為一"實體"主機型非及介面。注意，一個設備之一邏輯快閃型非及介面必須與另一設備之一邏輯主機型非及介面成對以使該兩個設備根據一非及協定而交換資料；且一個設備之一實體快閃型非及介面必須與另一設備之一實體主機型非及介面成對以使該兩個設備根據一非及協定而交換資料。

使用以上術語，可如下來分類先前技術非及快閃設備：A.向其主機輸出一並非一非及介面且為一邏輯介面之介面的設備。所有輸出USB、SD或MMC介面之設備皆在此類別內，因為彼等協定(皆使用非非及介面)需要使用邏輯位址。

B.向其主機輸出一為一邏輯介面之非及介面的設備。此為(例如)Lasser之US 11/326,336中所揭示之控制器。

C.向其主機輸出一為一實體介面之非及介面的設備。標準非及設備(諸如上文所提及之兩個Toshiba非及設備)係在此類別內。

存在必須處理之在與以非及為基礎之快閃記憶體設備建立介面方面之潛在複雜性的一進一步之問題。以頁來寫入非及設備。換言之，一頁係可被寫入至記憶體單元陣列中之最小資料塊。在過去，大多數非及快閃設備使用0.5 Kbyte(512個位元組)之頁。近來，大多數非及設備使用2 Kbyte之頁。另一方面，主機電腦之作業系統及執行於主機電腦上之應用程式通常以"區段"(大小為0.5 Kbyte)為單位來存取所儲存之資料。當使用具有0.5 Kbyte頁之非及設備時，在頁大小與區段大小之間存在一精確匹配，且預期不會發生困難。然而，當使用具有2 Kbyte之頁(或其他大於一區段之大小的頁大小)的非及設備時，將多個區段指派給一共同快閃頁，且此產生了一些複雜性，如下文將予以解釋。

Lasser之美國專利第6,760,805號解釋了當頁大小大於區段大小時與快閃管理系統相關聯之一些複雜性，且教示了用於解決此等問題之方法。美國專利6,760,805之方法處理快閃管理系統配置實體位址之方式，且其並非與由主機已知之邏輯位址直接相關。

輸出一非非及介面(諸如USB、SD或MMC)之儲存設備將區段用作其基本資料轉移單位。因此，當使用此等設備時，主機不必知道該設備內之實際頁大小且控制器處理所有轉換及映射。此係順理成章的，因為此等控制器業已處理邏輯－實體位址轉譯，且添加區段－頁映射係一自然擴展。當使用輸出一亦為實體介面之非及介面的儲存設備時，主機與記憶體設備之間的基本資料轉移單位係頁。若該頁大於一區段，則將資料區段映射及匹配至頁之重擔落在主機上。

吾人會期待當使用一具有一為邏輯介面之非及介面的儲存設備時，資料轉移單位將為一區段，因為使用邏輯定址暗示存在可簡單地添加有區段－頁映射之邏輯－實體位址轉譯。然而，情況並非如此，所有具有一為邏輯介面之非及介面的先前技術設備將頁而非區段用作其基本資料轉移單位。

此事實消除了將由於使用邏輯非及介面而獲得之大部分益處。此等介面之優勢及採用其之主要原因係簡化主機側上之存取軟體。由於邏輯介面處理不良區塊及快閃管理之其他難題，所以主機對記憶體設備之存取變得非常簡單，主機寫入一邏輯頁及讀取一邏輯頁。無需關注於頁之實體位置或必須執行以便具有足夠自由空間以用於額外寫入之廢料收集工作。但若一非及型邏輯介面將頁用作其基本資料轉移單位且頁大小不同於區段大小，則將丟失大部分此簡單性。

為瞭解為何會如此，請考慮在一主機必須將一具有若干0.5 Kbyte邏輯區段之流寫入至一輸出每一者為2 Kbyte之頁操作的設備時所發生之情況。讓吾人假定(作為一實例)具有邏輯位址0、1、2及3之區段將一個接一個地被寫入至儲存設備中。由於介面僅支援2 Kbyte頁操作，所以當寫入第0區段時，主機實際上導致2 Kbyte被移至單元之快閃陣列中。接著應寫入第1區段。但彼區段必須與第0區段一起被裝入於一共同頁中。因此主機必須讀回第0區段、合併兩個區段之資料及發送一含有兩個區段之資料的頁寫入命令。此對於第2區段繼續，且接著亦對於第3區段繼續。在每一狀況下，先前區段必須被讀出至主機，僅在由主機與新近獲得之區段組合之後才被再次寫入。此過程高度欠缺效率且如上文所陳述消除了首先具有一邏輯介面之主要優勢－根據一簡單存取模型來存取記憶體設備而使主機不必受快閃記憶體之實體實施細節(諸如頁大小)的干擾。

因此廣泛認識到需要且將為高度有利地具有一方便之用以甚至藉由區段大小不同於儲存設備之頁大小的一主機來存取一具有一邏輯非及介面之儲存設備的方式。

根據本發明，提供一用於一快閃記憶體設備之控制器，其包括：(a)一用於與非及快閃記憶體設備交換資料頁之主機型非及介面；及(b)一用於與該控制器之一主機交換資料區段之快閃型非及介面；其中該等資料頁具有一共同資料頁大小，且其中該等資料區段具有一不同於共同資料頁大小之共同資料區段大小。

根據本發明，提供一資料儲存系統，其包括：(a)一包括複數個實體頁之記憶體，該等實體頁具有一共同實體頁大小；及(b)用於輸出一快閃型非及介面之電路，該快閃型非及介面用於與資料儲存系統之一主機交換資料區段，其中該等資料區段具有一不同於實體頁大小之共同資料區段大小。

根據本發明，提供了一種儲存資料之方法，其包括以下步驟：(a)提供一包括複數個實體頁之記憶體，該等實體頁具有一共同實體頁大小；及(b)向一主機輸出一用於與該主機交換資料區段的快閃型非及介面，其中該等資料區段具有一不同於實體頁大小之共同資料區段大小。

本發明之用於控制一快閃記憶體設備之基本控制器包括一用於與該快閃記憶體設備交換資料頁的主機型非及介面及一用於與該控制器之一主機交換資料區段的快閃型非及介面。該等資料頁具有一共同資料頁大小，該等資料區段具有一共同資料區段大小，且該共同資料區段大小不同於共同資料頁大小。本文中將一資料頁之"大小"理解為一資料頁中之位元之數目。本文中將一資料區段之"大小"理解為一資料區段中之位元之數目。舉例而言，使用長度為8個位元之位元組，一512位元組區段之大小為4096個位元且一2 Kbyte頁之大小為16,384個位元。較佳地，共同資料區段大小小於共同資料頁大小。

較佳地，主機型非及介面係一實體介面且快閃型非及介面係一邏輯介面。

較佳地，控制器亦包括至少一主機側介面。注意，一"主機側"介面並非與一"主機型"介面相同。舉例而言，下文圖5A展示了一具有兩個主機側介面之控制器，該等主機側介面中之一者係一快閃型介面。

較佳地，控制器亦包括一或多個功能模組，諸如一誤差校正模組、一加密模組及/或一位址映射模組。

本發明之一種類型之資料儲存系統包括本發明之控制器及該控制器所控制之快閃記憶體設備。較佳地，該快閃記憶體設備係一非及快閃記憶體設備。

用於製造控制器及快閃記憶體設備之選擇包括：在不同的各別晶粒上製造控制器及快閃記憶體設備，在此狀況下，主機型非及介面係一晶粒間介面；及在一共同晶粒上製造控制器及快閃記憶體設備。若在不同晶粒上製造控制器及快閃記憶體設備，則封裝選擇包括：將該控制器及該快閃記憶體設備兩者封裝於相同之多晶片封裝中；將該控制器封裝於一控制器封裝中，而將該快閃記憶體設備封裝於一獨立之記憶體設備封裝中；將該控制器封裝於一控制器封裝中，而將該快閃記憶體設備晶粒直接安裝於一印刷電路板上；將該快閃記憶體設備封裝於一記憶體設備封裝中，而將該控制器晶粒直接安裝於一印刷電路板上；及將該控制器晶粒及該快閃記憶體設備晶粒直接安裝於一印刷電路板上。

本發明之一種類型之資料處理系統包括此資料儲存系統及其主機。

本發明之另一基本資料儲存系統包括一包括複數個實體頁之記憶體，該等實體頁皆具有一共同實體頁大小。此基本資料儲存系統亦包括用於輸出一快閃型非及介面之電路，該快閃型非及介面用於與該資料儲存系統之一主機交換資料區段。該等資料區段具有一不同於記憶體之頁之共同實體頁大小的共同資料區段大小。本文中將一實體頁之"大小"理解為可儲存於一實體頁中之位元之最大數目。舉例而言，使用長度為8個位元之位元組，一2 Kbyte實體頁之大小為16,384個位元。較佳地，共同資料區段大小小於共同實體頁大小。

較佳地，快閃型非及介面係一邏輯介面。

較佳地，每一頁包括複數個快閃單元。最佳地，該等快閃單元係非及快閃單元。

用於製造電路及記憶體之選擇包括在不同的各別晶粒上製造電路及記憶體以及在一共同晶粒上製造電路及記憶體。若在不同晶粒上製造電路及記憶體，則封裝選擇包括：將電路及記憶體兩者封裝於相同之多晶片封裝中；將電路封裝於一電路封裝中，而將記憶體封裝於一獨立之記憶體封裝中；將電路封裝於一電路封裝中，而將該記憶體晶粒直接安裝於一印刷電路板上；將該記憶體封裝於一記憶體封裝中，而將電路晶粒直接安裝於一印刷電路板上；及將電路晶粒及記憶體晶粒兩者直接安裝於一印刷電路板上。

本發明之另一資料處理系統包括此資料儲存系統及此資料儲存系統之主機。

本發明之用於儲存資料的基本方法包括提供一包括複數個實體頁(其皆具有一共同實體頁大小)之記憶體的步驟及向一主機輸出一用於與該主機交換資料區段之快閃型非及介面的步驟。該等資料區段具有一不同於記憶體之頁之共同實體頁大小的共同資料區段大小。較佳地，共同資料區段大小小於共同實體頁大小。

較佳地，每一實體頁具有一各別之實體位址範圍且每一資料區段具有一各別之邏輯區段位址。藉由若干步驟而將資料寫入至記憶體，該等步驟包括：自主機接收一或多個資料區段以寫入至記憶體；將每一接收之資料區段之邏輯區段位址映射至一對應之實體位址中；及將該(等)資料區段寫入至一或多個實體頁中，該(等)實體頁在其各別之實體位址範圍中具有映射有該(等)邏輯區段位址的該(等)實體位址。藉由若干步驟而自記憶體讀取資料，該等步驟包括：自主機接收一用以自記憶體讀取一或多個資料區段的命令；將每一資料區段之邏輯區段位址映射至一對應之實體位址中；及自一或多個實體頁讀取該(等)資料區段，該(等)實體頁在其各別之實體位址範圍中具有映射有該(等)邏輯區段位址的該(等)實體位址。

可參看圖式及隨附說明來更好地理解根據本發明經由一非及介面來存取一記憶體設備的原理及操作。

現將依據特定例示性實施例來描述本發明。將理解，本發明並不限於下文所描述之例示性實施例。亦應理解，並不需要所描述之該等控制器、包括控制器之系統及讀取方法以及資料中的每一特徵來實施如附加之申請專利範圍中之任何特定一請求項中所主張的本發明。描述了設備之各種元件及特徵以使得能完全實現本發明。亦應理解，貫穿此揭示內容，在展示或描述一過程或方法之處，可以任何次序或同時執行該方法之步驟，除非自上下文可瞭解一步驟視另一首先執行之步驟而定。

本發明之控制器係一向主機側輸出一邏輯非及介面之非及控制器，即使由該控制器控制的非及設備之實體頁具有不同於區段大小的大小，該邏輯非及介面仍支援將區段作為資料轉移單位。本發明之控制器處理如由主機所見之邏輯區段至如由非及設備所見之實體頁的映射。

本文中將一"非及快閃記憶體設備"界定為電子電路，該電子電路包括複數個非及快閃記憶體單元及任何必需之用於將資料儲存於該等非及快閃記憶體單元內的控制電路(例如，用於提供一快閃型介面之電路)。應注意，"非及快閃記憶體設備"不必具有其專用外殼，且可與另一"設備"(諸如一控制器)一起而常駐於一單一外殼內。在本發明之某些實施例中，"非及快閃記憶體設備"直接安裝於一印刷電路板上而無任何介入封裝。

再次參看該等圖式，圖5A係根據本發明之某些實施例之控制器130的示意性方塊圖。控制器130包括一用於建立介面至一非及快閃設備之快閃記憶體設備側非及介面142。快閃記憶體設備側非及介面142係一主機型非及介面(亦即，經調適以經由非及介面而起始相互作用，且將一主機設備呈現給一非及快閃設備)。

控制器130亦包括一用於建立介面至一支援一非及介面協定之主機的主機側非及介面144。主機側非及介面144係一快閃記憶體型非及介面(亦即，控制器130經調適以向主機呈現一非及快閃記憶體儲存設備)。該控制器可視情況包括一或多個額外主機側介面146，該(等)主機側介面146用於使用非非及介面(諸如USB或MMC介面)而將該控制器建立介面至主機。

如圖5A中所示，控制器130進一步包括一ECC模組132，該ECC模組132用於偵測及校正經由設備側介面142而自非及設備擷取之資料中的所有或一些誤差。ECC模組132可包括硬體、軟體、韌體或其任何組合。ECC模組132可校正所有誤差，在該狀況下，非及控制器130向主機輸出一不含誤差之非及設備。或者，ECC模組132可僅校正在經由快閃記憶體設備側非及介面142而自非及設備擷取之資料中所發現的一些誤差。

非及控制器130亦包括一或多個用於提供其他功能性(諸如加密功能性或將自主機接收之邏輯快閃位址映射至被發送至快閃設備之實體快閃位址的位址映射)之模組134(例如，包括硬體、軟體、韌體或其任何組合)。由於控制器130輸出一邏輯介面，所以控制器130必須至少包括邏輯－實體位址轉譯之功能性。其他功能性係可選的。

圖5B係一包括圖5A中所描述之外部非及控制器130(亦即，一與主機設備分離之控制器)之例示性系統的示意性方塊圖。經由設備側非及介面142，外部非及控制器130與圖2及圖3A之非及快閃設備120A建立介面。經由主機側非及介面144，非及控制器130與圖2之主機設備110A建立介面。

本發明之一創新特徵係控制器130使用資料區段而與主機110A相互作用。主機110A將區段寫入至控制器130且自控制器130讀取區段(在兩種狀況下皆使用邏輯位址)。另一方面，控制器130使用資料頁而與非及快閃記憶體設備120A相互作用，其中頁具有不同於區段之大小。

圖6A展示了圖5A中所描述之例示性系統之例示性晶粒組態。因此，非及控制器130包括製造於一控制器晶粒131上之電子電路135，而非及快閃設備120A包括製造於一快閃晶粒133上之電子電路137。控制器晶粒131及快閃晶粒133係不同、獨立晶粒。

應注意，在如圖5A中所說明之非及控制器130內的元件(亦即，ECC模組132、快閃型非及介面144、主機型非及介面142及146)係至少部分地藉由常駐於控制器晶粒131上之控制器電子電路135來實施。

控制器電子電路135與快閃電子電路137之間的介面142係一"晶粒間"介面。如本文中所使用，一"晶粒間介面"(例如，一晶粒間非及介面)經操作以在常駐於不同晶粒上的電子電路之兩個不同單元之間建立介面(例如，提供必需之用於使電子電路之不同單元(例如)使用一或多個特定協定而彼此通信的實體及邏輯基礎架構)。因此，晶粒間介面142包括必需之用於在常駐於獨立晶粒130及133上的電子電路之兩個不同單元135與137之間建立介面的實體元件(襯墊、輸出及輸入驅動器等等)。

根據本發明之某些實施例，一晶粒間介面在製造於兩個被封裝於一共同封裝中之不同晶粒上的電子電路之間建立介面。此實例被說明於圖6B中，其中非及控制器130及非及快閃設備120A兩者常駐於一共同多晶片封裝139內。

或者，該晶粒間介面在製造於兩個被封裝於不同封裝中之不同晶粒(例如，其中每一晶粒被封裝於其自己的封裝中)上的電子電路之間建立介面。此實例被說明圖6C中，該圖展示了常駐於獨立的各別封裝141及143中的非及控制器130及非及快閃設備120A。非及控制器130常駐於控制器封裝141內，而非及快閃設備120A常駐於快閃封裝143內。因此，如圖6C中所說明，介面142係一"封裝間介面"。

該等晶粒常駐於一共同封裝中(例如，如圖6B中所示)及該等晶粒常駐於獨立封裝中(例如，如圖6C中所示)的實施例並非所有可能之組態。

因此，或者，在某些實施例中，晶粒間介面在製造於兩個不同晶粒上之電子電路之間建立介面，其中此等晶粒中之一者或兩者根本不具有封裝。舉例而言，在許多應用中，由於需要節約空間，所以將記憶體晶粒提供(例如，安裝(例如，直接安裝))於板上而根本不進行封裝。因此，在一實例中，應注意，在新一代用於電話之記憶卡中，通常將記憶體晶粒安裝於板上而根本不進行封裝。如本文中所使用，將"直接安裝"於一印刷電路板上之晶粒安裝於印刷電路板上而不首先進行封裝。此等實施例被說明於圖6D、6E及6F中。圖6D展示了被封裝於控制器封裝141中之非及控制器130(如圖6C中)及直接安裝於一印刷電路板145上之非及快閃設備120A。圖6E展示了被封裝於快閃封裝143中之非及快閃設備120A(如圖6C中)及直接安裝於一印刷電路板147上之非及控制器130。圖6F展示了皆被直接安裝於一共同印刷電路板149上的非及控制器130及非及快閃設備120A。

儘管通常情況為將一輸出一邏輯介面之非及控制器實施於一與該控制器所控制之非及設備分離之晶粒上，但此對於本發明而言並不重要。因此，當將非及設備及非及控制器實施於一共同單一晶粒上時，本發明亦為可適用的。圖6G展示了非及控制器130及非及快閃設備120A皆被製造於一共同晶粒151上。

圖7係一種方法之流程圖，藉由該方法，主機110A(亦即，一在該設備內包括一非及控制器114之主機)經由外部非及控制器130而將資料(例如，一資料區段)寫入至非及儲存設備120A。如圖7中所示，主機110A向外部控制器130發出(區塊410)一寫入命令(例如，一使用非及介面協定而發出之寫入命令，其包括命令位元組、位址位元組及資料位元組，其中該命令定址一邏輯區段)。

非及控制器130接收由主機110A所發出之邏輯區段寫入命令(例如，經由主機側非及介面144)。在接收該寫入命令之後，控制器130計算(區塊420)將儲存區段資料之一實體頁數目。若需要，控制器130可自非及設備120A讀取先前所儲存之區段且將此等區段之資料與新近接收之區段之資料合併，因此產生將被寫入至所計算之實體頁中的資料。控制器130接著向非及設備120A發出(區塊430)一實體頁寫入命令(例如，經由快閃記憶體設備側介面142)。再次，根據非及介面協定而發出該命令，其包括命令位元組、位址位元組及資料位元組。在區塊440中，非及快閃儲存設備120A將其所接收之資料位元組儲存至規定之實體頁之非揮發性記憶體單元中，因此實現主機110A之請求。

圖8係一種方法之流程圖，藉由該方法，主機110A(亦即，一在該設備內包括一非及控制器114之主機)經由外部非及控制器130而自非及儲存設備120A讀取資料(例如，一資料區段)。主機110A向外部控制器130發出(區塊510)一讀取命令(例如，一使用非及介面協定而發出之讀取命令，包括命令位元組及位址位元組，其中該命令定址一邏輯區段)。

外部非及控制器130接收由主機110A所發出之邏輯區段讀取命令(例如，經由主機側非及介面144)。在接收該讀取命令之後，外部控制器130向非及設備120A發出(區塊520)一實體頁讀取命令(例如，經由設備側非及介面142)。再次，根據非及介面協定而發出命令，包括命令位元組及位址位元組。藉由控制器130根據由主機110A在區塊510中所提供之邏輯區段位址且根據由控制器130所維護之映射表來計算被嵌入於該命令中之實體頁位址。在區塊530中，非及快閃儲存設備120A自其非揮發性單元陣列擷取所請求之實體頁資料。在區塊540中，將資料位元組發送至外部非及控制器130。藉由一系列由控制器130所產生之讀取選通而根據非及介面協定來完成此發送，其中每一讀取選通按順序將一個位元組或一個字組(視所使用之非及介面寬度是8個位元還是16個位元而定)讀取至控制器130中。控制器130可讀取實體頁之所有資料，或控制器130可選擇性地僅讀取彼等對應於所請求之邏輯區段的資料位元組。在區塊550中，外部非及控制器130自實體頁資料提取邏輯區段資料。此僅在控制器130在區塊540中讀取實體頁之所有資料時才有必要。在區塊560中，經由主機側非及介面144而將邏輯區段之所提取之資料位元組發送至主機110A。藉由一系列由主機110A所產生之讀取選通而根據非及介面協定再次執行發送。主機110A現具有主機110A最初儲存至快閃記憶體中的邏輯區段之相同資料位元組。

可以以下方式中之任一者來建構一併入有一快閃記憶體設備及一控制器且併入有本發明之方法的快閃記憶體儲存系統：a.記憶體系統僅接受操縱邏輯區段之命令，且不接受操縱邏輯頁之命令。

b.記憶體系統接受操縱邏輯區段之命令及操縱邏輯頁之命令兩者。一模式改變命令在兩種模式(一種模式用於一類型之命令)之間切換該系統。

c.記憶體系統接受操縱邏輯區段之命令及操縱邏輯頁之命令兩者。該等模式中之一者為預設模式，且在一命令前之前置項指示應將該命令解譯為非預設模式之命令。

d.記憶體系統接受操縱邏輯區段之命令及操縱邏輯頁之命令兩者。一在供電時被施加至系統之接觸插腳中之一者的電信號選擇該兩種模式中之一者。舉例而言，選擇插腳處之"1"位準指示應將所有命令理解為以區段為基礎之命令，而選擇插腳處之"0"位準指示應將所有命令理解為以頁為基礎之命令。

e.記憶體系統接受操縱邏輯區段之命令及操縱邏輯頁之命令兩者。一在執行時間被施加至系統之接觸插腳中之一者的電信號選擇該兩種模式中之一者。舉例而言，選擇插腳處之"1"位準指示應將所有在當前時間執行之命令理解為以區段為基礎之命令，而選擇插腳處之"0"位準指示應將所有在當前時間執行之命令理解為以頁為基礎之命令。

對於在一系統中支援以區段為基礎之命令及以頁為基礎之命令兩者的所有以上實施而言，一寫入命令中所提供之資料的量視該寫入命令為一頁命令還是一區段命令而定。換言之，在一以頁為基礎之寫入命令包括(例如)發送2 Kbyte之資料時，一以區段為基礎之寫入命令包括(例如)僅發送0.5 Kbyte。類似地，主機可在一讀取命令中擷取之資料的量亦視該讀取命令為一頁命令還是一區段命令而定。

在所有類型之邏輯介面中，不管邏輯介面是以區段為基礎還是以頁為基礎，唯一由主機提供至儲存系統之資料係使用者資料。換言之，當儲存一邏輯區段時，由主機發送恰好512個位元組。此與實體非及介面相反，其中一些額外資料位元組有時由主機提供並被儲存於一"額外"或"備用"區域中。此等位元組可含有通常用於快閃管理演算法之控制資訊。由於邏輯介面將快閃管理之重擔交給記憶體系統，所以主機被免除彼任務且無需處理控制資訊。

以區段為基礎之命令的結構可與以頁為基礎之命令的結構相同。可使用相同之用於讀取及寫入命令的操作碼(分別為操作碼00H及80H)。提供於一以區段為基礎之命令內的邏輯區段位址對應於提供於一以頁為基礎之命令內的頁位址。一以區段為基礎之命令亦可允許將該區段內之一特定位元組規定為一開始點，此類似於一以頁為基礎之非及命令允許規定此開始點之方式。然而，此係可選的，且一系統可如此實施使得僅寫入及讀取完整區段。

現可見，即使當一非及設備之實體頁在大小方面不同於主機電腦之作業系統之區段，本發明仍允許吾人受益於一邏輯非及介面。

在本文中及附加之申請專利範圍中的描述中，使用動詞"包含"、"包括"及"具有"以及其之動詞變化形式中之每一者來指示該動詞之一或多個賓語不必為該動詞之一或多個主語的構件、組件、元件或部件之一完整清單。

本發明已使用對其實施例之詳細描述而加以描述，借助於實例而提供該等詳細描述且其並不意欲限制本發明之範疇。所描述之實施例包括不同特徵，在本發明之所有實施例中並不需要所有該等特徵。本發明之一些實施例僅利用一些該等特徵或該等特徵之一些可能組合。熟習此項技術者將不難想起所描述之本發明之實施例及包括在所描述之實施例中所提及之特徵之不同組合的本發明之實施例的變化。

110A．．．主機設備

110B．．．主機

112A．．．主機處理器

112B．．．主機處理器

114．．．非及控制器

116．．．非及控制器

118．．．非及控制器

120A．．．非及快閃設備

120B．．．非及設備

122．．．主機側USB介面

124．．．設備側非及介面

130．．．控制器

131．．．控制器晶粒

132．．．ECC模組

133．．．快閃晶粒

134．．．模組

135．．．電子電路

137．．．快閃電子電路

139．．．多晶片封裝

141．．．控制器封裝

142．．．快閃記憶體設備側介面/主機側非及介面

143．．．快閃封裝

144．．．快閃型非及介面/主機側非及介面

145．．．印刷電路板

146．．．主機側介面

147．．．印刷電路板

149．．．共同印刷電路板

151．．．共同晶粒

圖1A說明了以1位元模式而被程式化的快閃單元之臨限電壓分布；圖1B說明了以2位元模式而被程式化的快閃單元之臨限電壓分布；圖2係一先前技術資料處理系統之高階示意性方塊圖，其中一快閃記憶體設備之一控制器被包括於該快閃記憶體設備之一主機中；圖3A及圖3B係一先前技術資料處理系統之高階示意性方塊圖，其中一快閃記憶體設備之一控制器獨立於該快閃記憶體設備之一主機及該快閃記憶體設備兩者；圖4係一先前技術資料處理系統之一高階示意性方塊圖，其中一快閃記憶體設備之一控制器被包括於該快閃記憶體設備中；圖5A係本發明之控制器之一高階示意性方塊圖；圖5B係一包括圖5A之控制器之資料處理系統的高階示意性方塊圖；圖6A至6G說明了用於封裝圖5B之資料處理系統之組件的各種選擇；圖7係根據本發明將資料寫入至一記憶體之流程圖；圖8係根據本發明自一記憶體讀取資料之方法的流程圖。

130．．．控制器

132．．．ECC模組

134．．．模組

142．．．快閃記憶體設備側非及介面/主機側非及介面

144．．．快閃型非及介面/主機側非及介面

146．．．主機側介面

Claims

一種用於一快閃記憶體設備之控制器，其包含：(a)一主機型非及介面，其用於與該快閃記憶體設備交換資料頁；及(b)一快閃型非及介面，其用於與該控制器之一主機交換資料區段；其中該等資料頁具有一共同資料頁大小，且其中該等資料區段具有一不同於該共同資料頁大小之共同資料區段大小，其中該主機型非及介面係一實體介面且該快閃型非及介面係一邏輯介面。
如請求項1之控制器，其中該共同資料區段大小小於該共同資料頁大小。
如請求項1之控制器，其進一步包含：(c)至少一其他主機側介面。
如請求項1之控制器，其進一步包含：(c)一誤差校正模組。
如請求項1之控制器，其進一步包含：(c)一加密模組。
如請求項1之控制器，其進一步包含：(c)一位址映射模組。
一種資料儲存系統，其包含：(a)如請求項1之控制器；及(b)如請求項1之快閃記憶體設備。
如請求項7之資料儲存系統，其中該快閃記憶體設備係一非及快閃記憶體設備。
如請求項7之資料儲存系統，其中該控制器及該快閃記憶體設備被製造於不同的各別晶粒上且其中該主機型非及介面係一晶粒間介面。
如請求項9之資料儲存系統，其進一步包含：(c)一多晶片封裝，該控制器及該快閃記憶體設備封裝於其中。
如請求項9之資料儲存系統，其進一步包含：(c)一用於封裝該控制器之控制器封裝。
如請求項11之資料儲存系統，其進一步包含：(d)一獨立於該控制器封裝之用於封裝該快閃記憶體設備的記憶體設備封裝。
如請求項11之資料儲存系統，其進一步包含：(d)其上直接安裝有該晶粒之一印刷電路板，該快閃記憶體設備被製造於該晶粒上。
如請求項9之資料儲存系統，其進一步包含：(c)一用於封裝該快閃記憶體設備之記憶體設備封裝。
如請求項14之資料儲存系統，其進一步包含：(d)其上直接安裝有該晶粒之一印刷電路板，該控制器被製造於該晶粒上。
如請求項9之資料儲存系統，其進一步包含：(c)其上直接安裝有該晶粒之一印刷電路板。
如請求項7之資料儲存系統，其中該控制器及該快閃記憶體設備被製造於一共同晶粒上。
一種資料處理系統，其包含：(a)如請求項7之資料儲存系統；及(b)如請求項7之資料儲存系統之一主機。
一種資料儲存系統，其包含：(a)一包括複數個實體頁之記憶體，該等實體頁具有一共同實體頁大小；及(b)用於輸出一快閃型非及介面之電路，該快閃型非及介面用於與該資料儲存系統之一主機交換資料區段，其中該等資料區段具有一不同於該實體頁大小之共同資料區段大小，其中該快閃型非及介面係一邏輯介面。
如請求項19之資料儲存系統，其中該共同資料區段大小小於該共同實體頁大小。
如請求項19之資料儲存系統，其中每一該頁包括複數個快閃單元。
如請求項21之資料儲存系統，其中該等快閃單元係非及快閃單元。
如請求項19之資料儲存系統，其中該記憶體及該電路被製造於獨立的各別晶粒上。
如請求項23之資料儲存系統，其進一步包含：(c)一多晶片封裝，該記憶體及該電路封裝於其中。
如請求項23之資料儲存系統，其進一步包含：(c)一用於封裝該電路之電路封裝。
如請求項25之資料儲存系統，其進一步包含：(d)一獨立於該電路封裝之用於封裝該記憶體的記憶體封裝。
如請求項25之資料儲存系統，其進一步包含：(d)其上直接安裝有該晶粒之一印刷電路板，該記憶體被製造於該晶粒上。
如請求項23之資料儲存系統，其進一步包含：(c)一用於封裝該記憶體之記憶體封裝。
如請求項28之資料儲存系統，其進一步包含：(d)其上直接安裝有該晶粒之一印刷電路板，該電路被製造於該晶粒上。
如請求項23之資料儲存系統，其進一步包含：(c)其上直接安裝有該晶粒之一印刷電路板。
如請求項19之資料儲存系統，其中該記憶體及該電路被製造於一共同晶粒上。
一種資料處理系統，其包含：(a)如請求項19之資料儲存系統；及(b)如請求項19之資料儲存系統之一主機。
一種儲存資料之方法，其包含以下步驟：(a)提供一包括複數個實體頁之記憶體，該等實體頁具有一共同實體頁大小；及(b)向一主機輸出一用於與該主機交換資料區段之快閃型非及介面，其中該等資料區段具有一不同於該實體頁大小之共同資料區段大小，其中每一該實體頁具有一各別之實體位址範圍；且其中每一該資料區段具有一各別之邏輯區段位址； (c)自該主機接收至少一個該資料區段以寫入至該記憶體；(d)將每一該至少一資料區段之該邏輯區段位址映射至一對應之該實體位址；及(e)將該至少一資料區段寫入至至少一個該實體頁，該至少一個實體頁在其該各別之實體位址範圍中具有已映射有該至少一個邏輯區段位址的該至少一個實體位址。
如請求項33之方法，其中該共同資料區段大小小於該共同實體頁大小。
如請求項33之方法，該方法進一步包括以下步驟：(f)自該主機接收一用以自該記憶體讀取至少一個該資料區段的命令；(g)將每一該至少一個資料區段之該邏輯區段位址映射至一對應之該實體位址中；及(h)自至少一個該實體頁讀取該至少一個資料區段，該至少一個實體頁在其該各別之實體位址範圍中具有已映射有該至少一個邏輯區段位址的該至少一個實體位址。