TWI387074B - 晶粒堆疊結構及其形成方法 - Google Patents

Description

晶粒堆疊結構及其形成方法

本發明係有關於一種半導體之封裝結構及方法，特別是有關於一種晶粒堆疊結構及封裝方法。

半導體的技術已經發展的相當的迅速，因此微型化的半導體晶粒(Dice)必須具有多樣化的功能的需求，使得半導體晶粒必須要在很小的區域中配置更多的輸入/輸出墊(I/O pads)，因而使得金屬接腳(pins)的密度也快速的提高了。因此，早期的導線架封裝技術已經不適合高密度之金屬接腳；故發展出一種球陣列(Ball Grid Array：BGA)的封裝技術，球陣列封裝除了有比導線架封裝更高密度之優點外，其錫球也比較不容易損害與變形。

隨著3C產品的流行，例如：行動電話(Cell Phone)、個人數位助理(PDA)或是iPod等，都必須要將許多複雜的系統晶片放入一個非常小的空間中，因此為解決此一問題，一種稱為「晶圓級封裝(wafer level package；WLP)」之封裝技術已經發展出來，其可以在切割晶圓成為一顆顆的晶粒之前，就先對晶圓進行封裝。美國專利公告第5,323,051號專利即揭露了這種「晶圓級封裝」技術。然而，這種「晶圓級封裝」技術隨著晶粒主動面上的焊墊(pads)數目的增加，使得焊墊(pads)之間距過小，除了會導致訊號耦合或訊號干擾的問題外，也會因為焊墊間距過小而造成封裝之可靠度降低等問題。因此，當晶粒再更進一步的縮小後，使得前述的封裝技術都無法滿足。

為解決此一問題，美國專利公告第7,196,408號已揭露了一種將完成半導體製程之晶圓，經過測試及切割後，將測試結果為良好的晶粒(good die)重新放置於另一個基板之上，然後再進行封裝製程，如此，使得這些被重新放置的晶粒間具有較寬的間距，故可以將晶粒上的焊墊適當的分配，例如使用向外延伸(fan out)技術，因此可以有效解決因間距過小，除了會導致訊號耦合或訊號 干擾的問題。

然而，為使半導體晶片能夠有較小及較薄的封裝結構，在進行晶圓切割前，會先對晶圓進行薄化處理，例如以背磨(backside lapping)方式將晶圓薄化至2~20mil，然後再切割成一顆顆的晶粒。此一經過薄化處理之晶粒，經過重新配置在另一基板上，再以注模方式將複數個晶粒形成一封裝體；由於晶粒很薄，使得封裝體也是非常的薄，故當封裝體脫離基板之後，封裝體本身的應力會使得封裝體產生翹曲，增加後續進行切割製程的困難。

另外，在晶圓切割之後，重新配置在另一個載板時，由於新的載板的尺寸較原來的尺寸為大，因此在後續植球製程中，會無法對準，其封裝結構可靠度降低。

此外，在整個封裝的過程中，還會產生植球時，製造設備會對晶粒產生局部過大的壓力，而可能損傷晶粒的問題；同時，也可能因為植球的材料造成與晶粒上的焊墊間之電阻值變大，而影響晶粒之性能等問題。

有鑒於發明背景中所述之植球對準以及封裝體翹曲的問題，本發明提供一種晶粒重新配置及封裝之方法。

本發明之另一主要目的在提供一種在晶粒重新配置之封裝方法，係將不同尺寸大小及功能之晶粒重新配置在一載板上之封裝方法。

此外，本發明還有一主要目的在提供一種晶粒重新配置之封裝方法，其可以將12吋晶圓所切割出來的晶粒重新配置於晶片容置架上，如此可以有效運用8吋晶圓之即有之封裝設備，而無需重新設立12吋晶圓之封裝設備，可以降低12吋晶圓之封裝成本。

本發明之再一主要目的在提供一種晶粒重新配置之封裝方法，使得進行封裝的晶片都是”已知是功能正常之晶片”(Known good die)，可以節省封裝材料， 故也可以降低製程之成本。

根據以上所述，本發明揭露一種晶粒之封裝方法，包含：提供一載板，具有正面及背面；形成封裝體在載板之正面上，且具有複數個貫穿孔在封裝體內以曝露出載板之部份正面；貼附晶粒在載板上，係將晶粒之主動面朝上，且晶粒之背面藉由黏著層貼附在載板之已曝露之正面上；形成圖案化之第一保護層在封裝體及在晶粒之部份主動面上，且曝露出晶粒之主動面之複數個焊墊及曝露出複數個貫穿孔；形成金屬層覆蓋在部份圖案化之第一保護層上且填滿複數個貫穿孔，並與晶粒之主動面上之複數個焊墊形成電性連接；形成圖案化之第二保護層在圖案化之第一保護層上且覆蓋部份金屬層以曝露出金屬層之部份表面；形成複數個圖案化之UBM層在已曝露之金屬層之部份表面上，且與金屬層形成電性連接；形成複數個導電元件，係將複數個導電元件藉由複數個圖案化之UBM層與金屬層形成電性連接；及移除載板，以形成一晶粒封裝結構。

本發明又揭露一種晶粒之封裝結構，包括：晶粒，其主動面上配置有複數個焊墊及背面具有黏著層；封裝體，係環覆晶粒之四個面以曝露出晶粒之主動面之複數個焊墊且具有複數個貫穿孔在封裝體內；圖案化之第一保護層，係形成在封裝體之部份表面及部份晶粒之主動面上，且曝露出晶粒之主動面之複數個焊墊及複數個貫穿孔；金屬層，係覆蓋於圖案化之第一保護層之部份表面且與晶粒之主動面上之複數個焊墊形成電性連接且填滿複數個貫穿孔；圖案化之第二保護層，係覆蓋於圖案化之第一保護層及部份金屬層上且曝露出金屬層之部份表面；複數個圖案化之UBM層，係形成在已曝露之金屬層之部份表面及圖案化之第二保護層之部份表面上，且與金屬層形成電性連接；及複數個導電元件，形成在複數個圖案化之UBM層上且藉由複數個圖案化之UBM層與金屬層形成電性連接。

本發明另揭露一種晶粒封裝之堆疊結構，包含：複數個晶粒，每一個晶粒之主動面上均配置複數個焊墊及每一個晶粒之背面具有黏著層；封裝體，係環覆每一個晶粒並曝露出每一個晶粒之主動面之複數個焊墊且具有複數個貫穿孔在 封裝體內；圖案化之第一保護層，係形成在封裝體之部份表面及每一個晶粒之部份主動面上，且曝露出每一個晶粒之主動面之複數個焊墊；金屬層，係覆蓋在圖案化之第一保護層之部份表面及每一個晶粒之主動面上之複數焊墊以形成電性連接，且填滿複數個貫穿孔，其中貫穿封裝體之金屬層之兩端分別形成第一導電端點及第二導電端點；圖案化之第二保護層，係覆蓋於圖案化之第一保護層及部份金屬層上且曝露出金屬層之部份表面；複數個圖案化之UBM層，係形成在已曝露之金屬層之部份表面及圖案化之第二保護層之部份表面上，且與金屬層形成電性連接；複數個導電元件，形成在複數個圖案化之UBM層上且藉由複數個圖案化之UBM層與金屬層形成電性連接；及晶粒堆疊結構，係將第一晶粒上之複數個第二導電端點電性連接至第二晶粒之複數個導電元件上。

根據以上所述之封裝結構，本發明揭露一種多晶粒之封裝方法，包含：提供載板，具有正面及背面；形成封裝體在載板之正面上，且具有複數個貫穿孔在封裝體內以曝露出載板之部份正面；貼附複數個晶粒在載板上，係將每一個晶粒之背面藉由黏著層貼附在載板之已曝露之正面上；形成圖案化之第一保護層在封裝體及在複數個晶粒之部份主動面上，且曝露出複數個晶粒之主動面之複數個焊墊及曝露出複數個貫穿孔；形成金屬層覆蓋在部份圖案化之第一保護層且填滿複數個貫穿孔，並與晶粒之主動面上之複數個焊墊形成電性連接；形成圖案化之第二保護層在圖案化之第一保護層上且覆蓋部份金屬層以曝露出金屬層之部份表面；形成複數個圖案化之UBM層在已曝露之金屬層之部份表面上，且與金屬層電性連接；形成複數個導電元件，係將複數個導電元件藉由複數個圖案化之UBM層與金屬層形成電性連接；移除該載板，以形成一多晶粒封裝結構。

本發明再揭露一種多晶粒之封裝結構，包含：複數個晶粒，每一個晶粒之主動面上具有複數個焊墊且每一個晶粒之背面具有黏著層；封裝體，係環覆每一個晶粒並曝露出每一個晶粒之主動面之複數個焊墊且具有複數個貫穿孔在封裝體內；圖案化之第一保護層，係形成在封裝體之部份表面及每一個晶粒之部 份主動面上，且曝露出每一個晶粒之該主動面之複數個焊墊；金屬層，係覆蓋在圖案化之第一保護層之部份表面及每一個晶粒之主動面上之複數個焊墊以形成電性連接，且填滿複數個貫穿孔，其中貫穿封裝體之金屬層之兩端分別形成第一導電端點及第二導電端點；圖案化之第二保護層，係覆蓋於圖案化之第一保護層及部份金屬層上且曝露出金屬層之部份表面；複數個圖案化之UBM層，係形成在已曝露之金屬層之部份表面及圖案化之第二保護層之部份表面上，且與金屬層形成電性連接；複數個導電元件，形成在複數個圖案化之UBM層上且藉由複數個圖案化之UBM層與金屬層形成電性連接，以形成第一晶粒封裝結構；及多晶粒堆疊結構，係將與第一封裝結構具有相同一結構之第二封裝結構之複數個導電元件與電性連接至第一晶粒之複數個第一導電端點上。

為使對本發明的目的、構造、特徵、及其功能有進一步的瞭解，茲配合實施例詳細說明如下。

本發明在此所探討的方向為一種晶粒重新配置之封裝方法，將複數個晶粒重新配置於具有封裝體之載板上，然後進行封裝的方法。為了能徹底地瞭解本發明，將在下列的描述中提出詳盡的步驟及其組成。顯然地，本發明的施行並未限定晶片堆疊的方式之技藝者所熟習的特殊細節。另一方面，眾所周知的晶片形成方式以及晶片薄化等後段製程之詳細步驟並未描述於細節中，以避免造成本發明不必要之限制。然而，對於本發明的較佳實施例，則會詳細描述如下，然而除了這些詳細描述之外，本發明還可以廣泛地施行在其他的實施例中，且本發明的範圍不受限定，其以之後的專利範圍為準。

在現代的半導體封裝製程中，均是將一個已經完成前段製程(Front End Process)之晶圓(wafer)先進行薄化處理(Thinning Process)，例如將晶片的厚度研磨至2~20 mil之間；然後，進行晶圓的切割(sawing process)以形成一顆顆的晶粒；然後，使用取放裝置(pick and place)將一顆顆的晶粒逐一放置於另 一個載板上。很明顯地，載板上的晶粒間隔區域比晶粒大，因此，可以使得這些被重新放置的晶粒間具有較寬的間距，故可以將晶粒上的焊墊適當的分配。

首先，係提供一晶圓(未在圖中表示)且在晶圓上配置有複數個晶粒(未在圖中表示)，在此，每一個晶粒上具有複數個焊墊(未在圖中表示)。接著，第1圖係表示提供一載板10其具有一正面11及一背面13，在本實施例中載板10之材料可以是玻璃、石英、陶瓷或是電路板。接著，第2圖係表示在載板上形成封裝體之截面示意圖。在第2圖中，係將一封裝體20形成在載板10上，且在封裝體20內具有複數個貫穿孔202及204以曝露載板10之部份表面11。在本實施中，在載板10上形成封裝體20之步驟包括：先塗佈一高分子材料(未在圖中表示)在載板10之正面11上，並且使用一個具有複數個凸出肋(未在圖中表示)的模具裝置(未在圖中表示)將高分子材料壓合。在此，模具裝置上的複數個凸出肋彼此之間的間隔可以相同也可以不同，其目的是為了與高分子材料壓合之後，形成複數個高寬比不同的貫穿孔204。

此外，高分子材料也可以選擇使用注模方式(molding process)形成在載板10上。同樣地，將一個具有複數個凸出肋的模具裝置壓合在具有高分子材料之載板10上，接著，再將高分子材料，例如環氧樹脂模封材料(Epoxy Molding Compound；EMC)，注入具有複數個凸出肋的模具裝置與載板10的空間中，使得高分子材料形成於載板10上。

接著，在完成高分子材料的程序後，可以選擇性地對高分子材料進行一烘烤程序，以使高分子材料固化。再接著，進行脫模程序，將具有複數個凸出肋的模具裝置與固化後的高分子材料分離以形成由複數個凸出肋所形成之複數個貫穿孔202及204之封裝體20，其中，複數個貫穿孔202及204係曝露出載板10之部份正面11，且貫穿孔202之高寬比大於貫穿孔204之高寬比，因此，在後續製程中貫穿孔202可以做為晶粒置放區，用以置放晶粒(未在圖中表示)；以及貫穿孔204係用以形成複數個導電柱(未在圖中表示)做為後續製程中晶粒堆疊之連接元件。

接著，使用切割刀(未顯示於圖中)在封裝體20的表面上形成複數條切割道210，同樣如第2圖所示。在此實施例中，每一切割道210的深度為0.5~1密爾(mil)，而切割道210之寬度則為5至25微米。在一較佳實施例中，此切割道210可以是相互垂直交錯，並且可以作為實際切割晶粒時的參考線。

接著，第3圖係表示將複數個晶粒置放在具有封裝體之載板上之示意圖。首先，係將先前之晶圓切割成複數顆晶粒30，然後將每一顆晶粒30的主動面朝上；接著，使用取放裝置(未於圖中顯示)由主動面將每一顆晶粒30吸起並且將每一顆晶粒30之背面置放在已曝露出之載板10之部份正面11上；由於，每一顆晶粒30的主動面上均配置有複數個焊墊302，因此，取放裝置可以直接辨識出每一顆晶粒30其主動面上的每一個焊墊302的位置；當取放裝置要將晶粒30放置於載板10上時，可以再藉由載板10上的位置，將每一顆晶粒30精確地放置於載板10之已曝露的正面11上，且藉由封裝體20環覆於每一顆晶粒30之四個面。因此，當複數個晶粒30重新配置在載板10上時，就可以將晶粒30準確地放置於載板10上；另外，藉由封裝體20上由複數個貫穿孔202曝露之載板10正面11所構成之晶粒配置區來重新置放複數個晶粒30，可以由在晶粒配置區的相對位置來提高晶粒重新配置時的準確性。

此外，在本實施例中，在每一顆晶粒30之背面上更包含一層黏著層40，其目的是當每一顆晶粒30置放在已曝露之載板10之正面11(晶粒容置區)上時，可以使每一顆晶粒30的背面藉由黏著層40固接在已曝露之載板10之正面11上，此黏著層40之材料為具有彈性之黏著材料，例如：矽橡膠(silicone rubber)、矽樹脂(silicone resin)、彈性PU、多孔PU、丙烯酸橡膠(acrylic rubber)或是晶粒切割膠。

接著，第4圖係表示複數個圖案化之第一保護層形成在封裝體上之截面示意圖。如第4圖所示，複數個圖案化之第一保護層的形成方法包括：先將第一保護層(未在圖中表示)覆蓋在封裝體20以及每一顆晶粒30上；接著，再利用半導體製程，形成第一圖案化之光阻層(未在圖中表示)在第一保護層上；接下來，進 行蝕刻步驟，移除部份的第一保護層以形成圖案化之第一保護層502在封裝體20上，並且曝露出每一顆晶粒30之主動面上的複數個焊墊302及複數個貫穿孔204。在此實施例中，第一保護層之材料為錫膏(paste)或是二階段熱固性膠材(B-stage)。

緊接著，在確定每一顆晶粒30的複數個焊墊302的位置之後，即可使用傳統的重佈線製程(Redistribution Layer；RDL)於每一顆晶粒30所曝露之複數個焊墊302上，形成複數個扇出之圖案化之金屬線段602，其中每一個圖案化之金屬線段602之一端與每一顆晶粒30之主動面上之複數個焊墊302電性連接，及部份複數條圖案化之金屬線段602之另一端係以扇出方式形成在圖案化之第一保護層502上，且同時填滿複數個貫穿孔204以形成導電柱610。在此，複數個圖案化之金屬線段602的形成步驟包括：先形成一金屬層60在圖案化之第一保護層502上且覆蓋所曝露之焊墊302及填滿複數個貫穿孔204以形成複數個導電柱610，如第5圖所示；接著，執行半導體製程，形成另一圖案化之光阻層(未在圖中表示)在金屬層60上；蝕刻以移除部份金屬層60，以形成複數個扇出之圖案化之金屬線段602，其中部份圖案化之金屬線段602之一端電性連接複數個晶粒30之主動面之複數個焊墊302，部份複數個圖案化之金屬線段602之另一端係以扇出方式形成在圖案化之第一保護層502上，如第6圖所示。

接著，係利用半導體製程，於複數個扇出之圖案化之金屬線段602上形成第二保護層70，以覆蓋每一顆晶粒30之主動面及每一個扇出之圖案化之金屬線段602，如第7圖所示；接著，同樣利用半導體製程，在第二保護層70上並且對應於每一個圖案化之金屬線段602之向每一個晶粒30之主動面外側延伸的表面上，形成複數個開口704；其中，在複數個圖案化之第二保護層702上形成複數個開口704以曝露出每一個扇出之圖案化之金屬線段602之表面的步驟包含：利用半導體製程，先形成一圖案化之光阻層(未在圖中表示)在第二保護層70上方；接著，蝕刻以移除部份第二保護層70，以形成一圖案化之第二保護層702，且形成複數個開口704以曝露出每一個扇出之圖案化之金屬線段602之另一端 之一表面，如第8圖所示。在此，第二保護層之材料同樣可以是錫膏(paste)或是二階段熱固性膠材(B-stage)。

接著，第9圖，係表示在已曝露之每一個扇出之圖案化之金屬線段之另一端之表面上形成複數個圖案化之UBM層之截面示意圖。如第9圖所示，係在曝露出之每一個扇出之圖案化之金屬線段602之另一端之表面上，以濺鍍(sputtering)的方式形成一UBM層(未在圖中表示)；接著，利用半導體製程，在UBM層上形成一圖案化之光阻層(未在圖中表示)，然後，利用蝕刻以移除部份UBM層，以形成複數條圖案化之UBM層802在曝露出之每一個扇出之圖案化之金屬線段602之表面上，且與複數個圖案化之金屬線段602電性連接；在本實施例中的UBM層802的材料可以是Ti/Ni或是Ti/W。

最後，再於每一個圖案化之UBM層802上形成複數個導電元件90，以便作為晶粒30對外電性連接之接點；其中，此導電元件90可以是金屬凸塊(metal bump)或是錫球(solder ball)；且可藉由複數個圖案化之UBM層802與複數條圖案化之金屬線段602電性連接，如第10圖所示。然後，移除載板10之後即可對封裝體進行最後的切割。在本實施例中，以單一晶粒做為切割單位，以形成一顆顆完成封裝製程之晶粒，如第11圖所示。

接著，於第12圖中，係表示晶粒堆疊之封裝結構之示意圖。在本實施例中，係將已完成封裝、且各自獨立之晶粒30上下堆疊，其堆疊方式係藉由上層已完成封裝之晶粒30之導電柱610之導電端點610A與下層已完成封裝之晶粒的導電元件90形成電性連接，以形成一堆疊結構。其中，在上層已完成封裝之晶粒30之導電柱610之導電端點610A與下層已完成封裝之晶粒之導電元件90之間更包含一連接焊墊92。

接著，第13圖係表示由複數個不同功能及尺寸之晶粒所構成之系統級封裝(System-In-Package；SIP)之俯視圖。在此，這些晶粒係為不同尺寸及功能之晶粒，其至少包含微處理裝置(microprocessor means)30A、記憶體裝置(memory means)30B或是記憶體控制裝置(memory controller means)30C；其中每一個晶粒 30A、30B、30C之主動面上具有複數個焊墊302A、302B、302C，且在每一晶粒30A、30B、30C的焊墊302A、302B、302C上形成複數條金屬線段602，以串聯或是並聯的方式電性連接相鄰之晶粒30A、30B、30C並與導電元件90電性連接。

第14圖至第21圖係表示形成系統級封裝結構之各步驟流程圖。第14圖係表示將不同尺寸及功能之晶粒置放在具有封裝體之載板上之示意圖。如第14圖所示，同樣地，係先在載板10上形成具有複數個不同高寬比之貫穿孔之封裝體20，在此具有複數個不同高寬比之貫穿孔之封裝體20之形成方法之前所陳述的方法相同，在此不再多加贅述，要說明的是，封裝體20內的貫穿孔204的大小係對應於要設置在載板10上的晶粒30A、30B、30C大小。接著，與先前陳述相同，係將具有不同功能之晶圓進行切割，以形成複數個具有不同尺寸及功能之晶粒30A、30B、30C，然後將每一顆不同功能之晶粒30A、30B、30C之主動面朝上；接著，使用取放裝置(未在圖中顯示)由主動面分別將每一顆不同功能及尺寸之晶粒30A、30B、30C吸起，並且將每一顆不同功能之晶粒30A、30B、30C之背面置放在已曝露出之載板10之部份正面11上；由於，每一顆不同功能之晶粒30A、30B、30C的主動面上均配置有複數個焊墊302A、302B、302C，因此，取放裝置可以直接辨識出每一顆晶粒30A、30B、30C其主動面上的每一個焊墊302A、302B、302C的位置；當取放裝置要將每一顆不同功能之晶粒30A、30B、30C放置於載板10上時，可以再藉由載板10上的位置，將每一顆不同功能之晶粒30A、30B、30C精確地放置於載板10之已曝露的正面11上。因此，當複數個具有不同功能之晶粒30A、30B、30C重新配置在載板10上時，就可以將每一顆不同功能之晶粒30A、30B、30C準確地放置於載板10上；另外，藉由封裝體20上由複數個貫穿孔曝露之載板10正面11所構成之晶粒配置區來重新置放複數個不同功能之晶粒30，可以由在晶粒配置區的相對位置來提高晶粒重新配置時的準確性。

此外，在本實施例中，在每一顆不同功能之晶粒30A、30B、30C之一背面 上更包含一黏著層40，其目的是當每一顆不同功能之晶粒30A、30B、30C置放至已曝露之載板10之正面11上時，可以使每一顆不同功能之晶粒30A、30B、30C的背面固接於已曝露之載板10之正面11上。在此實施例中，黏著層40之材料為具有彈性之黏著材料，其可以是矽橡膠(silicone rubber)、矽樹脂(silicone resin)、彈性PU、多孔PU、丙烯酸橡膠(acrylic rubber)或是晶粒切割膠。

接著，第15圖係表示複數個圖案化之第一保護層形成在封裝體上之示意圖。其形成方法包括：先將第一保護層(未在圖中表示)形成在封裝體20以及每一顆不同功能之晶粒30A、30B、30C上；接著，再利用半導體製程，形成一圖案化之光阻層(未在圖中表示)在第一保護層上；接下來，蝕刻以移除部份第一保護層以形成圖案化之第一保護層502在封裝體20上，並且曝露出每一顆不同功能之晶粒30A、30B、30C之主動面上的複數個焊墊302A、302B、302C，及曝露出複數個貫穿孔204。在此，第一保護層之材料可以是錫膏(paste)、二階段熱固式膠材(B-stage)或是polyimide。

緊接著，在確定每一顆不同功能之晶粒30A、30B、30C的複數個焊墊302A、302B、302C的位置之後，即可使用傳統的重佈線製程(Redistribution Layer；RDL)於每一顆不同功能之晶粒30A、30B、30C所曝露之複數個焊墊302A、302B、302C上，形成複數個扇出之圖案化之金屬線段602，其中每一個圖案化之金屬線段602之一端與每一顆不同功能之晶粒30A、30B、30C之主動面上之複數個焊墊302A、302B、302C電性連接，及部份複數條圖案化之金屬線段602之另一端係以扇出方式形成在圖案化之第一保護層502上，且同時填滿複數個貫穿孔204以形成複數個導電柱610。在此，複數個圖案化之金屬線段602的形成步驟包括：先形成一金屬層60在圖案化之第一保護層502上，且覆蓋所曝露之焊墊302及填滿複數個貫穿孔204，以形成複數個導電柱610，如第16圖所示；接著，執行半導體製程，形成另一圖案化之光阻層(未在圖中表示)在金屬層60上；蝕刻以移除部份金屬層60，以形成複數個扇出之圖案化之金屬線段602，其中部份圖案化之金屬線段602之一端電性連接每一顆不同功能之晶粒30A、 30B、30C之主動面之複數個焊墊302A、302B、302C，部份複數個圖案化之金屬線段602之另一端係以扇出方式，形成在圖案化之第一保護層502上，如第17圖所示。

接著，係利用半導體製程，於複數個扇出之圖案化之金屬線段602上形成第二保護層70，以覆蓋每一顆不同功能之晶粒30A、30B、30C之主動面及每一個扇出之圖案化之金屬線段602，如第18圖所示；接著，同樣利用半導體製程，在第二保護層70上並且對應於每一個圖案化之金屬線段602之向每一顆不同功能之晶粒30A、30B、30C之主動面外側延伸的表面上，形成複數個開口704；其中，在複數個圖案化之第二保護層702上形成複數個開口704以曝露出每一個扇出之圖案化之金屬線段602之表面的步驟包含：利用半導體製程，先形成一圖案化之光阻層(未在圖中表示)在第二保護層70上方；接著，蝕刻以移除部份第二保護層70，以形成一圖案化之第二保護層702，形成複數個開口704以曝露出每一個扇出之圖案化之金屬線段602之另一端之一表面，如第19圖所示。在此，第二保護層之材料可以是錫膏(paste)、二階段熱固性膠材(B-stage)或是polyimide。

接著，第20圖，係表示在曝露出之每一個扇出之圖案化之金屬線段之另一端之表面上形成複數個圖案化之UBM層之示意圖。如第20圖所示，係在曝露出之每一個扇出之圖案化之金屬線段602之另一端之表面上，以濺鍍(sputtering)的方式形成一UBM層(未在圖中表示)；接著，利用半導體製程，在UBM層上形成一圖案化之光阻層(未在圖中表示)，然後，利用蝕刻以移除部份UBM層，以形成複數條圖案化之UBM層802在曝露出之每一個扇出之圖案化之金屬線段602之表面上，且與複數個圖案化之金屬線段602電性連接；在本實施例中的UBM層802的材料可以是Ti/Ni或是Ti/W。

最後，再於每一個圖案化之UBM層802上形成複數個導電元件90，以便作為每一顆不同功能之晶粒30A、30B、30C對外電性連接之接點；其中，此導電元件90可以是金屬凸塊(metal bump)或是錫球(solder ball)；且可藉由複數個圖 案化之UBM層802與複數個圖案化之金屬線段602形成電性連接。最後，將載板10移除，即可以完成多晶粒之封裝結構，如第21圖所示。

雖然本發明以前述之較佳實施例揭露如上，然其並非用以限定本發明，任何熟習相像技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。

10‧‧‧載板

20‧‧‧封裝體

11‧‧‧正面

13‧‧‧背面

202、204‧‧‧貫穿孔

210‧‧‧切割道

30、30A、30B、30C‧‧‧晶粒

302、302A、302B、302C‧‧‧焊墊

40‧‧‧黏著層

502‧‧‧第一保護層

60‧‧‧金屬層

602‧‧‧圖案化之金屬線段

610‧‧‧導電柱

610A‧‧‧導電端點

70‧‧‧第二保護層

702‧‧‧圖案化之第二保護層

704‧‧‧開口

802‧‧‧圖案化之UBM層

90‧‧‧導電元件

92‧‧‧連接焊墊

第1圖表示根據本發明所揭露之技術，係表示一載板之截面示意圖；第2圖係根據本發明所揭露之技術，表示在載板上形成封裝體之截面示意圖；第3圖係根據本發明所揭露之技術，表示將複數個晶粒置放在具有封裝體之載板上之截面示意圖；第4圖係根據本發明所揭露之技術，表示複數個圖案化之第一保護層形成在封裝體上之截面示意圖；第5圖係根據本發明所揭露之技術，表示金屬層形成在第一保護層及複數個焊墊上以及同時形成複數個導電柱之截面示意圖；第6圖係根據本發明所揭露之技術，表示複數個圖案化之金屬線段形成在封裝體及複數個晶粒之焊墊上之截面示意圖；第7圖係根據本發明所揭露之技術，表示第二保護層形成在複數個圖案化之金屬線段上之截面示意圖；第8圖係根據本發明所揭露之技術，表示複數個圖案化之第二保護層形成在複數個圖案化之金屬線段上之截面示意圖；第9圖係根據本發明所揭露之技術，表示在已曝露之每一個扇出之圖案化 之金屬線段之另一端之表面上形成複數個圖案化之UBM層之截面示意圖；第10圖係根據本發明所揭露之技術，表示複數個導電元件形成在複數個圖案化之UBM層上之截面示意圖；第11圖係根據本發明所揭露之技術，係表示完成封裝之單一晶粒封裝結構之截面示意圖；第12圖係根據本發明所揭露之技術，係表示晶粒堆疊之封裝結構之截面示意圖；第13圖係根據本發明所揭露之技術，表示由複數個不同功能及尺寸之晶粒所構成之系統級封裝(System-In-Package；SIP)之俯視圖；第14圖係根據本發明所揭露之技術，表示將不同尺寸及功能之晶粒置放在具有封裝體之載板上之截面示意圖；第15圖係根據本發明所揭露之技術，表示複數個圖案化之第一保護層形成在封裝體上之截面示意圖；第16圖係根據本發明所揭露之技術，表示金屬層形成在複數個圖案化之第一保護層上之截面示意圖；第17圖係根據本發明所揭露之技術，表示複數個圖案化之金屬線段形成在複數個圖案化之第一保護層上之截面示意圖；第18圖係根據本發明所揭露之技術，表示第二保護層形成在複數個圖案化之金屬線段上之截面示意圖；第19圖係根據本發明所揭露之技術，表示複數個圖案化之第二保護層形成在複數個圖案化之金屬線段上之截面示意圖；第20圖係根據本發明所揭露之技術，表示在已曝露之每一個扇出之圖案化之金屬線段之另一端之表面上形成複數個圖案化之UBM層之截面示意圖；及 第21圖係根據本發明所揭露之技術，表示複數個導電元件形成在複數個圖案化之UBM層上，完成封裝之多晶粒封裝結構之截面示意圖。

30‧‧‧晶粒

40‧‧‧黏著層

502‧‧‧第一保護層

610‧‧‧導電柱

610A‧‧‧導電端點

602‧‧‧圖案化之金屬線段

702‧‧‧圖案化之第二保護層

802‧‧‧圖案化之UBM層

90‧‧‧導電元件

Claims (49)

1. 一種晶粒之封裝方法，包含：提供一載板，具有一正面及一背面；形成一封裝體在該載板之該正面上，且具有複數個貫穿孔在該封裝體內以曝露出該載板之部份正面；貼附一晶粒在該載板上，係將該晶粒之一主動面朝上，且該晶粒之一背面藉由一黏著層貼附在該載板之已曝露之該正面上；形成一圖案化之第一保護層在該封裝體及在該晶粒之部份主動面上，且曝露出該晶粒之該主動面之該些焊墊及曝露出該些貫穿孔；形成一金屬層覆蓋在部份該圖案化之第一保護層上且填滿該些貫穿孔，並與該晶粒之該主動面上之該些焊墊形成電性連接；形成一圖案化之第二保護層在該圖案化之第一保護層上且覆蓋部份該金屬層以曝露出該金屬層之部份表面；形成複數個圖案化之UBM層在已曝露之該金屬層之該部份表面上，且與該金屬層形成電性連接；形成複數個導電元件，係將該些導電元件藉由該些圖案化之UBM層與該金屬層形成電性連接；及移除該載板，以形成一晶粒封裝結構。
2. 如申請專利範圍第1項之封裝方法，其中該載板之材料選自於由玻璃、石英、陶瓷、電路板及金屬薄板所組成之族群之中。
3. 如申請專利範圍第1項之封裝方法，其中形成該些貫穿孔的方法包括：形成一高分子材料層在該載板之該正面上；覆蓋一模具裝置至該高分子材料層上，係藉由該模具裝置之複數個凸出肋向下與該高分子材料層壓合；及脫離該模具裝置，以形成該封裝體，且在該封裝體內具有複數個貫穿孔並曝露出該載板之部份正面。
4. 如申請專利範圍第3項所述之封裝方法，其中該高分子材料層之材料選 自於由矽膠、環氧樹脂、丙烯酸(acrylic)、及苯環丁烯(BCB)所組成之族群之中。
5. 如申請專利範圍第1項所述之封裝方法，其中形成該圖案化之第一保護層的方法包括：形成一第一保護層以覆蓋在該封裝體及該晶粒之該主動面上且填滿該些貫穿孔；形成一圖案化之光阻層在該第一保護層上；蝕刻以移除部份該第一保護層以曝露出該些貫穿孔以及該晶粒之該些焊墊；及移除該圖案化之光阻層以得到該圖案化之第一保護層。
6. 如申請專利範圍第1項所述之封裝方法，其中形成該金屬層的方法包括：形成該金屬層在該圖案化之第一保護層及填滿該些貫穿孔；形成一圖案化之光阻層於該金屬層上；及移除部份該金屬層以曝露出部份該圖案化之第一保護層之表面。
7. 如申請專利範圍第1項所述之封裝方法，其中形成該圖案化之第二保護層包括：形成一第二保護層以覆蓋該圖案化之第一保護層及該金屬層；形成一圖案化之光阻層在該第二保護層上；移除部份該第二保護層，以曝露出該金屬層之部份表面；及移除該圖案化之光阻層，以得到該圖案化之第二保護層。
8. 如申請專利範圍第1項所述之封裝方法，其中該UBM層之材料為Ti/Ni或是Ti/W。
9. 如申請專利範圍第1項所述之封裝方法，其中該些導電元件為金屬凸塊(bump)。
10. 如申請專利範圍第1項所述之封裝方法，其中該些導電元件為錫球(solder ball)。
11. 一種晶粒之封裝結構，包括：一晶粒，其一主動面上配置有複數個焊墊及一背面具有一黏著層；一封裝體，係環覆該晶粒之四個面以曝露出該晶粒之該主動面之該些焊墊且具有複數個貫穿孔在該封裝體內；一圖案化之第一保護層，係形成在該封裝體之部份表面及部份該晶粒之該主動面上，且曝露出該晶粒之該主動面之該些焊墊及該些貫穿孔；一金屬層，係覆蓋該圖案化之第一保護層之部份表面且與該晶粒之該主動面上之該些焊墊形成電性連接且填滿該些貫穿孔；一圖案化之第二保護層，係覆蓋於該圖案化之第一保護層及部份該金屬層上且曝露出該金屬層之部份表面；複數個圖案化之UBM層，係形成在；已曝露之該金屬層之該部份表面及該圖案化之第二保護層之部份表面上，且與該金屬層形成電性連接；及複數個導電元件，形成在該些圖案化之UBM層上且藉由該些圖案化之UBM層與該金屬層形成電性連接。
12. 如申請專利範圍第11項所述之封裝結構，其中該封裝體係由一高分子材料層所構成。
13. 如申請專利範圍第11項所述之封裝結構，其中該圖案化之第一保護層及該圖案化之第二保護層之材料選自於：錫膏(paste)、二階段熱固性膠材(B-stage)及polyimide。
14. 如申請專利範圍第11項所述之封裝結構，其中該UBM層之材料為Ti/Ni或是Ti/W。
15. 如申請專利範圍第11項所述之封裝結構，其中該些導電元件為金屬凸塊。
16. 如申請專利範圍第11項所述之封裝結構，其中該些導電元件為錫球(solder ball)。
17. 一種晶粒封裝之堆疊結構，包含： 複數個晶粒，每一該晶粒之一主動面上均配置複數個焊墊及每一該晶粒之一背面具有一黏著層；一封裝體，係環覆每一該晶粒並曝露出每一該晶粒之該主動面之該些焊墊且具有複數個貫穿孔在該封裝體內；一圖案化之第一保護層，係形成在該封裝體之部份表面及每一該晶粒之部份該主動面上，且曝露出每一該晶粒之該主動面之該些焊墊；一金屬層，係覆蓋在該圖案化之第一保護層之部份表面及每一該晶粒之該主動面上之該些焊墊形成電性連接，且填滿該些貫穿孔以形成複數個導電柱，其中貫穿該封裝體之該些導電柱之一端形成一導電端點；一圖案化之第二保護層，係覆蓋於該圖案化之第一保護層及部份該金屬層上且曝露出該金屬層之部份表面；複數個圖案化之UBM層，係形成在已曝露之該金屬層之該部份表面及該圖案化之第二保護層之部份表面上，且與該金屬層形成電性連接；複數個導電元件，形成在該些圖案化之UBM層上且藉由該些圖案化之UBM層與該金屬層形成電性連接；及一晶粒堆疊結構，係將該第一晶粒上之該些導電端點電性連接至該第二晶粒之該些導電元件上。
18. 如申請專利範圍第17項之堆疊結構，其中該些晶粒可以是相同功能及尺寸大小之晶粒。
19. 如申請專利範圍第17項之堆疊結構，其中該些晶粒可以是不同功能及尺寸大小之晶粒。
20. 如申請專利範圍第17項之堆疊結構，其中該封裝體係由一高分子材料層所構成。
21. 如申請專利範圍第17項之堆疊結構，其中該圖案化之第一保護層及該圖案化之第二保護層之材料選自於：錫膏(paste)、二階段熱固性膠材(B-stage)及polyimide。
22. 如申請專利範圍第17項所述之堆疊結構，其中該UBM層之材料為Ti/Ni或是Ti/W。
23. 如申請專利範圍第17項所述之堆疊結構，其中該些導電元件為金屬凸塊(bump)。
24. 如申請專利範圍第17項所述之堆疊結構，其中該些導電元件為錫球(solder ball)。
25. 如申請專利範圍第17項所述之堆疊結構，更包含複數個連接焊墊在該第一晶粒上之該些導電端點與該第二晶粒之該些導電元件之間。
26. 一種多晶粒之封裝方法，包含：提供一載板，具有一正面及一背面；形成一封裝體在該載板之該正面上，且具有複數個貫穿孔在該封裝體內以曝露出該載板之部份正面；貼附複數個晶粒在該載板上，係將每一該晶粒之一主動面朝上，且每一該晶粒之一背面藉由一黏著層貼附在該載板之已曝露之該正面上；形成一圖案化之第一保護層在該封裝體及在該些晶粒之部份該主動面上，且曝露出該些晶粒之該主動面之該些焊墊及曝露出該些貫穿孔；形成一金屬層覆蓋在部份該圖案化之該第一保護層且填滿該些貫穿孔以形成複數個導電柱，並與該晶粒之該主動面上之該些焊墊形成電性連接，其中貫穿該封裝體之該些導電柱之一端形成一導電端點；形成一圖案化之第二保護層在該圖案化之第一保護層上且覆蓋部份該金屬層以曝露出該金屬層之部份表面；形成複數個圖案化之UBM層在已曝露之該金屬層之該部份表面上，且與該金屬層電性連接；形成複數個導電元件，係將該些導電元件藉由該些圖案化之UBM層與該金屬層形成電性連接；移除該載板，以形成一晶粒封裝結構。
27. 如申請專利範圍第26項所述之封裝方法，其中該載板之材料選自於由玻璃、石英、陶瓷、電路板及金屬薄板所組成之族群。
28. 如申請專利範圍第26項所述之封裝方法，其中形成該些貫穿孔的方法包括：形成一高分子材料層在該載板之該正面上；覆蓋一模具裝置至該高分子材料層上，係藉由該模具裝置之複數個凸出肋向下與該高分子材料層壓合；及脫離該模具裝置，以形成該封裝體，且在該封裝體內具有複數個貫穿孔並曝露出該載板之部份正面。
29. 如申請專利範圍第26項所述之封裝方法，其中該高分子材料層之材料選自於由矽膠、環氧樹脂、丙烯酸(acrylic)、及苯環丁烯(BCB)所組成之族群之中。
30. 如申請專利範圍第26項所述之封裝方法，其中該些晶粒係為不同功能及尺寸大小之晶粒。
31. 如申請專利範圍第26項所述之封裝方法，其中該些晶粒可以是記憶體晶粒。
32. 如申請專利範圍第26項所述之封裝方法，其中該些晶粒可以是由一微處理裝置、一記憶體裝置及一記憶體控制裝置所組成。
33. 如申請專利範圍第26項所述之封裝方法，其中形成該圖案化之第一保護層的方法包括：形成一第一保護層以覆蓋在該封裝體及該晶粒之該主動面上且填滿該些貫穿孔；形成一圖案化之光阻層在該第一保護層上；蝕刻以移除部份該第一保護層以曝露出該些貫穿孔以及該晶粒之該些焊墊；及移除該圖案化之光阻層以得到該圖案化之第一保護層。
34. 如申請專利範圍第26項所述之封裝方法，其中形成該金屬層的方法包括：形成該金屬層在該圖案化之第一保護層及填滿該些貫穿孔；形成一圖案化之光阻層於該金屬層上；及移除部份該金屬層以曝露出部份該圖案化之第一保護層之表面。
35. 如申請專利範圍第26項所述之封裝方法，其中形成該圖案化之第二保護層包括：形成一第二保護層以覆蓋該圖案化之第一保護層及該金屬層；形成一圖案化之光阻層在該第二保護層上；移除部份該第二保護層，以曝露出該金屬層之部份表面；及移除該圖案化之光阻層，以得到該圖案化之第二保護層。
36. 如申請專利範圍第26項所述之封裝方法，其中該UBM層之材料為Ti/Ni。
37. 如申請專利範圍第26項所述之封裝方法，其中該些導電元件為金屬凸塊(bump)。
38. 如申請專利範圍第26項所述之封裝方法，其中該些導電元件為錫球(solder ball)。
39. 一種多晶粒之封裝結構，包含：複數個晶粒，每一該晶粒之一主動面上具有複數個焊墊且每一該晶粒之一背面具有一黏著層；一封裝體，係環覆每一該晶粒並曝露出每一該晶粒之該主動面之該些焊墊且具有複數個貫穿孔在該封裝體內；一圖案化之第一保護層，係形成在該封裝體之部份表面及每一該晶粒之部份該主動面上，且曝露出每一該晶粒之該主動面之該些焊墊；一金屬層，係覆蓋在該圖案化之第一保護層之部份表面及每一該晶粒之該主動面上之該些焊墊以形成電性連接，且填滿該些貫穿孔以形成複數個導電 柱，其中貫穿該封裝體之該導電柱之一端形成一導電端點；一圖案化之第二保護層，係覆蓋於該圖案化之第一保護層及部份該金屬層上且曝露出該金屬層之部份表面；複數個圖案化之UBM層，係形成在已曝露之該金屬層之該部份表面及該圖案化之第二保護層之部份表面上，且與該金屬層形成電性連接；複數個導電元件，形成在該些圖案化之UBM層上且藉由該些圖案化之UBM層與該金屬層形成電性連接，以形成一第一晶粒封裝結構；及一多晶粒堆疊結構，係將與該第一封裝結構具有相同一結構之一第二封裝結構之複數個導電元件與電性連接至該第一晶粒之該些導電端點上。
40. 如申請專利範圍第39項所述之封裝結構，其中該些晶粒可以是相同功能及尺寸大小之晶粒。
41. 如申請專利範圍第40項所述之封裝結構，其中該些晶粒可以是記憶體晶粒。
42. 如申請專利範圍第39項所述之封裝結構，其中該些晶粒係為不同功能及尺寸大小之晶粒。
43. 如申請專利範圍第42項所述之封裝結構，其中該些晶粒可以是由一微處理裝置、一記憶體裝置及一記憶體控制裝置所組成。
44. 如申請專利範圍第39項所述之封裝結構，其中該封裝體係由一高分子材料層所構成。
45. 如申請專利範圍第39項所述之封裝結構，其中該圖案化之第一保護層及該圖案化之第二保護層之材料選自於：錫膏(paste)、二階段熱固性膠材(B-stage)及polyimide。
46. 如申請專利範圍第39項所述之封裝結構，其中該UBM層之材料為Ti/Ni或是Ti/W。
47. 如申請專利範圍第39項所述之封裝結構，其中該些導電元件為金屬凸塊(bump)。
48. 如申請專利範圍第39項所述之封裝結構，其中該些導電元件為錫球(solder ball)。
49. 如申請專利範圍第39項所述之堆疊結構，更包含複數個連接焊墊在該第一晶粒上之該些導電端點與該第二晶粒之該些導電元件之間。